JPH0680803B2 - MIS dynamic memory cell and method of manufacturing MIS dynamic memory cell - Google Patents

Description

Translated fromJapanese

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、半導体記憶装置に係り、特に、電流センス方
式のMOSダイナミックRAMセルの製造方法に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a method for manufacturing a current sense type MOS dynamic RAM cell.

〔従来技術とその問題点〕[Prior art and its problems]

今後、ダイナミックメモリは、ますますその集積度を上
げていくことが予想されるが、従来の1Tr.1 Capacitor
方式では、リーク電流の制限から、セルキャパシタ面積
を減少させることが困難であり、メモリセル内部で電流
増幅作用のあるセル方式が高集積化の可能性を持つと期
待されている。この方式の一例が、K.Terada,etal“ANe
w VLSI Memory Cell Using Capacitance Coupling",IED
M.1982.であり、このメモリセル構造の断面図を第１
図、等価回路を第２図に示す。In the future, it is expected that the integration density of dynamic memory will increase more and more, but the conventional 1Tr.1 Capacitor
In the method, it is difficult to reduce the cell capacitor area due to the limitation of the leak current, and it is expected that the cell method having a current amplification function inside the memory cell has a possibility of high integration. An example of this method is K. Terada, et al “ANe
w VLSI Memory Cell Using Capacitance Coupling ", IED
M.1982. And the cross-sectional view of this memory cell structure
A diagram and an equivalent circuit are shown in FIG.

構造は、Ｐ型基板にスイッチングトランジスタのゲート
（８）下にゲート共通のCMOS構造7-2-3-6を作り、p⁺層
（６）をフローティングゲートとしこのフローティング
ゲート下にジャンクション（Junction）FET（1-4-6）を
形成するものである。（第１図）原理は書き込み動作に
おいて、ワード線（８）を負電圧にし、Q₁のPMOSFETをO
Nにして、p⁺layer（６）を基板電位の0Vにする。“0",
“1"を書き込むのは、ビット線電位により決る。p⁺laye
rとビット線n⁺とのキャパシタンスCNW（第２図24）に貯
えられるチャージ量をビット線により変化させ、ビット
線が0Vの時に“0"が、ビット線が正電圧の時“1"がp⁺la
yer（６）に書き込まれる。書き込み動作後、ワード線
電圧を0Vにもどし、p⁺層を電気的にフローティングにす
る。“1"を書き込んだセルのビット線を正電圧から、0V
にするとp⁺層の電位がビット線とのキャパシタンスCNW
（24により、負電位となり、junction FETがcut offす
る。この時、ゲート（８）とp⁺層（６）との間のカップ
リングキャパシタンスC_G（23）が小さければ小さいほ
ど、p⁺層の電圧がさがり、junction FETのcut offは完
全となるが、ゲートとp⁺層間の容量はp⁺層形成時のイオ
ン注入の横方向拡がり、および注入不純物の電気的活性
化のための熱アニールによる熱拡散等により、どうして
もゲート下にp⁺層が入り込み、C_Gが大きなってしまう。
この場合には“1"を書き込んだセルのビット線を正電圧
から0Vにしても、p⁺層電圧が十分に下らず、junctionFE
Tが十分にcut offせず、Ｖ＋（７）の電圧がBit線に伝
わり、十分に“1"を読み出すことができない。この点
が、従来技術におけるCapacitance Coupling型セルの問
題点であった。As for the structure, a CMOS structure 7-2-3-6 having a common gate is formed under the gate (8) of the switching transistor on the P-type substrate, and the p⁺ layer (6) is used as a floating gate, and a junction (Junction) is formed under the floating gate. The FET (1-4-6) is formed. (Fig. 1) The principle is to set the word line (8) to a negative voltage and turn the PMOSFET of Q₁ to O
Set to N and set the p⁺ layer (6) to 0 V of the substrate potential. “0”,
Writing "1" depends on the bit line potential. p⁺ laye
The amount of charge stored in the capacitance CNW between r and the bit line n⁺ (Fig. 24 in Fig. 2) is changed by the bit line. When the bit line is 0V, "0" is output, and when the bit line is positive voltage, "1" is output. p⁺ la
Written to yer (6). After the write operation, the word line voltage is returned to 0V and the p⁺ layer is electrically floated. 0V from the positive voltage to the bit line of the cell where "1" is written
When set to, the potential of the p⁺ layer is the capacitance CNW with the bit line.
(A negative potential is generated by 24 and the junction FET is cut off. At this time, the smaller the coupling capacitance C_G (23) between the gate (8) and the p⁺ layer (6) is, the smaller the p⁺ layer is. However, the junction FET cutoff is complete, but the capacitance between the gate and p⁺ layer expands laterally during ion implantation when the p⁺ layer is formed, and thermal annealing is performed to electrically activate the implanted impurities. Due to the thermal diffusion due to, the p⁺ layer inevitably enters under the gate, and C_G becomes large.
In this case, even if the bit line of the cell in which "1" is written is changed from a positive voltage to 0 V, the p⁺ layer voltage does not drop sufficiently and the junction FE
T does not cut off sufficiently, the voltage of V + (7) is transmitted to the Bit line, and "1" cannot be read sufficiently. This is a problem of the Capacitance Coupling type cell in the conventional technique.

〔発明の目的〕[Object of the Invention]

本発明は、上記Capacitance Coupling型セルの“1"読み
時のビット線信号のcut off特性を向上するためになさ
れたものでビット線信号の“1"および“0"読みだし時の
信号の差が大きいCapacitance Couping型セルを提供す
ることを目的とする。The present invention was made in order to improve the cut-off characteristic of the bit line signal at the time of reading "1" of the above Capacitance Coupling type cell, and the difference between the signals at the time of reading "1" and "0" of the bit line signal. The purpose of the present invention is to provide a large capacity Couping type cell.

〔発明の概要〕[Outline of Invention]

本発明は“1"および“0"読み出し時の信号差を大きくす
るためCapacitance Coupling型セルのp⁺層とワード線と
のカップリング容量C_Gを減少させる方法として、ゲート
電極の側壁に線状のCVDSiO₂を形成し、この状態で、p⁺
層形成のためのイオン注入を行ない、セルフアライン的
にp⁺層とゲート電極とがオーバーラップしないようにす
る。In order to increase the signal difference at the time of reading “1” and “0”, the present invention reduces the coupling capacitance C_G between the p⁺ layer and the word line of the Capacitance Coupling type cell by using a linear shape on the sidewall of the gate electrode. Form CVD SiO₂ and p⁺
Ions are implanted to form a layer so that the p⁺ layer and the gate electrode do not overlap in a self-aligned manner.

〔発明の効果〕〔The invention's effect〕

本発明により、Capacitance Coupling型セルのワード線
とp⁺層とのカップリング容量をいちじるしく減少させる
ことができ、したがって、“1"および“0"の読み出し信
号差を大きくすることができる。したがってセル情報を
センスアンプで読み出す際にセンスアンプの感度を上げ
なくても良く、高感度な検出を可能とする。高感度な検
出を可能とすることによりセル情報の検出スピードを早
くすることができ、アクセス時間を速くすることが可能
で高性能なダイナミックRAMを実現することができる。According to the present invention, the coupling capacitance between the word line and the p⁺ layer of the Capacitance Coupling type cell can be remarkably reduced, and therefore the difference between the read signals of “1” and “0” can be increased. Therefore, when the cell information is read by the sense amplifier, it is not necessary to increase the sensitivity of the sense amplifier, which enables highly sensitive detection. By enabling highly sensitive detection, the cell information detection speed can be increased, access time can be shortened, and a high-performance dynamic RAM can be realized.

〔発明の実施例〕Example of Invention

本発明の実施例を、製造方法工程図第３図順に以下説明
する。An embodiment of the present invention will be described below in the order of the manufacturing method step chart and FIG.

５Ω・cm〜10Ω・cmのｐ型（100）基板（11）に全面にS
i表面保護のための熱酸化膜（12）を形成した後、その
上にSi₃N₄（13）を全面に堆積し、素子形成領域外をエ
ッチング除去する。この後、素子分離領域に、チャネル
ストップ用B⁺をインプラする。（14）（第３図（イ））
次に、Si₃N₄をマスクとして熱酸化し、素子分離領域に
厚い熱酸化膜（15）を形成する。この後、素子形成領域
の一部をレジスト（16）でおおい、（ロ）これをマスク
としてp⁺をインプラし、Pwell（17）を形成する。この
後レジストをエッチング除去し、ワード線となるゲート
電極（18）をパターニングして形成し、全面にCVDSiO₂
（19）を堆積する。（第３図（ハ））次に、方向性イオ
ンエッチングによりCVDSiO₂をエッチングし、ゲート電
極の側壁部でCVDSiO₂が厚く付着することを利用して、
ゲート電極の側壁部のみにCVDSiO₂（19）を残す。このC
VDSiO₂およびゲート電極をマスクとしてB⁺をインプラ
し、p⁺層（20）を形成する。（第３図（ニ））この時、
p⁺層と、ゲートとがオーバーラップしないように、CVDS
iO₂厚み、およびB⁺のインプラ時の加速エネルギを調節
する。5Ω ・ cm to 10Ω ・ cm p type (100) substrate (11) with S on the entire surface
i After forming a thermal oxide film (12) for surface protection, Si₃ N₄ (13) is deposited on the entire surface and the area outside the element formation region is removed by etching. After this, B⁺ for channel stop is implanted in the element isolation region. (14) (Fig. 3 (a))
Next, thermal oxidation is performed using Si₃ N₄ as a mask to form a thick thermal oxide film (15) in the element isolation region. After that, a part of the element formation region is covered with a resist (16), and (b) p⁺ is implanted using this as a mask to form a Pwell (17). After that, the resist is removed by etching, and the gate electrode (18) to be the word line is formed by patterning, and CVDSiO₂ is formed on the entire surface.
(19) is deposited. (FIG. 3 (c)) Next, CVD SiO₂ is etched by directional ion etching, and the thick deposition of CVD SiO_{2 on} the side wall of the gate electrode is used to
The CVD SiO₂ (19) is left only on the side wall of the gate electrode. This C
B⁺ is implanted using VDSiO₂ and the gate electrode as a mask to form a p⁺ layer (20). (Fig. 3 (d)) At this time,
CVDS so that the p⁺ layer does not overlap the gate
Adjusts the iO₂ thickness and the acceleration energy of B⁺ implantation.

次に、ゲート電極のn well側を一部おおうようにレジス
ト（21）をパターニングし、これをマスクとして、p⁺を
インプラし、n⁺層（22）を形成する。（第３図（ホ）） 次に、レジスト（21）をエッチング除去して、全面にCV
DSiO₂（26）を堆積し、ビット線となるn⁺拡散層（27）
上のCVDSiO₂に穴を開孔し、Alを全面に堆積して、パタ
ーニングすることにより、ビット線の金属配線（26）が
形成される。Next, a resist (21) is patterned so as to partially cover the n well side of the gate electrode, and using this as a mask, p⁺ is implanted to form an n⁺ layer (22). (Fig. 3 (e)) Next, the resist (21) is removed by etching, and the entire surface is covered with CV.
N⁺ Diffusion layer (27) that will become the bit line by depositing DSiO₂ (26)
A hole is opened in the upper CVD SiO₂ , Al is deposited on the entire surface, and patterned to form a metal wiring (26) of a bit line.

【図面の簡単な説明】[Brief description of drawings]

第１図は従来技術によるCapacitance Coupling型セルの
断面図、第２図はその等価回路図、第３図（イ）〜
（ヘ）は本発明のCapacitance Coupling型セルの工程断
面図である。FIG. 1 is a sectional view of a conventional Capacitance Coupling type cell, FIG. 2 is an equivalent circuit diagram thereof, and FIG.
(F) is a process sectional view of a Capacitance Coupling type cell of the present invention.

Claims (2)

Translated fromJapanese

【特許請求の範囲】[Claims]【請求項１】１つのビット線と、１つのワード線を有
し、１つのワード線に接続されるゲートが、ｐチャネル
とｎチャネルの２つのMISFETのゲートを共有し、前記MI
SFETのソースのみをフローティングとなるようにし、こ
のフローティングソースがジャンクションFETのゲート
をかね、“1"、“0"の情報書き込みに対して前記ビット
線とフローティングゲートとの容量カップリングを利用
してフローティングゲートに電荷を貯え、ジャンクショ
ンFETをON,OFFさせる電流読み出し型メモリセルにおい
て、前記ワード線の側壁に絶縁膜を備え、この側壁絶縁
膜及びワード線がフローティングソース形成時のマスク
となることにより前記フローティングソースの端部とゲ
ートの端部が自己整合的に形成されてなることを特徴と
するMISダイナミックメモリセル。1. A gate having one bit line and one word line connected to one word line shares the gates of two p-channel and n-channel MISFETs, and the MI is provided.
Only the source of the SFET is made to float, and this floating source doubles as the gate of the junction FET, and uses the capacitive coupling between the bit line and the floating gate for writing "1" and "0" information. In a current read type memory cell in which electric charge is stored in a floating gate and a junction FET is turned on and off, an insulating film is provided on a sidewall of the word line, and the sidewall insulating film and the word line serve as a mask when forming a floating source. An MIS dynamic memory cell, wherein the end of the floating source and the end of the gate are formed in a self-aligned manner.【請求項２】１つのビット線と、１つのワード線を有
し、１つのワード線に接続されるゲートが、ｐチャネル
とｎチャネルの２つのMISFETのゲートを共有し、前記MI
SFETのソースのみをフローティングとなるようにし、こ
のフローティングソースがジャンクションFETのゲート
をかね、“1"、“0"の情報書き込みに対して前記ビット
線とフローティングゲートとの容量カップリングを利用
してフローティングゲートに電荷を貯え、ジャンクショ
ンFETをON,OFFさせる電流読み出し型メモリセルにおい
て、ワード線形成後に、全面に絶縁膜を堆積する工程
と、前記全面の絶縁膜を方向性イオンエッチングし、前
記ワード線の側壁にのみ絶縁膜を線状に残す工程と、ゲ
ートおよび、側壁の絶縁膜をマスクとして、フローティ
ングソースのイオン注入を行う工程とを有し、フローテ
ィングソースおよびゲートのオーバーラップ部を最小に
したことを特徴とするMISダイナミックメモリセルの製
造方法。2. The MI having one bit line and one word line, and the gate connected to the one word line shares the gates of two p-channel and n-channel MISFETs.
Only the source of the SFET is made to float, and this floating source doubles as the gate of the junction FET, and uses the capacitive coupling between the bit line and the floating gate for writing "1" and "0" information. In a current-reading type memory cell in which electric charge is stored in a floating gate and a junction FET is turned on and off, a step of depositing an insulating film on the entire surface after forming a word line, and directional ion etching of the insulating film on the entire surface There is a step of leaving the insulating film in a line shape only on the side wall of the line, and a step of implanting ions of the floating source using the gate and the insulating film of the side wall as a mask to minimize the overlapping portion of the floating source and the gate. A method for manufacturing an MIS dynamic memory cell characterized by the above.