【０００１】[0001]
【産業上の利用分野】本発明は半導体メモリに係り、特
に不良メモリセルを予備のメモリセルで置換することに
よって修復する技術、いわゆる欠陥救済技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly to a technique for repairing defective memory cells by replacing them with spare memory cells, so-called defect relief technique.
【０００２】[0002]
【従来の技術】欠陥救済技術は、半導体メモリの歩留り
の向上・製造コストの低減に有効な手法として、広く用
いられている。この技術については、たとえば次の文献
に記載されている。2. Description of the Related Art The defect relief technique is widely used as an effective technique for improving the yield of semiconductor memories and reducing the manufacturing cost. This technique is described in the following document, for example.
【０００３】（１）アイ・エス・エス・シー・シー、ダ
イジェスト・オブ・テクニカル・ペーパーズ、第８０頁
から第８１頁、１９８１年２月（ISSCC, Digest of Tec
hnicalPapers, pp.80-81, Feb.1981） （２）アイ・イー・イー・イー、ジャーナル・オブ・ソ
リッド・ステート・サーキッツ、第１５巻第４号、第６
７７頁から第６８６頁、１９８０年８月（IEEE,Journal
of Solid-State Circuits, vol.SC-15, No.4, pp.677-
686, Aug.1980）（３）アイ・エス・エス・シー・シ
ー、ダイジェスト・オブ・テクニカル・ペーパーズ、第
２４０頁から第２４１頁、１９８９年２月（ISSCC, Dig
est of Technical Papers, pp.240-241, Feb.1989） 現在の半導体メモリで主として用いられているのは、上
記文献（１）に記載されているように、不良メモリセル
を含むワード線もしくはビット線を、あらかじめ半導体
メモリのチップ上に設けておいた予備のワード線もしく
は予備のビット線で置換するという方法である。これに
対して、より大きなブロック単位で置換することが
（２）で提案されている。これは、ウェハ全体をひとつ
のメモリとする、いわゆるウェハスケールインテグレー
ションに関する文献である。（３）もウェハスケールイ
ンテグレーションに関する文献であるが、ここでは、不
良メモリセルを予備で置換するという方法ではなく、ウ
ェハ上の不良のあるチップを除いてメモリシステムを構
成するという方法が提案されている。(1) ISC SCI, Digest of Technical Papers, pp. 80-81, February 1981 (ISSCC, Digest of Tec
(hnicalPapers, pp.80-81, Feb.1981) (2) I-E-E, Journal of Solid State Circuits, Vol. 15, No. 4, No. 6
77 to 686, August 1980 (IEEE, Journal
of Solid-State Circuits, vol.SC-15, No.4, pp.677-
686, Aug.1980) (3) ISC SCI, Digest of Technical Papers, pages 240-241, February 1989 (ISSCC, Dig
est of Technical Papers, pp.240-241, Feb.1989) Current semiconductor memories are mainly used for word lines or bits including defective memory cells as described in the above-mentioned document (1). This is a method of replacing the line with a spare word line or a spare bit line provided on the semiconductor memory chip in advance. On the other hand, it is proposed in (2) that replacement is performed in units of larger blocks. This is a document relating to so-called wafer scale integration in which the entire wafer is used as one memory. (3) is also a document relating to wafer scale integration, but here, a method of configuring a memory system by removing defective chips on a wafer is proposed instead of a method of replacing defective memory cells with a spare. There is.
【０００４】[0004]
【発明が解決しようとする課題】上記従来の欠陥救済技
術の問題点は、消費電流、特に待機時消費電流が過大で
ある不良（以下、ＤＣ不良という）を修復できないこと
である。消費電流が仕様で定められた値よりも大きいチ
ップは不良品として廃棄せざるをえないため、ＤＣ不良
は歩留りの向上を妨げる大きな原因となっている。ＤＣ
不良はいろいろな原因によって起こりうるが、たとえば
ＤＲＡＭのメモリアレー内で起こるものについて図２７
を用いて説明する。A problem of the above-mentioned conventional defect remedy technique is that it is impossible to repair a defect (hereinafter referred to as a DC defect) in which the consumption current, particularly the standby consumption current, is excessive. A chip whose current consumption is larger than the value specified in the specification must be discarded as a defective product, and therefore DC failure is a major cause of hindering the improvement of yield. DC
Defects can occur due to various causes. For example, what happens in a DRAM memory array is shown in FIG.
Will be explained.
【０００５】この図は、通常の１トランジスタ・１キャ
パシタ形のメモリセルを用いたＤＲＡＭのメモリアレー
とセンス回路の等価回路図である。メモリアレー１０内
には、ワード線Ｗとデータ線対Ｄ、ＤＢとの交点に、メ
モリセルＭＣが配列されている。Ｐはプレート（メモリ
セルのキャパシタの対向電極）である。センス回路１１
内には、データ線上の信号電圧を増幅するセンスアンプ
１１０、データ線電位を初期設定するためのプリチャー
ジ回路１１１がある。このメモリが待機状態のときの各
ノードの電位は次のとおりである。まず、ワード線はす
べて非選択状態であり、その電位は接地電位（０Ｖ）に
固定されている。データ線はプリチャージ回路１１１、
配線１１５を通して直流電源ＶMPに接続されている。プ
レートは配線１０５によって直流電源ＶPLに接続されて
いる。電源ＶPLとＶMPの電位は、最近のＤＲＡＭではと
もに電源電圧ＶCCの１／２にするのが一般的である。This figure is an equivalent circuit diagram of a memory array and a sense circuit of a DRAM using ordinary one-transistor / one-capacitor memory cells. In the memory array 10, memory cells MC are arranged at the intersections of the word lines W and the data line pairs D and DB. P is a plate (counter electrode of the capacitor of the memory cell). Sense circuit 11
Inside, there are a sense amplifier 110 for amplifying a signal voltage on the data line and a precharge circuit 111 for initializing the data line potential. The potentials of the respective nodes when this memory is in the standby state are as follows. First, all the word lines are in the non-selected state, and their potentials are fixed to the ground potential (0V). The data line is the precharge circuit 111,
It is connected to the DC power supply VMP through the wiring 115. The plate is connected to a DC power supply VPL by wiring 105. In recent DRAMs, the potentials of the power supplies VPL and VMP are generally set to ½ of the power supply voltage VCC .
【０００６】さて、ここでワード線Ｗとデータ線Ｄとが
１０８に示すようにショートしていたとする。このよう
な不良があると、ＶMP（＝ＶCC／２）からプリチャージ
回路、データ線、ワード線を通して接地に向って電流が
流れる。ワード線ＷとプレートＰとが１０９に示すよう
にショートしていた場合は、ＶPL（＝ＶCC／２）からプ
レート、ワード線を通して接地に向って電流が流れる。
いずれの場合も待機状態において過大な直流電流が流れ
ることになる。これらの不良は従来の欠陥救済技術では
修復できない。たとえＷ、Ｄを予備のワード線、データ
線でそれぞれ置換したとしても、Ｗ、Ｄが選択されなく
なるだけで、待機状態における上記電流経路は残るから
である。Now, assume that the word line W and the data line D are short-circuited as shown by 108. With such a defect, a current flows from VMP (= VCC / 2) to the ground through the precharge circuit, the data line, and the word line. When the word line W and the plate P are short-circuited as indicated by 109, a current flows from VPL (= VCC / 2) through the plate and the word line toward the ground.
In either case, excessive DC current will flow in the standby state. These defects cannot be repaired by conventional defect relief techniques. This is because even if W and D are replaced with spare word lines and data lines, respectively, W and D are not selected, and the current path in the standby state remains.
【０００７】上記文献（３）には、不良のあるチップの
電源スイッチを切ることが提案されている。このように
すれば一応ＤＣ不良を修復することはできるが、ここで
提案されている方式には、次のような問題点がある。第
１に、不良のある位置を記憶するためのＲＯＭが別に必
要である。第２に、使用できるメモリの容量が一定でな
く、不良チップの数および分布に依存する。これらの理
由により、この方法は、ＤＲＡＭ、ＳＲＡＭなどの汎用
メモリへの適用はできず、限られた応用に留まる。ま
た、制御用の回路規模も大きく（チップ面積２０％増）
消費電力も大きい。The above-mentioned document (3) proposes to turn off the power switch of the defective chip. In this way, the DC failure can be repaired for the time being, but the method proposed here has the following problems. First, a separate ROM is needed to store the defective location. Second, the usable memory capacity is not constant and depends on the number and distribution of defective chips. For these reasons, this method cannot be applied to general-purpose memories such as DRAM and SRAM, and has limited applications. In addition, the circuit scale for control is large (20% increase in chip area).
Power consumption is also large.
【０００８】本発明の目的は、上記の諸問題点を解決
し、汎用メモリにも適用可能な、ＤＣ不良を効率よく修
復できる欠陥救済方式を提供することにある。An object of the present invention is to solve the above problems and to provide a defect relieving system applicable to a general-purpose memory and capable of efficiently repairing a DC defect.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するた
め、本発明では、複数個の正規のメモリマットと予備の
メモリマットとを用意し、各マット毎に設けたスイッチ
回路によって電源および信号の供給を停止できるように
する。一方、各メモリマットの良／否を記憶するＲＯＭ
と、不良のあるメモリマットのアドレスを記憶するＲＯ
Ｍとをチップ上に設けておき、それらの出力によって上
記スイッチ回路を制御して、不良メモリマットへの電源
および信号の供給を停止し、かわりに予備メモリマット
に電源および信号を供給するようにする。In order to achieve the above object, according to the present invention, a plurality of regular memory mats and spare memory mats are prepared, and a switch circuit provided for each mat is used to supply power and signals. Allow the supply to be stopped. On the other hand, a ROM that stores pass / fail of each memory mat
And RO that stores the address of the defective memory mat
M and M are provided on a chip, and the switch circuits are controlled by their outputs to stop the power supply and the signal supply to the defective memory mat, and instead supply the power supply and the signal to the spare memory mat. To do.
【００１０】[0010]
【作用】不良のある正規のメモリマットへの電源の供給
を停止し、かわりに予備メモリマットを用いることによ
り、従来の欠陥救済技術では修復できなかったＤＣ不良
をも修復できるようになる。また、不良メモリマットへ
の信号の供給を停止することにより、不必要な電流の消
費を抑えることができる。これらの制御をチップ上に設
けたＲＯＭにより行い、外部に制御回路を設ける必要は
ないので、この欠陥救済方式は汎用メモリに適用するこ
とができる。By stopping the power supply to the defective normal memory mat and using the spare memory mat instead, it becomes possible to repair even a DC defect which cannot be repaired by the conventional defect repair technique. Further, by stopping the supply of the signal to the defective memory mat, unnecessary current consumption can be suppressed. Since these controls are performed by the ROM provided on the chip and there is no need to provide a control circuit externally, this defect relief method can be applied to a general-purpose memory.
【００１１】[0011]
【実施例】以下、図面を参照して、この発明の実施例を
説明する。なお、以下の説明では、ＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）、特に１トランジスタ・
１キャパシタ形メモリセルを用いたＤＲＡＭに欠陥救済
を導入した場合について述べるが、本発明はＳＲＡＭ
（スタティックランダムアクセスメモリ）、ＥＰＲＯＭ
（書替可能読出し専用メモリ）、ＥＥＰＲＯＭ（電気的
書替可能読出し専用メモリ）等の他の半導体メモリにも
適用可能である。また、主としてＣＭＯＳ技術を用いた
半導体メモリについて述べるが、本発明は他の技術、た
とえば単一極性のＭＯＳトランジスタ、バイポーラトラ
ンジスタ、あるいはそれらの組合せを用いた半導体メモ
リにも適用可能である。Embodiments of the present invention will be described below with reference to the drawings. In the following description, a DRAM (Dynamic Random Access Memory), especially one transistor
The case where the defect relief is introduced into the DRAM using the one-capacitor type memory cell will be described.
(Static random access memory), EPROM
It is also applicable to other semiconductor memories such as (rewritable read-only memory) and EEPROM (electrically rewritable read-only memory). Further, although the semiconductor memory mainly using the CMOS technology will be described, the present invention is also applicable to the semiconductor memory using another technology, for example, a MOS transistor of a single polarity, a bipolar transistor, or a combination thereof.
【００１２】〔実施例１〕図１に本発明の一実施例を示
す。これは、ＤＲＡＭに本発明を適用した例である。図
中、１０および２０はワード線Ｗとデータ線対Ｄ、ＤＢ
の交点にメモリセルが配置されたメモリマットであり、
１０は正規の、２０は予備のメモリマットである。図に
はそれぞれ１個ずつしか記載されていないが、正規のメ
モリマットはＭ個、予備のメモリマットはＲ個設けられ
ている（Ｍ、Ｒはいずれも２以上の整数）。１１はデー
タ線対上の信号を増幅するセンス回路、１２はワード線
を選択するロウデコーダ、１３はデータ線を選択するカ
ラムデコーダである。[Embodiment 1] FIG. 1 shows an embodiment of the present invention. This is an example in which the present invention is applied to a DRAM. In the figure, 10 and 20 are word lines W and data line pairs D and DB.
It is a memory mat with memory cells arranged at the intersection of
Reference numeral 10 is a regular memory mat, and 20 is a spare memory mat. Although only one each is shown in the drawing, M regular memory mats and R spare memory mats are provided (M and R are both integers of 2 or more). Reference numeral 11 is a sense circuit for amplifying a signal on the data line pair, 12 is a row decoder for selecting a word line, and 13 is a column decoder for selecting a data line.
【００１３】３０はロウアドレスバッファ、３１はカラ
ムアドレスバッファである。ロウアドレスバッファの出
力信号のうち、ｍ（＝log2Ｍ）ビット４０Ａはメモリマ
ットを指定する信号（以下、マット間アドレス信号とい
う）であり、後述のようにマット選択回路５４や比較回
路６３で用いられる。残りのビット４０Ｂはメモリマッ
ト内のワード線を指定する信号（以下、マット内アドレ
ス信号という）であり、ロウデコーダ１２で用いられ
る。３２はメモリセルのプレート用の電源ＶPLを発生す
る回路、３３はプリチャージ用の電源ＶMPを発生する回
路、３４はセンス回路を駆動するためのタイミング信号
群を発生する回路、３８はデータ入力バッファ、３９は
データ出力バッファである。Reference numeral 30 is a row address buffer, and 31 is a column address buffer. Among the output signals of the row address buffer, the m (= log2 M) bit 40A is a signal for designating a memory mat (hereinafter referred to as inter-mat address signal), and is used by the mat selection circuit 54 and the comparison circuit 63 as described later. Used. The remaining bits 40B are signals for designating word lines in the memory mat (hereinafter referred to as in-mat address signals), and are used by the row decoder 12. Reference numeral 32 is a circuit for generating the power supply VPL for the plate of the memory cell, 33 is a circuit for generating the power supply VMP for precharge, 34 is a circuit for generating a timing signal group for driving the sense circuit, and 38 is data. The input buffer 39 is a data output buffer.
【００１４】５０および６０は、各メモリマットと電源
線４２、４３および信号線４４、４８、４９とを接続す
るためのスイッチ回路である。正規のメモリマット用ス
イッチ回路５０は、ＲＯＭ５１およびマット選択回路５
４によって、予備メモリマット用スイッチ回路６０は、
ＲＯＭ６１、６２および比較回路６３によって、それぞ
れ制御される。これらの回路による欠陥救済方法を次に
説明する。Reference numerals 50 and 60 are switch circuits for connecting the memory mats to the power supply lines 42, 43 and the signal lines 44, 48, 49. The regular memory mat switch circuit 50 includes a ROM 51 and a mat selection circuit 5.
4, the spare memory mat switch circuit 60 is
It is controlled by the ROMs 61 and 62 and the comparison circuit 63, respectively. A defect relief method using these circuits will be described below.
【００１５】ＲＯＭ５１は、当該メモリマット１０の良
／否を記憶するための１ビットＲＯＭである。その出力
のマットエネーブル信号ＭＥｉは、メモリマット１０が
不良でないときは論理“１”、不良のときは論理“０”
である。５４は、マット間アドレス信号を受けて、当該
メモリマット１０が選択されたか否かを判定する回路で
ある。その出力のマット選択信号ＭＳｉは、メモリマッ
ト１０が選択されたときは論理“１”、選択されないと
きは論理“０”になる。ＲＯＭ６１は、当該予備メモリ
マット２０が使用されているか否かを記憶するための１
ビットＲＯＭである。その出力の予備マットエネーブル
信号ＳＭＥｊは、メモリマット２０が使用されていると
きは論理“１”、使用されていないときは論理“０”で
ある。ＲＯＭ６２は、予備メモリマット２０が使用され
ている場合、どの正規のメモリマットの代替となってい
るかを記憶するためのｍビットＲＯＭである。比較回路
６３は、ＲＯＭ６２の出力とマット間アドレス信号とを
比較する回路である。その出力の予備マット選択信号Ｓ
ＭＳｊは、一致したときは論理“１”、一致しないとき
は論理“０”になる。The ROM 51 is a 1-bit ROM for storing pass / fail of the memory mat 10. The output of the mat enable signal MEi is a logical "1" when the memory mat 10 is not defective, and a logical "0" when it is defective.
Is. A circuit 54 receives the inter-mat address signal and determines whether or not the memory mat 10 is selected. The output mat select signal MSi becomes logical "1" when the memory mat 10 is selected, and becomes logical "0" when it is not selected. The ROM 61 stores 1 for storing whether or not the spare memory mat 20 is used.
It is a bit ROM. The output of the spare mat enable signal SMEj is a logical "1" when the memory mat 20 is used and a logical "0" when it is not used. The ROM 62 is an m-bit ROM for storing which regular memory mat is substituted when the spare memory mat 20 is used. The comparison circuit 63 is a circuit for comparing the output of the ROM 62 and the inter-mat address signal. The output of the spare mat selection signal S
MSj becomes logical "1" when they match and logical "0" when they do not match.
【００１６】正規のマット用スイッチ回路５０は、マッ
トエネーブル信号ＭＥｉが論理“１”のときに、電源Ｖ
PLとＶMPを供給する。また、ＭＥｉとＭＳｉがともに論
理“１”のときにかぎり信号線４４、４８、４９をセン
ス回路１１に接続する。予備マット用スイッチ回路６０
についても同様である。The regular mat switch circuit 50 supplies the power supply V when the mat enable signal MEi is logic "1".
SupplyPL and VMP . Further, the signal lines 44, 48 and 49 are connected to the sense circuit 11 only when MEi and MSi are both logic "1". Switch circuit for spare mat 60
Is also the same.
【００１７】正規のメモリマット１０に着目し、まず、
不良がない場合について述べる。このときは、マットエ
ネーブル信号ＭＥｉが論理“１”であり、スイッチ回路
５０を通して電源ＶPL、ＶMPがメモリマット１０に供給
される。メモリが動作状態になると、アドレスバッファ
がアドレス信号を発生する。当該メモリマット１０が選
択された場合は、マット選択信号ＭＳｉが論理“１”に
なり、スイッチ回路５０を通してタイミング信号が供給
され、またデータの入出力が行なわれる。当該メモリマ
ット１０が選択されない場合は、ＭＳｉが論理“０”に
なり、タイミング信号は供給されず、データの入出力も
行なわれない。一方、予備マットエネーブル信号ＳＭＥ
ｊは論理“０”になっているので、予備メモリマットに
は電源もタイミング信号も供給されず、データの入出力
も行なわれない。Focusing on the regular memory mat 10, first,
The case where there is no defect will be described. At this time, the mat enable signal MEi is logic “1”, and the power supplies VPL and VMP are supplied to the memory mat 10 through the switch circuit 50. When the memory is activated, the address buffer produces an address signal. When the memory mat 10 is selected, the mat selection signal MSi becomes logic "1", a timing signal is supplied through the switch circuit 50, and data is input / output. When the memory mat 10 is not selected, MSi becomes logic "0", no timing signal is supplied, and data is not input / output. Meanwhile, the spare mat enable signal SME
Since j is a logical "0", neither the power supply nor the timing signal is supplied to the spare memory mat, and the input / output of data is not performed.
【００１８】次に、正規のメモリマット１０にＤＣ不良
があり、このマットを予備メモリマット２０で置換する
場合を考える。この場合は、ＲＯＭ５１、６１にそれぞ
れ“０”、“１”を、ＲＯＭ６２にメモリマット１０の
マット間アドレスを書き込んでおく。これにより、メモ
リマット１０のエネーブル信号ＭＥｉは論理“０”に、
予備メモリマット２０のエネーブル信号ＳＭＥｊは論理
“１”になる。したがって、電源ＶPL、ＶMPは、１０に
は供給されず、２０に供給されるようになる。メモリが
動作状態になると、先と同様に、信号ＭＳｉが、当該メ
モリマット１０が選択された場合は論理“１”に、選択
されない場合は論理“０”になる。しかし、信号ＭＥｉ
が論理“０”であるため、たとえ選択されてもタイミン
グ信号は供給されず、データの入出力も行なわれない。
一方、マット間アドレス信号とＲＯＭの出力とが、比較
回路６３により比較される。メモリマット１０が選択さ
れた場合は、比較回路の出力ＳＭＳｊが論理“１”にな
る。これにより、予備メモリマット２０にタイミング信
号が供給され、またデータの入出力が行なわれる。すな
わち、正規のメモリマット１０の代わりに、予備メモリ
マット２０が用いられる。Next, consider the case where the regular memory mat 10 has a DC defect and the mat is replaced with the spare memory mat 20. In this case, "0" and "1" are written in the ROMs 51 and 61, respectively, and the inter-mat address of the memory mat 10 is written in the ROM 62. As a result, the enable signal MEi of the memory mat 10 becomes logic "0",
The enable signal SMEj of the spare memory mat 20 becomes a logic "1". Therefore, the power supplies VPL and VMP are not supplied to 10, but are supplied to 20. When the memory is activated, the signal MSi becomes logic "1" when the memory mat 10 is selected, and becomes logic "0" when the memory mat 10 is not selected. However, the signal MEi
Is a logic "0", no timing signal is supplied and data is not input / output even if it is selected.
On the other hand, the comparison circuit 63 compares the address signal between mats and the output of the ROM. When the memory mat 10 is selected, the output SMSj of the comparison circuit becomes logic "1". As a result, a timing signal is supplied to the spare memory mat 20 and data is input / output. That is, the spare memory mat 20 is used instead of the regular memory mat 10.
【００１９】次に、本実施例の要素回路の詳細を図面を
用いて説明する。まず、ＲＯＭ５１の実現方法の一例を
図２に示す。この回路は、記憶用のデバイスとしてレー
ザで切断されるヒューズ５１１を用いている。５１２は
ｎチャネルＭＯＳＦＥＴ、５１３、５１４、５１５はイ
ンバータである。ヒューズが切断されていないときは、
ノード５１６が高レベルであり、出力ＭＥｉは高レベ
ル、すなわち論理“１”である。このときＭＯＳＦＥＴ
５１２は非導通状態である。ヒューズを切断すると、ノ
ード５１６が低レベルになり、出力ＭＥｉが低レベル、
すなわち論理“０”になる。このときＭＯＳＦＥＴ５１
２は導通状態になり、ノード５１６を低レベルに保持す
る。Next, details of the element circuits of this embodiment will be described with reference to the drawings. First, an example of a method for implementing the ROM 51 is shown in FIG. This circuit uses a laser cut fuse 511 as a storage device. Reference numeral 512 is an n-channel MOSFET, 513, 514 and 515 are inverters. If the fuse is not blown,
The node 516 is high and the output MEi is high, ie a logic "1". At this time MOSFET
512 is a non-conduction state. When the fuse is blown, the node 516 goes low and the output MEi goes low,
That is, it becomes a logical "0". At this time, the MOSFET 51
2 becomes conductive, holding node 516 low.
【００２０】ＲＯＭ６１の実現方法の一例を図３に示
す。これは図２と同様の回路であるが、出力信号の論理
が逆である。すなわち、ヒューズ６１１が切断されてい
ないときは出力ＳＭＥｊは論理“０”であり、切断され
ているときは論理“１”である。FIG. 3 shows an example of a method for implementing the ROM 61. This is a circuit similar to FIG. 2, but the logic of the output signal is reversed. That is, the output SMEj is a logic "0" when the fuse 611 is not cut, and a logic "1" when the fuse 611 is cut.
【００２１】ヒューズの切断／未切断と出力信号の論理
との関係は、必ずしも図２、図３のとおりでなくてもよ
い。しかし、図２、図３のような関係にする方が、不良
がない場合にヒューズを全く切断しなくてもよいので望
ましい。ヒューズの切断ミスによって良品を損なうおそ
れがないからである。The relationship between the blown / unblown fuse and the logic of the output signal is not necessarily as shown in FIGS. However, the relationship shown in FIGS. 2 and 3 is preferable because it is not necessary to disconnect the fuse when there is no defect. This is because there is no possibility that a non-defective product will be damaged by a mistake in cutting the fuse.
【００２２】ＲＯＭ６２の実現方法の一例を図４に示
す。この回路は、１ビットのＲＯＭ６２０をｍ個有し、
計ｍビットの情報を記憶できる。１ビットＲＯＭ６２０
は、図２、図３と同様な回路である。なお、この回路
は、真信号ＦｊｋＴと、補信号ＦｊｋＢ（ｋ＝０，１，
……，ｍ−１）の両方を出力する。これは後述の比較回
路を簡単にするためである。各ヒューズを切断するか否
かは、正規のメモリマットのマット間アドレスによって
定める。この回路の場合は、マット間アドレスのビット
が“０”ならば切断し、“１”ならば切断しない。ヒュ
ーズを切断された回路６２０の出力は、ＦｊｋＴが論理
“０”に、ＦｊｋＢが論理“１”になる。FIG. 4 shows an example of a method for implementing the ROM 62. This circuit has m 1-bit ROMs 620,
Information of a total of m bits can be stored. 1-bit ROM 620
Is a circuit similar to FIGS. 2 and 3. It should be noted that this circuit has a true signal FjkT and a complementary signal FjkB (k = 0, 1,
..., m-1) are both output. This is to simplify the comparison circuit described later. Whether to blow each fuse is determined by the inter-mat address of the regular memory mat. In the case of this circuit, if the bit of the address between mats is "0", it is cut off, and if it is "1", it is not cut off. The output of the circuit 620 whose fuse has been blown becomes FjkT at logic "0" and FjkB at logic "1".
【００２３】図２〜図４では、記憶素子としてレーザで
切断されるヒューズを用いているが、記憶素子はこれに
限らない。たとえば、ヒューズ切断用のトランジスタを
付加して電気的に切断してもよい。また、ＥＰＲＯＭな
どの不揮発性メモリを用いてもよい。2 to 4, a fuse blown by a laser is used as a memory element, but the memory element is not limited to this. For example, a fuse cutting transistor may be added to electrically cut the fuse. Alternatively, a non-volatile memory such as an EPROM may be used.
【００２４】マット選択回路５４の実現方法の一例を図
５に示す。マット間アドレスバス４０Ａは、ｍ対の配線
から成る。待機状態のときは、真信号ＡＸｋＴと補信号
ＡＸｋＢはいずれも低レベル（論理“０”）であり、出
力ＭＳｉも論理“０”である。動作状態になると、ＡＸ
ｋＴとＡＸｋＢのうちのいずれか一方だけが高レベル
（論理“１”）になる。ＡＮＤゲート５４１は、図中に
点線で示したように、メモリマットのアドレスに応じ
て、各対線のうちの一方を入力とする。したがって、Ｍ
個の正規のメモリマットのうち、１個のメモリマットの
マット選択信号ＭＳｉのみが“１”に、他のメモリマッ
トのＭＳｉは“０”になる。FIG. 5 shows an example of a method of implementing the mat selection circuit 54. The inter-mat address bus 40A is composed of m pairs of wirings. In the standby state, both the true signal AXkT and the complementary signal AXkB are low level (logic "0"), and the output MSi is also logic "0". When it becomes operational, AX
Only one of kT and AXkB goes high (logic "1"). The AND gate 541 receives one of the pair lines according to the address of the memory mat, as indicated by the dotted line in the figure. Therefore, M
Of the regular memory mats, only the mat select signal MSi of one memory mat is "1", and the MSi of the other memory mats is "0".
【００２５】比較回路６３の実現方法の一例を図６に示
す。この回路は、ｍ個の排他的論理和（exclusive Ｏ
Ｒ）ゲート６３０とＮＯＲゲート６３１から成る。マッ
ト間アドレス信号とＲＯＭ６２の出力信号がいずれも真
信号と補信号の対で入力されるため、図のような簡単な
回路で排他的論理和ゲートが実現できる。各排他的論理
和ゲートの出力がすべて論理“０”、すなわちすべての
ビットが一致したときにかぎり、出力ＳＭＳｊは論理
“１”となる。１ビットでも一致しなければＳＭＳｊは
論理“０”になる。FIG. 6 shows an example of a method of implementing the comparison circuit 63. This circuit uses m exclusive O
R) Gate 630 and NOR gate 631. Since the inter-mat address signal and the output signal of the ROM 62 are both input as a pair of a true signal and a complementary signal, an exclusive OR gate can be realized with a simple circuit as shown in the figure. The output SMSj becomes logic "1" only when the outputs of the exclusive OR gates are all logic "0", that is, when all the bits match. If even one bit does not match, SMSj becomes logical "0".
【００２６】正規のメモリマット用スイッチ回路５０と
センス回路１１の実現方法の一例を図７に示す。スイッ
チ回路５０は、ｎチャネルＭＯＳＦＥＴ・５０１、５０
２、ＮＡＮＤゲート５０３、５０５、およびＡＮＤゲー
ト５０４、５０６、５０７から成る。マットエネーブル
信号ＭＥｉが論理“１”のときは、２個のＭＯＳＦＥＴ
が導通状態であり、電源ＶPLがメモリアレー１０内のプ
レートＰへ、電源ＶMPがセンス回路内のデータ線プリチ
ャージ回路１１１およびセンスアンプ駆動回路１８へ、
それぞれ供給される。ＭＥｉが論理“０”のときは、２
個のＭＯＳＦＥＴが非導通状態であり、電圧は供給され
ない。FIG. 7 shows an example of a method for implementing the regular memory mat switch circuit 50 and the sense circuit 11. The switch circuit 50 includes n-channel MOSFETs 501 and 50.
2, NAND gates 503 and 505, and AND gates 504, 506 and 507. When the mat enable signal MEi is logic "1", two MOSFETs
Is conductive, the power supply VPL is to the plate P in the memory array 10, the power supply VMP is to the data line precharge circuit 111 and the sense amplifier drive circuit 18 in the sense circuit,
Each is supplied. 2 when MEi is logic "0"
The MOSFETs are non-conductive, and no voltage is supplied.
【００２７】メモリが待機状態のときは、マット選択信
号ＭＳｉは論理“０”である。したがって、ＮＡＮＤゲ
ート５０３の出力であるプリチャージ信号線１１４は論
理“１”であり、データ線対Ｄ、ＤＢはプリチャージ回
路１１１によってＶMPにプリチャージされている。ＡＮ
Ｄゲート５０４の出力は論理“０”、ＮＡＮＤゲート５
０５の出力は論理“１”であるから、センスアンプ駆動
回路１８内のｎチャネルＭＯＳＦＥＴ・１８１、ｐチャ
ネルＭＯＳＦＥＴ・１８２は、ともに非導通状態であ
り、センスアンプ駆動線１１２、１１３はともに、ＭＯ
ＳＦＥＴ・１８３〜１８５によってＶMPにプリチャージ
されている。また、ＡＮＤゲート５０６、５０７の出力
がともに論理“０”であるから、書込みアンプ１９１、
読出しアンプ１９２は動作しない。When the memory is in the standby state, the mat selection signal MSi is logical "0". Therefore, the precharge signal line 114, which is the output of the NAND gate 503, has a logic "1", and the data line pair D and DB is precharged to VMP by the precharge circuit 111. AN
The output of the D gate 504 is a logical "0", and the NAND gate 5
Since the output of 05 is logic "1", both the n-channel MOSFET.181 and the p-channel MOSFET.182 in the sense amplifier drive circuit 18 are in the non-conductive state, and the sense amplifier drive lines 112 and 113 are both MO.
It is precharged to VMP by SFETs 183-185. Further, since the outputs of the AND gates 506 and 507 are both logic "0", the write amplifier 191,
The read amplifier 192 does not operate.
【００２８】メモリが動作状態になり、当該メモリマッ
トが選択された場合は、ＭＳｉが論理“１”になる。こ
のとき、マットエネーブル信号ＭＥｉが論理“１”なら
ば、ＮＡＮＤゲート５０３の出力であるプリチャージ信
号線１１４は論理“０”になり、データ線とセンスアン
プ駆動線のプリチャージが停止する。次に、センスアン
プ駆動信号ＳＡが論理“１”になると、ＡＮＤゲート５
０４の出力は論理“１”に、ＮＡＮＤゲート５０５の出
力は論理“０”になり、ＭＯＳＦＥＴ・１８１、１８２
が導通状態になるのでセンスアンプ駆動線１１２は電源
電位ＶCCに、１１３は接地電位になる。これにより、セ
ンスアンプ１１０が駆動される。次に、カラムデコーダ
の出力ＹＳによって、選択されたデータ線対と入出力線
１１９がＹゲート１１８を介して接続される。次に、書
込みモードの場合は書込みアンプ駆動信号ＷＹＰが、読
出しモードの場合は読出しアンプ駆動信号ＭＡが、論理
“１”になる。これにより、ＡＮＤゲート５０６もしく
は５０７の出力が論理“１”になり、書込みアンプ１９
１もしくは読出しアンプ１９２が動作する。なお、入力
データバス４８は、図１では簡単のため１本の線で示し
てあるが、実際には図７に示すように真信号ＤＩＴと補
信号ＤＩＢの対線にする方が、ノイズ耐性や速度の点で
望ましい。出力データバス４９についても同様である。When the memory is activated and the memory mat is selected, MSi becomes logic "1". At this time, if the mat enable signal MEi is logic "1", the precharge signal line 114 which is the output of the NAND gate 503 becomes logic "0", and the precharge of the data line and the sense amplifier drive line is stopped. Next, when the sense amplifier drive signal SA becomes logic "1", the AND gate 5
The output of 04 becomes logic "1", the output of the NAND gate 505 becomes logic "0", and the MOSFETs 181, 182
Becomes conductive, the sense amplifier drive line 112 becomes the power supply potential VCC and 113 becomes the ground potential. As a result, the sense amplifier 110 is driven. Next, the output YS of the column decoder connects the selected data line pair to the input / output line 119 via the Y gate 118. Next, the write amplifier drive signal WYP in the write mode and the read amplifier drive signal MA in the read mode are logic "1". As a result, the output of the AND gate 506 or 507 becomes the logic "1", and the write amplifier 19
1 or the read amplifier 192 operates. It should be noted that the input data bus 48 is shown as a single line in FIG. 1 for simplicity, but actually, as shown in FIG. 7, it is better to use a pair line of the true signal DIT and the complementary signal DIB for noise immunity. And desirable in terms of speed. The same applies to the output data bus 49.
【００２９】メモリが動作状態になっても、当該メモリ
マットが選択されない場合は、ＭＳｉが論理“０”のま
まであるから、ゲート５０３〜５０７の出力は変わら
ず、上述の動作は行われない。また、ＭＳｉが論理
“１”になっても、ＭＥｉが論理“０”ならば、やはり
上述の動作は行われない。When the memory mat is not selected even when the memory is in operation, since the MSi remains at logic "0", the outputs of the gates 503 to 507 do not change and the above operation is not performed. . Even if MSi becomes logic "1", the above operation is not performed if MEi is logic "0".
【００３０】予備メモリマット用スイッチ回路６０も同
様の回路で実現できる。相違点は、ＭＥｉ、ＭＳｉのか
わりに、予備マットエネーブル信号ＳＭＥｊ（ＲＯＭ６
１の出力）、予備マット選択信号ＳＭＳｊ（比較回路６
３の出力）で制御されることである。The spare memory mat switch circuit 60 can be realized by a similar circuit. The difference is that instead of MEi and MSi, the spare mat enable signal SMEj (ROM6
1 output), spare mat selection signal SMSj (comparator circuit 6
3 output).
【００３１】以上図２〜図７に示した回路は一例であ
り、論理的に同等な他の回路でもよいことはもちろんで
ある。The circuits shown in FIGS. 2 to 7 are merely examples, and it goes without saying that other logically equivalent circuits may be used.
【００３２】本実施例の特徴を以下に述べる。第１の特
徴は、使用されないメモリマットには、電源ＶPL、ＶMP
を供給しないことである。ＤＣ不良がない場合は、予備
メモリマットには電源を供給しない。ＤＣ不良がある場
合は、不良のある正規のメモリマットへの電源の供給を
停止し、かわりに予備メモリマットに電源を供給する。
これにより、ＤＣ不良があるメモリマットの電流経路
（図２７参照）を断つことができ、ＤＣ不良があるメモ
リを修復することができる。The features of this embodiment will be described below. The first feature is that the unused memory mats have power supplies VPL and VMP.
Is not to supply. If there is no DC defect, no power is supplied to the spare memory mat. When there is a DC defect, the power supply to the defective normal memory mat is stopped, and power is supplied to the spare memory mat instead.
As a result, the current path of the memory mat having the DC defect (see FIG. 27) can be cut off, and the memory having the DC defect can be repaired.
【００３３】第２の特徴は、メモリが待機時のときも、
上記電源の供給の切替えが行われていることである。こ
れは、電源の切替えを司るスイッチ回路５０、６０を制
御する信号ＭＥｉおよびＳＭＥｊが、直流信号だからで
ある。従来の欠陥救済技術は、メモリが動作時になって
初めて、信号の供給先を切替えるという方式である。す
なわち、不良ワード線またはデータ線への信号の供給を
停止し、かわりに予備ワード線またはデータ線に信号を
供給する。これに対して本実施例では、待機時において
すでに電源の供給が切替えられているので、待機時のＤ
Ｃ不良をも修復することができる。The second feature is that even when the memory is on standby,
That is, the supply of power is switched. This is because the signals MEi and SMEj that control the switch circuits 50 and 60 that control the switching of the power supply are DC signals. The conventional defect relief technology is a method of switching the signal supply destination only when the memory is in operation. That is, the supply of the signal to the defective word line or the data line is stopped, and the signal is supplied to the spare word line or the data line instead. On the other hand, in the present embodiment, since the power supply is already switched during standby, D during standby
C defects can also be repaired.
【００３４】第３の特徴は、使用されないメモリマット
には、センス回路用の信号ＳＡ、ＷＹＰ、ＭＡを供給し
ないことである。これにより、使用されないメモリマッ
トのセンス回路が動作しなくなるので、無駄な電力が消
費されるのを防止することができる。本実施例ではセン
ス回路で使用される信号の供給を停止しているが、その
ほかの信号、たとえばロウデコーダやカラムデコーダで
使用される信号の供給をも停止するようにしてもよい。The third feature is that the signals SA, WYP and MA for the sense circuit are not supplied to the unused memory mats. As a result, the sense circuit of the unused memory mat does not operate, so that it is possible to prevent wasteful power consumption. Although the supply of the signal used in the sense circuit is stopped in the present embodiment, the supply of other signals, for example, the signals used in the row decoder and the column decoder may be stopped.
【００３５】第４の特徴は、以上述べた電源および信号
の切替えを、チップ上に設けた回路で制御していること
である。したがって、先に述べた文献（３）の方法と異
なり、本方式は汎用メモリにも適用可能である。The fourth characteristic is that the switching of the power source and the signal described above is controlled by a circuit provided on the chip. Therefore, unlike the method of the above-mentioned document (3), this method can be applied to a general-purpose memory.
【００３６】第５の特徴は、欠陥救済によるチップ面積
増加が小さいことである。ＲＯＭ、比較回路、スイッチ
回路は、第２図〜第７図に示したように、比較的簡単な
回路で実現できる。また、ＲＯＭ５１とマット選択回路
５４を各正規のメモリマットの近傍に、ＲＯＭ６１、６
２と比較回路６３を各予備メモリマットの近傍に配置す
れば、信号ＭＥｉ、ＭＳｉ、ＳＭＥｊ、ＳＭＳｊの配線
は短くてよい。欠陥救済の導入によって、チップ全体に
わたるような長い配線が必要になることはない。したが
って、回路や配線による面積増加はほとんど無視でき
る。問題は予備メモリマットを設けることによるチップ
面積増加である。これについては後述するが、ギガビッ
ト級のメモリならばメモリマット数が多いため、ほとん
ど問題にならない。The fifth feature is that the chip area increase due to the defect relief is small. The ROM, the comparison circuit, and the switch circuit can be realized by a relatively simple circuit as shown in FIGS. In addition, the ROM 51 and the mat selection circuit 54 are provided in the vicinity of each regular memory mat, and the ROMs 61 and 6 are provided.
By arranging 2 and the comparison circuit 63 in the vicinity of each spare memory mat, the wirings of the signals MEi, MSi, SMEj, SMSj may be short. The introduction of defect relief does not require long wires, such as throughout the chip. Therefore, the increase in area due to circuits and wiring can be almost ignored. The problem is the increase in chip area due to the provision of the spare memory mat. This will be described later, but if the memory is a gigabit class memory, the number of memory mats is large, so there is almost no problem.
【００３７】〔実施例２〕図８に本発明の第２の実施例
を示す。図１の実施例との相違点は、配線の位置であ
る。図１の実施例では、カラムアドレスバス４１を除く
すべての電源線および信号線がメモリマットの同じ側に
配置されていた。それに対して、本実施例では、タイミ
ング信号線４４、入力データバス４８、出力データバス
４９がメモリマットの反対側に配置されている。これに
伴い、スイッチ回路はメモリマットの上下に分割して配
置されている。すなわち、スイッチ回路５０Ａと６０Ａ
は電源線４２、４３を各メモリマットに接続し、５０Ｂ
と６０Ｂは信号線４４、４８、４９を各メモリマットに
接続する。[Second Embodiment] FIG. 8 shows a second embodiment of the present invention. The difference from the embodiment of FIG. 1 is the position of the wiring. In the embodiment of FIG. 1, all power lines and signal lines except the column address bus 41 are arranged on the same side of the memory mat. On the other hand, in this embodiment, the timing signal line 44, the input data bus 48, and the output data bus 49 are arranged on the opposite side of the memory mat. Along with this, the switch circuit is divided and arranged above and below the memory mat. That is, the switch circuits 50A and 60A
Connect power lines 42 and 43 to each memory mat,
And 60B connect the signal lines 44, 48, 49 to each memory mat.
【００３８】本実施例の利点は、前実施例よりもレイア
ウトが容易なことである。一般にセンス回路付近は、配
線が錯綜し、レイアウト的な制約が多い。したがって、
本実施例のような分割配置の方が、回路の配置も回路間
の配線も容易になる。The advantage of this embodiment is that the layout is easier than in the previous embodiment. Generally, wiring is complicated near the sense circuit, and there are many layout restrictions. Therefore,
The divided arrangement as in this embodiment facilitates the arrangement of circuits and the wiring between circuits.
【００３９】スイッチ回路５０Ａと５０Ｂの実現方法の
一例を図９に示す。これは、図７の回路５０を上下に分
割し、その間を配線５５１、５５２で接続したものであ
る。他の実現方法を図１０に示す。この回路は、特開平
３−２２２１８２に開示されている手法を用いている。
すなわち、センス回路で用いられたプリチャージ信号Ｐ
Ｃが、インバータ５１０によって反転され、ＡＮＤゲー
ト５１４、５１６、５１７およびＮＡＮＤゲート５１５
の入力となる。インバータ５１０の出力は、マットエネ
ーブル信号ＭＥｉとマット選択信号ＭＳｉとの論理積で
あるから、この回路が図９の回路と論理的に等価である
ことは明らかであろう。この回路の特徴は、図９におけ
る配線５５１と５５２を省略できることである。レイア
ウト的な制約の多いセンス回路付近に配線を通す必要が
なくなるので、面積を節約することができる。特に、メ
モリマット数の多いメモリでは面積低減効果が大きい。FIG. 9 shows an example of a method for implementing the switch circuits 50A and 50B. This is one in which the circuit 50 of FIG. 7 is divided into upper and lower parts, and the spaces between them are connected by wirings 551 and 552. Another implementation method is shown in FIG. This circuit uses the technique disclosed in JP-A-3-222182.
That is, the precharge signal P used in the sense circuit
C is inverted by the inverter 510 to generate AND gates 514, 516, 517 and a NAND gate 515.
Will be input. Since the output of the inverter 510 is the logical product of the mat enable signal MEi and the mat select signal MSi, it will be clear that this circuit is logically equivalent to the circuit of FIG. The feature of this circuit is that the wirings 551 and 552 in FIG. 9 can be omitted. Since it is not necessary to pass the wiring near the sense circuit, which has many layout restrictions, the area can be saved. In particular, a memory having a large number of memory mats has a large area reduction effect.
【００４０】スイッチ回路６０Ａおよび６０Ｂも、図９
または図１０と同様な回路で実現できる。The switch circuits 60A and 60B are also shown in FIG.
Alternatively, it can be realized by a circuit similar to that in FIG.
【００４１】〔実施例３〕図１１に本発明の第３の実施
例を示す。本実施例では、各メモリマットを上下に２分
割し、中央にロウデコーダを配置している。それに伴
い、センス回路、カラムデコーダも上下に分割されてい
る。スイッチ回路は、５０Ｂ、５０Ｃ、５０Ｄ、あるい
は６０Ｂ、６０Ｃ、６０Ｄに示すように、３ヵ所に分割
して配置されている。図には記載されていないが、セン
スアンプ駆動回路は上下２ヵ所（センス回路１１Ｕおよ
び１１Ｄ内）に設けられている。そのため、センスアン
プ用のタイミング信号線は上下２ヵ所に配線されてい
る。本実施例の特徴は、ワード線を２分割することによ
って遅延時間を短縮できること、およびセンスアンプを
上下２ヵ所から駆動することによってセンスを高速化で
きることである。[Embodiment 3] FIG. 11 shows a third embodiment of the present invention. In this embodiment, each memory mat is vertically divided into two and a row decoder is arranged in the center. Along with this, the sense circuit and the column decoder are also vertically divided. The switch circuit is divided into three parts and arranged as shown in 50B, 50C, 50D or 60B, 60C, 60D. Although not shown in the figure, the sense amplifier drive circuits are provided at two positions above and below (in the sense circuits 11U and 11D). For this reason, the timing signal lines for the sense amplifiers are arranged at two places above and below. The feature of the present embodiment is that the delay time can be shortened by dividing the word line into two, and the sense can be speeded up by driving the sense amplifier from two positions, upper and lower.
【００４２】スイッチ回路５０Ｃおよび５０Ｄの実現方
法の一例を図１２に示す（５０Ｂは図１０と同じ回路で
実現できるので記載を省略）。この回路は図１０と同じ
手法を採用している。すなわち、回路５０Ｃで発生した
プリチャージ信号ＰＣを、回路５０Ｂおよび５０Ｄで用
いている。回路５０では、インバータ５１０によってＰ
Ｃの反転信号を発生し、これをＡＮＤゲート５１４およ
びＮＡＮＤゲート５１５の入力としている。An example of a method of implementing the switch circuits 50C and 50D is shown in FIG. 12 (50B can be implemented by the same circuit as that in FIG. 10, so description is omitted). This circuit employs the same technique as in FIG. That is, the precharge signal PC generated in the circuit 50C is used in the circuits 50B and 50D. In the circuit 50, the inverter 510 causes P
An inverted signal of C is generated, and this is input to the AND gate 514 and the NAND gate 515.
【００４３】スイッチ回路６０Ｂ、６０Ｃ、６０Ｄも、
図１２と同様な回路で実現できる。The switch circuits 60B, 60C and 60D are also
It can be realized by a circuit similar to that shown in FIG.
【００４４】〔実施例４〕図１３に本発明の第４の実施
例を示す。これまでの実施例では入出力ビット数は１ビ
ットであったが、本実施例ではＮビット（Ｎ≧２）であ
る（いわゆる×Ｎビットのメモリ）。すなわち、入力デ
ータバス４８と出力データバス４９とは、それぞれＮ対
の線から成る。これに対して、図７に示すように、各メ
モリマットのデータ入力端子（ＤＩＴ、ＤＩＢ）とデー
タ出力端子（ＤＯＴ、ＤＯＢ）は各１対しかない。そこ
で、ＲＯＭ６４、マルチプレクサ６５、デマルチプレク
サ６６が新たに設けられている。マルチプレクサ６５
は、入力データバスのうちの１対の線を選択し、デマル
チプレクサ６６は、出力データバスのうちの１対の線を
選択する。この両者はＲＯＭ６４によって制御される。
以下、データの入出力について図面を用いて説明する。[Fourth Embodiment] FIG. 13 shows a fourth embodiment of the present invention. The number of input / output bits is 1 bit in the above-described embodiments, but is N bits (N ≧ 2) in this embodiment (so-called × N-bit memory). That is, each of the input data bus 48 and the output data bus 49 consists of N pairs of lines. On the other hand, as shown in FIG. 7, each memory mat has only one pair of data input terminals (DIT, DIB) and data output terminals (DOT, DOB). Therefore, a ROM 64, a multiplexer 65, and a demultiplexer 66 are newly provided. Multiplexer 65
Selects a pair of lines of the input data bus and the demultiplexer 66 selects a pair of lines of the output data bus. Both of these are controlled by the ROM 64.
Input / output of data will be described below with reference to the drawings.
【００４５】図１４は、図１３の実施例のうちデータの
入力に関する回路のみを抽出して、詳しく描き直したも
のである。この例では、Ｎ＝４、Ｍ＝８、Ｒ＝１であ
る。すなわち、データ入力バッファは４個あり、入力デ
ータバス４８は４対の線（ＤＩ０Ｔ、ＤＩ０Ｂ〜ＤＩ３
Ｔ、ＤＩ３Ｂ）から成る。正規のメモリマットは８個
（１０［０］〜１０［７］）あり、１つおきに４個が同
時に選択される。予備メモリマットは１個（２０）設け
られている。正規のメモリマットの場合は、入力データ
バスのうちのどの対線に接続されるかがあらかじめ定ま
っている。それに対して、予備メモリマットの場合は、
どの正規のメモリマットの代替となるかによって、接続
すべき対線が異なる。マルチプレクサ６５は、接続すべ
き対線を選択するための回路である。たとえば、予備メ
モリマット２０が正規のメモリマット１０［０］または
１０［１］の代替となるときは、マルチプレクサは図中
に示したように、ＤＩ０Ｔ、ＤＩ０Ｂを選択する状態に
しておけばよい。FIG. 14 is a drawing in which only the circuit relating to the data input is extracted and redrawn in detail in the embodiment of FIG. In this example, N = 4, M = 8, R = 1. That is, there are four data input buffers, and the input data bus 48 has four pairs of lines (DI0T, DI0B to DI3).
T, DI3B). There are eight regular memory mats (10 [0] to 10 [7]), and every other four memory mats are simultaneously selected. One spare memory mat (20) is provided. In the case of a regular memory mat, which pair line of the input data bus is connected is predetermined. On the other hand, in the case of the spare memory mat,
The pair of wires to be connected differs depending on which regular memory mat is used as a substitute. The multiplexer 65 is a circuit for selecting a pair line to be connected. For example, when the spare memory mat 20 substitutes for the regular memory mat 10 [0] or 10 [1], the multiplexer may be set to select DI0T or DI0B as shown in the figure.
【００４６】なお、ある予備メモリマットは特定の正規
のメモリマットの代替にしかならないように制限すれば
（たとえば１０［０］または１０［１］の代替にしかな
らないとする）、マルチプレクサを省略することができ
る。しかし、そうすると予備メモリマットの使用効率が
低下する。この例で言えば、どの正規のメモリマットの
不良をも修復できるようにするためには、少なくとも４
個の予備メモリマットを設けなければならない。それに
対して、図１４のように、どの正規のメモリマットの代
替にもなりうるようにすれば、最低１個の予備メモリマ
ットがあればよい（もちろん不良の発生状況に応じて増
やしてもよい）。すなわち、より少数の予備メモリマッ
トで不良を修復できるようになる。If a certain spare memory mat is restricted so that it can only substitute for a specific regular memory mat (for example, only substitute for 10 [0] or 10 [1]), the multiplexer is omitted. be able to. However, doing so reduces the efficiency of use of the spare memory mat. In this example, at least 4 in order to be able to repair the defect of any regular memory mat.
One spare memory mat must be provided. On the other hand, as shown in FIG. 14, if it can be used as a substitute for any regular memory mat, at least one spare memory mat may be provided (of course, the number may be increased according to the occurrence status of defects). ). That is, the defect can be repaired with a smaller number of spare memory mats.
【００４７】以上、データの入力について述べたが、デ
ータの出力も同様である。Although the data input has been described above, the same applies to the data output.
【００４８】ＲＯＭ６４は、図１５に示すように、図４
と同様な回路で実現できる。Ｎ＝４の場合は、選択用の
ＲＯＭはlog2４＝２ビットあれば十分である。The ROM 64, as shown in FIG.
It can be realized with a circuit similar to. In the case of N = 4, log2 4 = 2 bits is sufficient for the selection ROM.
【００４９】マルチプレクサ６５の実現方法の一例を図
１６に示す。データ入力信号線４８は、ＤＩ０Ｔ、ＤＩ
０Ｂ〜ＤＩ３Ｔ、ＤＩ３Ｂの４対の線から成る。このう
ちの１対が２組の回路６５０によって選択されて、ＤＩ
Ｔ、ＤＩＢに接続される。ＤＩＴ、ＤＩＢは予備メモリ
マットのセンス回路に接続されている。回路６５０は、
４組のｎチャネルＭＯＳＦＥＴ６５３とｐチャネルＭＯ
ＳＦＥＴ６５４の対から成る。４個のＮＡＮＤゲート６
５１と４個のインバータ６５２は、ＲＯＭ６４の出力信
号をデコードし、ＭＯＳＦＥＴのゲートを制御する。た
とえば、図１５のヒューズが２本とも切断されていない
ときは、ＤＳｊ０ＴとＤＳｊ１Ｔが論理“１”であるか
ら、ＤＩ３Ｔ、ＤＩ３ＢがそれぞれＤＩＴ、ＤＩＢに接
続される。デマルチプレクサ６６も同様の回路で実現で
きる。FIG. 16 shows an example of a method of implementing the multiplexer 65. The data input signal line 48 is DI0T, DI
It consists of 4 pairs of lines 0B to DI3T and DI3B. One of these pairs is selected by the two circuits 650 and DI
It is connected to T and DIB. DIT and DIB are connected to the sense circuit of the spare memory mat. Circuit 650 is
4 sets of n-channel MOSFET 653 and p-channel MO
It consists of a pair of SFETs 654. 4 NAND gates 6
The 51 and the four inverters 652 decode the output signal of the ROM 64 and control the gate of the MOSFET. For example, when both fuses in FIG. 15 are not blown, since DSj0T and DSj1T are logic "1", DI3T and DI3B are connected to DIT and DIB, respectively. The demultiplexer 66 can also be realized by a similar circuit.
【００５０】〔実施例５〕図１７に本発明の第５の実施
例を示す。本実施例の特徴は、各メモリマットのテスト
を可能にしたことである。図中、７０はテスト用信号発
生回路、５７、６７はテスト用のマット選択回路、５
８、６８はセレクタである。通常動作時には、セレクタ
５８、６８はそれぞれ、ＲＯＭ５１、６１側を選択して
おり、これまで述べてきたのと同様の動作が行われる。
テスト時には、７０がテスト用のアドレス信号を発生
し、５７、６７はその信号を受けて、それぞれメモリマ
ット選択信号ＴＥｉ、ＳＴＥｊを発生する。セレクタ５
８、６８はこのときにはテスト用マット選択回路５７、
６７側を選択しており、ＴＥｉ、ＳＴＥｊがそれぞれス
イッチ回路５０、６０に供給される。[Embodiment 5] FIG. 17 shows a fifth embodiment of the present invention. The feature of this embodiment is that each memory mat can be tested. In the figure, 70 is a test signal generating circuit, 57 and 67 are test mat selecting circuits, 5
Reference numerals 8 and 68 are selectors. During normal operation, the selectors 58 and 68 select the ROM 51 and 61 sides, respectively, and the same operation as described above is performed.
During the test, 70 generates a test address signal, and 57 and 67 receive the signal and generate memory mat select signals TEi and STEj, respectively. Selector 5
8 and 68 are test mat selection circuits 57 and 68 at this time.
67 side is selected, and TEi and STEj are supplied to the switch circuits 50 and 60, respectively.
【００５１】テスト用信号発生方法の一例を図１８に示
す。ここでは、テスト用信号の入力に、アドレス端子２
を利用している。もちろんテスト用信号の入力のために
専用の端子を設けてもよいが、図のように半導体メモリ
が本来有する端子（アドレス端子など）を利用する方が
端子の占有面積を節約できる。通常動作時には、信号Ｒ
１が活性化され、これによりロウアドレスバッファ３０
が動作する。一方テスト時には、信号ＴＥＳＴが活性化
され、これによりテスト用信号発生回路７０が動作す
る。発生される信号は、ＴＸＳおよびＴＸｋ（ｋ＝ｎ，
ｎ＋１，……，ｎ＋ｍ−１）であり、これらの信号によ
り次に述べるようにテストされるメモリマットが指定さ
れる。信号ＴＥＳＴは、端子を設けて外部から印加して
もよいし、外部信号のタイミングの特殊な組合せによっ
てチップ内部で発生してもよい。また、チップ上に自己
テスト回路を設けて、その回路が信号ＴＥＳＴを発生す
るようにしてもよい。FIG. 18 shows an example of the test signal generation method. Here, the address terminal 2 is used to input the test signal.
Are using. Of course, a dedicated terminal may be provided for inputting a test signal, but it is possible to save the area occupied by the terminal by using the terminal (address terminal or the like) originally possessed by the semiconductor memory as shown in the figure. During normal operation, signal R
1 is activated, so that the row address buffer 30 is activated.
Works. On the other hand, in the test, the signal TEST is activated, and the test signal generation circuit 70 operates accordingly. The signals generated are TXS and TXk (k = n,
n + 1, ..., N + m-1), and these signals specify the memory mat to be tested as described below. The signal TEST may be provided from the outside by providing a terminal, or may be generated inside the chip by a special combination of the timing of the external signals. Also, a self-test circuit may be provided on the chip and the circuit may generate the signal TEST.
【００５２】図１９および図２０にテスト用マット選択
回路およびセレクタの実現方法の一例を示す。図１９が
正規のメモリマット用、図２０が予備メモリマット用で
ある。テスト用マット選択回路５７、６７の入力信号
は、ＴＸＳおよびＴＸｋ（ｋ＝ｎ，ｎ＋１，……，ｎ＋
ｍ−１）である。ＴＸＳは予備メモリマットのテストを
指定する信号であり、ＴＸｋ（ｋ＝ｎ，ｎ＋１，……，
ｎ＋ｍ−１）はテストされるメモリマットの番号を指定
する信号である。正規のメモリマットをテストする場合
は、ＴＸＳを論理“０”にし、ｍ本の信号ＴＸｋ（ｋ＝
ｎ，ｎ＋１，……，ｎ＋ｍ−１）によってメモリマット
の番号を指定する。予備メモリマットをテストする場合
は、ＴＸＳを論理“１”にし、ｒ本の信号（ｒ＝log
2Ｒ）ＴＸｋ（ｋ＝ｎ，ｎ＋１，……，ｎ＋ｒ−１）に
よってメモリマットの番号を指定する。これにより、指
定されたメモリマットのテスト用マット選択信号ＴＥｉ
もしくはＳＴＥｊのみが論理“１”に、他のメモリマッ
トのＴＥｉもしくはＳＴＥｊは論理“０”になる。回路
５７、６７中のインバータ５７２、６７２は、当該メモ
リマットが指定された場合にのみ出力が論理“１”にな
るように、挿入位置を決めればよい。19 and 20 show an example of a method of implementing the test mat selection circuit and the selector. FIG. 19 is for a regular memory mat, and FIG. 20 is for a spare memory mat. The input signals of the test mat selection circuits 57 and 67 are TXS and TXk (k = n, n + 1, ..., N +).
m-1). TXS is a signal that specifies the test of the spare memory mat, and TXk (k = n, n + 1, ...,
n + m-1) is a signal designating the number of the memory mat to be tested. To test a regular memory mat, set TXS to logic "0" and set m signals TXk (k =
The number of the memory mat is designated by n, n + 1, ..., N + m-1). When testing the spare memory mat, set TXS to logic "1" and set r signals (r = log).
2 R) TXk (k = n, n + 1, ..., N + r-1) specifies the memory mat number. As a result, the test mat select signal TEi of the specified memory mat is generated.
Alternatively, only STEj becomes logic "1", and TEi or STEj of the other memory mat becomes logic "0". The inverters 572 and 672 in the circuits 57 and 67 may have their insertion positions determined so that the output becomes the logic “1” only when the memory mat is designated.
【００５３】セレクタ５８（６８）は、信号ＴＥＳＴが
論理“０”のときはＭＥｉ（ＳＭＥｊ）を、論理“１”
のときはＴＥｉ（ＳＴＥｊ）を選択する回路である。The selector 58 (68) outputs MEi (SMEj) when the signal TEST is logic "0", and logic "1".
In the case of, it is a circuit that selects TEi (STEj).
【００５４】本実施例の特徴は、テスト時には、メモリ
マット（予備を含む）のうち１個だけに電源が供給され
ることである。上の説明から明らかなように、テスト時
にはＲＯＭの出力は無視され、テスト用信号で指定され
た１個のメモリマットのＴＥｉ（またはＳＴＥｊ）だけ
が論理“１”になるからである。これにより、ＤＣ不良
の原因となっているメモリマットを特定することが容易
になる。メモリマット１個だけに電源が供給されている
状態で、電源電流を測定し、過大な電流が流れていれば
そのメモリマットが不良であることがわかる。The feature of this embodiment is that power is supplied to only one of the memory mats (including the spare) at the time of test. As is clear from the above description, the output of the ROM is ignored during the test, and only TEi (or STEj) of one memory mat designated by the test signal becomes the logic "1". This makes it easy to identify the memory mat that causes the DC failure. The power supply current is measured with the power being supplied to only one memory mat, and if an excessive current flows, it can be known that the memory mat is defective.
【００５５】本実施例では、テスト時には、特定のメモ
リマットのみに電源が供給されるようにしているが、逆
に、特定のメモリマットのみに電源が供給されないよう
にしてもよい。あるメモリマットへの電源の供給を停止
したときに電源電流が減少すれば、そのメモリマットが
不良であることがわかる。In this embodiment, the power is supplied only to the specific memory mat at the time of the test, but conversely, the power may not be supplied only to the specific memory mat. If the power supply current decreases when the power supply to a certain memory mat is stopped, it can be known that the memory mat is defective.
【００５６】〔実施例６〕図２１に本発明の第５の実施
例を示す。本実施例は、本発明をシェアドセンス方式お
よび多分割データ線方式を用いたＤＲＡＭに適用した例
である。シェアドセンスおよび多分割データ線方式につ
いては、アイ・イー・イー・イー、ジャーナル・オブ・
ソリッド・ステート・サーキッツ、第１９巻第５号、第
６３４頁から第６４０頁、１９８４年１０月（IEEE, Jo
urnal of Solid-State Circuits, vol.SC-19, No.5, p
p.634-640, Oct.1984）に記載されているが、デコーダ
やセンス回路を複数のメモリマットで共用することによ
りチップ面積を節約する有効な手段である。カラムデコ
ーダ１３はチップの端に１個だけ設けられ、その出力Ｙ
Ｓが各メモリマットに分配されている。センス回路は１
１は左右のメモリマット１０［ｉ］、１０［ｉ＋１］で
共用されている。スイッチ回路は、図７の実施例と同様
に、上下に分割して（５０Ａ、５０Ｂ）配置され、５０
Ａは左右のメモリマットのエネーブル信号ＭＥｉ、ＭＥ
ｉ＋１と選択信号ＭＳｉ、ＭＳｉ＋１とによって制御さ
れる。なお、予備メモリマットはこの図では記載を省略
してある。[Embodiment 6] FIG. 21 shows a fifth embodiment of the present invention. This embodiment is an example in which the present invention is applied to a DRAM using a shared sense system and a multi-divided data line system. For shared sense and multi-segmented data line systems, IEE, Journal of
Solid State Circuits, Vol. 19, No. 5, pp. 634-640, October 1984 (IEEE, Jo
urnal of Solid-State Circuits, vol.SC-19, No.5, p
p.634-640, Oct. 1984), it is an effective means to save the chip area by sharing the decoder and the sense circuit with multiple memory mats. Only one column decoder 13 is provided at the end of the chip, and its output Y
S is distributed to each memory mat. 1 sense circuit
1 is shared by the left and right memory mats 10 [i] and 10 [i + 1]. The switch circuit is divided into upper and lower parts (50A, 50B) and arranged in the same manner as in the embodiment of FIG.
A is the enable signal MEi, ME of the left and right memory mats
It is controlled by i + 1 and selection signals MSi and MSi + 1. The spare memory mat is not shown in this figure.
【００５７】第２２図にスイッチ回路およびセンス回路
の詳細を示す。センス回路では、メモリマット１０
［ｉ］、１０［ｉ＋１］のデータ線対をセンスアンプや
プリチャージ回路に接続するためのトランスファゲート
１１６Ｌ、１１６Ｒが設けられていることが、これまで
の実施例と異なる点である。FIG. 22 shows details of the switch circuit and the sense circuit. In the sense circuit, the memory mat 10
The difference from the previous embodiments is that transfer gates 116L and 116R for connecting the data line pairs [i] and 10 [i + 1] to the sense amplifier and the precharge circuit are provided.
【００５８】スイッチ回路は、上に述べたように上下に
分割して配置され、図１０と同様の手法を用いている。
回路５０Ｂとしては図１０の回路と同じものが使えるの
で、以下、回路５０Ａについて説明する。プレート用電
源ＶPLは、マットエネーブル信号ＭＥｉが論理“１”の
ときメモリマット１０［ｉ］に、ＭＥｉ＋１が論理
“１”のときメモリマット１０［ｉ＋１］に、それぞれ
供給される。プリチャージ用電源ＶMPは、ＭＥｉ、ＭＥ
ｉ＋１のうち少なくとも一方が論理“１”ならば、配線
１１５を通してプリチャージ回路１１１まで供給され
る。ただし、後述のように、不良の（マットエネーブル
信号が論理“０”である）メモリマットのデータ線へ
は、ＶMPは供給されない。The switch circuit is divided into upper and lower parts as described above, and the same method as that of FIG. 10 is used.
Since the same circuit as the circuit of FIG. 10 can be used as the circuit 50B, the circuit 50A will be described below. The plate power supply VPL is supplied to the memory mat 10 [i] when the mat enable signal MEi is logic “1” and to the memory mat 10 [i + 1] when MEi + 1 is logic “1”. The power supply VMP for precharge is MEi, ME
If at least one of i + 1 is logical “1”, it is supplied to the precharge circuit 111 through the wiring 115. However, as described later, VMP is not supplied to the data line of the defective memory mat (the mat enable signal is logical “0”).
【００５９】プリチャージ信号ＰＣ、およびトランスフ
ァゲート用の信号ＳＬ、ＳＲは、ＡＮＤゲート５２１、
５２２Ｌ、５２２Ｒ、およびＮＡＮＤゲート５２３Ｌ、
５２３Ｒによって発生される。これらの信号の論理を表
１に示す。The precharge signal PC and the transfer gate signals SL and SR are supplied to the AND gate 521,
522L, 522R, and NAND gate 523L,
Generated by 523R. The logic of these signals is shown in Table 1.
【００６０】[0060]
【表１】[Table 1]
【００６１】ＭＳｉとＭＳｉ＋１とは同時に論理“１”
になることはないので、この場合は表から除いてある。
プリチャージ信号ＰＣは、ＭＥｉとＭＳｉがともに論理
“１”であるか、ＭＥｉ＋１とＭＳｉ＋１がともに論理
“１”である場合に、論理“０”になる。すなわち、左
右のメモリマットのうち不良でない方が選択された場合
に、プリチャージが停止する。回路５０Ｂが、この信号
ＰＣを受けて、センスアンプおよび書込みアンプまたは
読出しアンプを駆動することは、図１０の場合と同じで
ある。トランスファゲート用信号ＳＬは、ＭＥｉが論理
“０”であるか、ＭＥｉ＋１とＭＳｉ＋１がともに論理
“１”である場合に、論理“０”になる。したがって、
メモリマット１０［ｉ］用のトランスファゲート１１６
Ｌは、メモリマット１０［ｉ］が不良であるとき、また
は反対側のメモリマット１０［ｉ＋１］が不良でなくて
選択されたときにオフになる。以上の説明から明らかな
ように、ＭＥｉが論理“０”のときは、トランスファゲ
ート１１６Ｌは無条件にオフであるため、電源ＶMPは１
０［ｉ］のデータ線には供給されない。これにより、メ
モリマット１０［ｉ］にＤＣ不良がある場合の電流経路
（図２７参照）を断つことができる。以上メモリマット
１０［ｉ］について述べたが、１０［ｉ＋１］について
も同様である。MSi and MSi + 1 are logical "1" at the same time.
In this case, it is not included in the table.
The precharge signal PC becomes logic "0" when both MEi and MSi are logic "1" or MEi + 1 and MSi + 1 are logic "1". That is, when one of the left and right memory mats that is not defective is selected, the precharge is stopped. The circuit 50B receives the signal PC and drives the sense amplifier and the write amplifier or the read amplifier, as in the case of FIG. The transfer gate signal SL becomes a logic “0” when MEi is a logic “0” or MEi + 1 and MSi + 1 are both a logic “1”. Therefore,
Transfer gate 116 for memory mat 10 [i]
L is turned off when the memory mat 10 [i] is defective or when the opposite memory mat 10 [i + 1] is not defective and is selected. As is clear from the above description, when MEi is logic "0", the transfer gate 116L is unconditionally turned off, so the power supply VMP is 1
It is not supplied to the 0 [i] data line. As a result, the current path (see FIG. 27) when the memory mat 10 [i] has a DC defect can be cut off. The memory mat 10 [i] has been described above, but the same applies to 10 [i + 1].
【００６２】なお、図２２はセンス回路の左右がいずれ
も正規のメモリマットである場合の図であるが、片方ま
たは両方が予備メモリマットであっても同様の回路で実
現できる。Although FIG. 22 shows a case where both the right and left of the sense circuit are regular memory mats, the same circuit can be realized even if one or both of them is a spare memory mat.
【００６３】次に、シェアドセンス方式を用いた場合の
メモリマットの配置法について、図２３〜図２６を用い
て述べる。簡単のため、正規のメモリマット数Ｍ＝１
６、予備メモリマット数Ｒ＝２の場合について説明す
る。Next, a method of arranging the memory mats when the shared sense method is used will be described with reference to FIGS. For simplicity, the regular memory mat number M = 1
6. The case where the number of spare memory mats R = 2 will be described.
【００６４】図２３にメモリマットの配置法の一例を示
す。ここでは、メモリマットとセンス回路のみを図示
し、他の回路は記載を省略してある。２個の予備メモリ
マット２０［０］と２０［１］がセンス回路１１［８］
を共有している。同時に選択されるメモリマットが１個
の場合は、この配置法でも差し支えない。しかし、同時
に複数個のメモリマットが選択される場合（たとえば、
図１４の半導体メモリにシェアドセンス方式を適用した
場合）は、次のような問題が生ずる。FIG. 23 shows an example of a memory mat arrangement method. Here, only the memory mat and the sense circuit are shown, and the other circuits are omitted. The two spare memory mats 20 [0] and 20 [1] are sense circuits 11 [8].
To share. When only one memory mat is selected at the same time, this arrangement method does not matter. However, if multiple memory mats are selected at the same time (for example,
When the shared sense method is applied to the semiconductor memory of FIG. 14), the following problems occur.
【００６５】８つごとに２個のメモリマットが同時に選
択される場合を考える。このとき、同時に選択される２
個のメモリマット、たとえば１０［０］と１０［８］が
不良である場合、これをそれぞれ予備メモリマット２０
［０］と２０［１］で置き換えることはできない。２０
［０］と２０［１］とが同時に選択され、センス回路１
１［８］が競合してしまうからである。すなわち、予備
マットが２個あるにもかかわらず、１０［０］と１０
［８］とを同時に修復することはできない。このように
修復可能なメモリマットの組合せが制限されるので、そ
の分だけ歩留りが低下する。Consider a case where two memory mats are selected at a time of every eight memory mats. At this time, 2 selected at the same time
If one of the memory mats, for example 10 [0] and 10 [8], is defective, this is treated as a spare memory mat 20 respectively.
It cannot be replaced with [0] and 20 [1]. 20
[0] and 20 [1] are selected at the same time, and the sense circuit 1
This is because 1 [8] competes with each other. That is, although there are two spare mats, 10 [0] and 10
[8] and cannot be repaired at the same time. In this way, the combination of recoverable memory mats is limited, and the yield is reduced accordingly.
【００６６】図２４に、この問題を解決できる配置法の
１つを示す。ここでは、予備メモリマットにはシェアド
センスを適用せず、個別にセンス回路１１［８］、１１
［９］を設けている。こうすれば、センス回路の競合は
起こりえない。ただし、センス回路数は図２３の場合よ
りも増えてしまう。FIG. 24 shows one arrangement method that can solve this problem. Here, the shared sense is not applied to the spare memory mat, and the sense circuits 11 [8] and 11
[9] is provided. In this way, sense circuit conflicts cannot occur. However, the number of sense circuits increases more than in the case of FIG.
【００６７】図２５と図２６に、センス回路数を増やす
ことなく競合を解決できるメモリマットの配置法の例を
示す。これらの配置法の特徴は、予備メモリマット同士
が同一のセンス回路を共有していないことである。図２
５において、上と同様に８つごとに２個のメモリマット
が同時に選択される場合を考える。たとえば、メモリマ
ット１０［０］と１０［８］が不良である場合は、１０
［０］を２０［０］で、１０［８］を２０［１］でそれ
ぞれ置き換えればよい（逆でも可）。また、１０［７］
と１０［８］が不良である場合は、１０［７］を２０
［０］で、１０［８］を２０［１］でそれぞれ置き換え
ればよい（逆は不可）。FIG. 25 and FIG. 26 show an example of a memory mat arranging method which can solve the conflict without increasing the number of sense circuits. A feature of these placement methods is that the spare memory mats do not share the same sense circuit. Figure 2
In FIG. 5, consider the case where two memory mats are selected at the same time for every eight memory mats as in the above. For example, if the memory mats 10 [0] and 10 [8] are defective, then 10
It is sufficient to replace [0] with 20 [0] and 10 [8] with 20 [1] (or vice versa). Also, 10 [7]
And 10 [8] are bad, 10 [7] is 20
It is sufficient to replace 10 [8] with 20 [1] in [0] (the reverse is not possible).
【００６８】なお、レイアウトの観点から言えば、図２
５と図２６とでは、前者の配置法の方がよい。これまで
説明した実施例から明らかなように、予備メモリマット
に付随する回路は、ふつう、正規のメモリマットに付随
する回路よりも規模が大きいからである。したがって、
レイアウトの自由度の比較的大きい端に予備メモリマッ
トを配置する方が望ましい。From the viewpoint of layout, FIG.
5 and FIG. 26, the former arrangement method is preferable. As is apparent from the embodiments described so far, the circuit associated with the spare memory mat is usually larger than the circuit associated with the regular memory mat. Therefore,
It is desirable to place the spare memory mat at the end having a relatively large degree of freedom in layout.
【００６９】以上の実施例はいずれも、不良のある正規
のメモリマットを予備メモリマットで置換するという方
式である。このようなメモリマット単位の置換は、従来
の半導体メモリでは現実的とは言えなかった。メモリマ
ット数Ｍが少ないために、予備メモリマットを設ける
と、冗長度（正規のメモリマット数に対する予備メモリ
マット数の割合：Ｒ／Ｍ）が相当大きくなり、チップ面
積が増加するからである。しかし、メモリマット数Ｍは
メモリの高集積化とともに増加する傾向にあり、ギガビ
ット級のメモリでは２５６〜１０２４以上になると予想
される。したがって、冗長度をあまり大きくすることな
く、予備メモリマットを設けることができるようにな
る。たとえば、メモリマットを１０２４個有するメモリ
に予備メモリマットを１６個設けても、冗長度は１．６
％にすぎない。In all of the above embodiments, a defective normal memory mat is replaced with a spare memory mat. Such replacement of the memory mat unit has not been practical in the conventional semiconductor memory. This is because, since the number of memory mats M is small, if a spare memory mat is provided, the redundancy (ratio of the number of spare memory mats to the number of regular memory mats: R / M) is considerably increased, and the chip area is increased. However, the number M of memory mats tends to increase as the degree of integration of the memory increases, and it is expected that the number of memory mats will be 256 to 1024 or more for gigabit class memories. Therefore, the spare memory mat can be provided without increasing the redundancy too much. For example, even if 16 spare memory mats are provided in a memory having 1024 memory mats, the redundancy is 1.6.
Only%.
【００７０】置換の単位は必ずしも物理的なメモリマッ
トでなくてもよい。たとえば、１つのメモリマットを複
数個のブロックに分割し、その１ブロックを置換の単位
としてもよい。逆に、複数個のメモリマットを置換の単
位としてもよい。図１１の実施例は、２個のメモリマッ
トを置換の単位とする例である。The replacement unit does not necessarily have to be a physical memory mat. For example, one memory mat may be divided into a plurality of blocks and the one block may be used as a replacement unit. Conversely, a plurality of memory mats may be used as a replacement unit. The embodiment shown in FIG. 11 is an example in which two memory mats are used as replacement units.
【００７１】[0071]
【発明の効果】本発明によれば、従来の欠陥救済技術で
は修復できなかった汎用メモリのＤＣ不良を、少ないチ
ップ面積増加で修復できる。According to the present invention, a DC defect of a general-purpose memory which cannot be repaired by a conventional defect relief technique can be repaired with a small increase in chip area.
【図１】実施例１の半導体メモリを示す図である。FIG. 1 illustrates a semiconductor memory according to a first exemplary embodiment.
【図２】本発明に用いるヒューズＲＯＭの回路図であ
る。FIG. 2 is a circuit diagram of a fuse ROM used in the present invention.
【図３】本発明に用いるヒューズＲＯＭの回路図であ
る。FIG. 3 is a circuit diagram of a fuse ROM used in the present invention.
【図４】本発明に用いるヒューズＲＯＭの回路図であ
る。FIG. 4 is a circuit diagram of a fuse ROM used in the present invention.
【図５】本発明に用いるマット選択回路の回路図であ
る。FIG. 5 is a circuit diagram of a mat selection circuit used in the present invention.
【図６】本発明の用いる比較回路の回路図である。FIG. 6 is a circuit diagram of a comparison circuit used in the present invention.
【図７】本発明に用いるスイッチ回路およびセンス回路
の回路図である。FIG. 7 is a circuit diagram of a switch circuit and a sense circuit used in the present invention.
【図８】実施例２の半導体メモリを示す図である。FIG. 8 is a diagram illustrating a semiconductor memory according to a second exemplary embodiment.
【図９】本発明に用いるスイッチ回路およびセンス回路
の回路図である。FIG. 9 is a circuit diagram of a switch circuit and a sense circuit used in the present invention.
【図１０】本発明に用いるスイッチ回路およびセンス回
路の回路図である。FIG. 10 is a circuit diagram of a switch circuit and a sense circuit used in the present invention.
【図１１】実施例３の半導体メモリを示す図である。FIG. 11 is a diagram showing a semiconductor memory according to a third embodiment.
【図１２】本発明に用いるスイッチ回路およびセンス回
路の回路図である。FIG. 12 is a circuit diagram of a switch circuit and a sense circuit used in the present invention.
【図１３】実施例４の半導体メモリを示す図である。FIG. 13 is a diagram showing a semiconductor memory according to a fourth embodiment.
【図１４】実施例４の半導体メモリを示す図である。FIG. 14 illustrates a semiconductor memory according to a fourth exemplary embodiment.
【図１５】本発明に用いるヒューズＲＯＭの回路図であ
る。FIG. 15 is a circuit diagram of a fuse ROM used in the present invention.
【図１６】本発明に用いるマルチプレクサの回路図であ
る。FIG. 16 is a circuit diagram of a multiplexer used in the present invention.
【図１７】実施例５の半導体メモリを示す図である。FIG. 17 is a diagram showing a semiconductor memory of Example 5;
【図１８】本発明に用いるテスト用信号発生回路の回路
図である。FIG. 18 is a circuit diagram of a test signal generation circuit used in the present invention.
【図１９】本発明に用いるテスト用マット選択回路およ
びセレクタの回路図である。FIG. 19 is a circuit diagram of a test mat selection circuit and a selector used in the present invention.
【図２０】本発明に用いるテスト用マット選択回路およ
びセレクタの回路図である。FIG. 20 is a circuit diagram of a test mat selection circuit and a selector used in the present invention.
【図２１】実施例６の半導体メモリを示す図である。FIG. 21 is a diagram showing a semiconductor memory of Example 6;
【図２２】本発明に用いるスイッチ回路およびセンス回
路の回路図である。FIG. 22 is a circuit diagram of a switch circuit and a sense circuit used in the present invention.
【図２３】メモリマットの配置を示す図である。FIG. 23 is a diagram showing an arrangement of memory mats.
【図２４】メモリマットの配置を示す図である。FIG. 24 is a diagram showing an arrangement of memory mats.
【図２５】メモリマットの配置を示す図である。FIG. 25 is a diagram showing an arrangement of memory mats.
【図２６】メモリマットの配置を示す図である。FIG. 26 is a diagram showing an arrangement of memory mats.
【図２７】従来の半導体メモリを示す図である。FIG. 27 is a diagram showing a conventional semiconductor memory.
１…半導体チップ、２…アドレス入力端子、１０…正規
のメモリマット、１１…センス回路、１２…ロウデコー
ダ、１３…カラムデコーダ、１８…センスアンプ駆動回
路、２０…予備メモリマット、３０…ロウアドレスバッ
ファ、３１…カラムアドレスバッファ、３２…プレート
用電源回路、３３…プリチャージ電源回路、３４…タイ
ミング信号発生回路、３８…データ入力バッファ、３９
…データ出力バッファ、４０Ａ、４０Ｂ…ロウアドレス
バス、４１…カラムアドレスバス、４２…プレート用電
源線、４３…プリチャージ電源線、４４…タイミング信
号線、４８…入力データバス、４９…出力データバス、
５０、６０…スイッチ回路、５１、６１…ＲＯＭ、５４
…マット選択回路、５７、６７…テスト用マット選択回
路、５８、６８…セレクタ、６２…ＲＯＭ、６３…比較
回路、６４…ＲＯＭ、６５…マルチプレクサ、６６…デ
マルチプレクサ、７０…テスト用信号発生回路、８０…
テスト用信号線、１１０…センスアンプ、１１１…デー
タ線プリチャージ回路、１１２、１１３…センスアンプ
駆動線、１１４…プリチャージ信号線、１１５…プリチ
ャージ電源線、１１６Ｌ、１１６Ｒ…トランスファゲー
ト、１１７Ｌ、１１７Ｒ…トランスファゲート用信号
線、１１８…Ｙゲート、１１９…入出力線、１９１…書
込みアンプ、１９２…読出しアンプ。DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip, 2 ... Address input terminal, 10 ... Regular memory mat, 11 ... Sense circuit, 12 ... Row decoder, 13 ... Column decoder, 18 ... Sense amplifier drive circuit, 20 ... Spare memory mat, 30 ... Row address Buffers, 31 ... Column address buffers, 32 ... Plate power supply circuit, 33 ... Precharge power supply circuit, 34 ... Timing signal generation circuit, 38 ... Data input buffer, 39
... data output buffer, 40A, 40B ... row address bus, 41 ... column address bus, 42 ... plate power supply line, 43 ... precharge power supply line, 44 ... timing signal line, 48 ... input data bus, 49 ... output data bus ,
50, 60 ... Switch circuit, 51, 61 ... ROM, 54
... mat selection circuit, 57, 67 ... test mat selection circuit, 58, 68 ... selector, 62 ... ROM, 63 ... comparison circuit, 64 ... ROM, 65 ... multiplexer, 66 ... demultiplexer, 70 ... test signal generation circuit , 80 ...
Test signal line, 110 ... Sense amplifier, 111 ... Data line precharge circuit, 112, 113 ... Sense amplifier drive line, 114 ... Precharge signal line, 115 ... Precharge power supply line, 116L, 116R ... Transfer gate, 117L, 117R ... Signal line for transfer gate, 118 ... Y gate, 119 ... Input / output line, 191 ... Write amplifier, 192 ... Read amplifier.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋葉 武定 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 河原 尊之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橘川 五郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takesada Akiba 3681 Hayano, Mobara-shi, Chiba Hitachi Device Engineering Co., Ltd. (72) Inventor Takayuki Kawahara 1-280 Higashi-Kengikubo, Kokubunji, Tokyo Hitachi Central Research Co., Ltd. (72) Inventor Goro Tachikawa, 1-280 Higashi Koikeku, Kokubunji, Tokyo, Central Research Laboratory, Hitachi, Ltd. (72) Inventor Masakazu Aoki 1-280, Higashi Koikeku, Kokubunji, Tokyo Hitachi, Central Research Institute, Ltd.
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