【０００１】[0001]
【産業上の利用分野】この発明は、データ格納方式に関
し、さらに詳しくは、データの記憶数が増加したり、１
データ当りのビット数が増加した場合において、メモリ
を有効に利用してデータの読み出し・書き込みを行うデ
ータ格納方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data storage system, and more specifically, to increase the number of stored data,
The present invention relates to a data storage system for effectively reading and writing data when the number of bits per data increases.
【０００２】[0002]
【従来の技術】データ伝送装置や多重化装置等におい
て、収容チャネル数が増加したり、伝送制御用のデータ
の種類が増加することに伴い、データを記憶するメモリ
を増設する必要がある。2. Description of the Related Art In a data transmission device, a multiplexing device, etc., it is necessary to add a memory for storing data as the number of accommodated channels increases and the type of data for transmission control increases.
【０００３】また、通常、データ伝送装置等においてデ
ータを格納するメモリを選定し、システムを設計する際
には、データ量又は制御数に対応した記憶容量を持ち、
さらに１データ当りに必要なビット数すなわち制御する
項目の種類の数を考慮してメモリの容量やアクセスする
アドレス線やデータ線を決定する。Further, when selecting a memory for storing data in a data transmission device and designing a system, usually, a memory capacity corresponding to the amount of data or the number of controls is required.
Further, the capacity of the memory and the address lines and data lines to be accessed are determined in consideration of the number of bits required for one data, that is, the number of types of items to be controlled.
【０００４】たとえば、チャネル数がＮ個で各チャネル
ごとのデータの種類すなわちビット数がＭ個である場合
は、メモリの指定できるアドレス領域をＮ個とし、メモ
リの１アドレス当りのビット数をＭビットとするメモリ
を使用している。For example, when the number of channels is N and the type of data for each channel, that is, the number of bits is M, the number of address areas that can be designated by the memory is N, and the number of bits per address of the memory is M. You are using a bit of memory.
【０００５】[0005]
【発明が解決しようとする課題】従来のデータ伝送装置
において、収容するチャネル数やデータの種類の数に予
めある程度余裕を持ってメモリは設計されるが、余分な
メモリを最初から所有するのは装置の高価格化や消費電
力の増大につながるので好ましくはない。また、装置導
入後に、チャネル数やデータ種類の増加によってメモリ
を増加させるのもコスト高となり好ましくない。したが
って、チャネル数やデータ種類が増加しても現状使用し
ているメモリ構成そのままか、メモリを増加させるにし
ても、できるだけ最小限におさえる必要がある。In the conventional data transmission apparatus, the memory is designed with some margin in advance for the number of channels and the number of types of data to be accommodated, but an extra memory is owned from the beginning. This is not preferable because it leads to an increase in the price of the device and an increase in power consumption. In addition, it is not preferable to increase the memory by increasing the number of channels and the kind of data after the introduction of the device, because the cost becomes high. Therefore, even if the number of channels and data types increase, it is necessary to keep the memory configuration as it is currently used, or to keep it to the minimum possible even if the memory is increased.
【０００６】特に、図５（ａ）に示すように現在使用し
ている１アドレス当りのビット数が１アドレス当りのビ
ット容量よりも少ないが、データ数が増加したためにメ
モリアドレスが足りなくなった場合にも、新たにメモリ
を追加するのは、メモリの使用効率が悪く好ましくな
い。In particular, as shown in FIG. 5A, when the number of bits per one address currently used is smaller than the bit capacity per one address, but the memory address becomes insufficient due to the increase in the number of data. In addition, it is not preferable to add a new memory because the memory usage efficiency is low.
【０００７】また、図５（ｂ）に示すようにチャネル数
すなわちデータ数は増加しないが、データの種類すなわ
ちビット数を増加させたい場合において、メモリの容量
（メモリアドレス）は余っているが、１アドレス当りの
ビット数が不足するという状態が生じているときに、新
たにメモリを追加するというのは、メモリの使用効率が
悪く好ましくない。Further, as shown in FIG. 5B, the number of channels, that is, the number of data does not increase, but when it is desired to increase the type of data, that is, the number of bits, the memory capacity (memory address) is surplus. It is not preferable to add a new memory when the number of bits per address is insufficient, because the memory usage efficiency is low.
【０００８】この発明は、以上のような事情を考慮して
なされたもので、データ伝送装置等においてメモリに格
納するデータの数や種類が増加した場合に、現状のメモ
リにおける未使用領域を有効に使用することによって、
メモリの増加を最小限におさえ、コストアップを防ぐこ
とを目的とするデータ格納方式を提供するものである。The present invention has been made in consideration of the above circumstances, and when the number or types of data stored in the memory in a data transmission device or the like increases, the unused area in the current memory is effectively used. By using
It is intended to provide a data storage method aiming at minimizing the increase in memory and preventing an increase in cost.
【０００９】[0009]
【課題を解決するための手段】図１に、この発明の構成
のブロック図を示す。同図において、この発明は、一定
周期の時系列データをメモリ４に対して読み出し・書き
込みをするデータ格納方式において、時系列データを入
力するデータ入力手段１と、データを記憶するメモリ４
と、メモリ４への読み出し・書き込みをするタイミング
を生成するタイミング生成手段３と、メモリ４からの出
力データを加工するデータ処理手段５と、データの入力
および読み出し・書き込みを制御する制御手段２を備
え、メモリ４に記憶される時系列データのビット数がメ
モリ４に固有の１アドレス当りのビット容量よりも小さ
く、メモリ４が同一アドレスに複数個のデータが記憶で
きる容量を所有している場合に、メモリ４へのデータの
読み出し・書き込みの経路となるデータ線の使用本数を
増加し、制御手段２が複数個のデータを同一アドレスに
書込む形式のただ１つのデータに変換し、メモリ４内の
同一アドレスに複数個のデータを記憶し、データ処理手
段５が１つのアドレスに記憶された複数個のデータを取
り出し、各データに分離することを特徴とするデータ格
納方式を提供するものである。FIG. 1 shows a block diagram of the configuration of the present invention. In the figure, the present invention is a data storage system in which time-series data of a fixed cycle is read from and written to the memory 4, and a data input means 1 for inputting time-series data and a memory 4 for storing the data.
A timing generating means 3 for generating a timing of reading / writing to the memory 4, a data processing means 5 for processing output data from the memory 4, and a control means 2 for controlling data input / read / write. When the number of bits of the time-series data stored in the memory 4 is smaller than the bit capacity per address unique to the memory 4, and the memory 4 has a capacity to store a plurality of data at the same address. In addition, the number of data lines used as a path for reading / writing data from / into the memory 4 is increased, and the control means 2 converts a plurality of data into a single data in a format for writing at the same address. A plurality of data are stored at the same address in the data, and the data processing means 5 takes out a plurality of data stored at one address, There is provided a data storage method which is characterized in that release.
【００１０】また、この発明は、制御手段２が指定でき
るメモリ４のアドレスの数がメモリ４に固有の指定可能
なアドレス領域の最大容量の１／２以下であり、メモリ
４に固有の１アドレス当りのビット容量よりも大きなビ
ット数を持つ時系列データを記録する場合に、メモリ４
のアドレスを指定する経路であるアドレス線の使用本数
を増加し、制御手段２がメモリ４の１アドレス当りのビ
ット容量よりも大きなビット数を持つ時系列データをビ
ット容量分のデータとビット容量を越えたビット数を持
つデータに分割し、メモリ４のそれぞれ別のアドレスに
記憶し、データ処理手段５が２つのアドレスに分割して
記憶されているデータを取り出し、１つのデータとして
結合し再生することを特徴とするデータ格納方式を提供
するものである。Further, according to the present invention, the number of addresses of the memory 4 which can be designated by the control means 2 is 1/2 or less of the maximum capacity of the addressable region peculiar to the memory 4, and one address peculiar to the memory 4 is provided. When recording time series data having a number of bits larger than the bit capacity per hit, the memory 4
The number of used address lines, which is a path for specifying the address of the memory, is increased, and the control unit 2 sets the time-series data having a bit number larger than the bit capacity per one address of the memory 4 into the bit capacity data and the bit capacity. The data is divided into data having the number of bits that exceed and stored in different addresses of the memory 4, and the data processing means 5 divides the data into two addresses and takes out the stored data, combines them as one data and reproduces them. The present invention provides a data storage method characterized by the above.
【００１１】ここで、データの入力および読み出し・書
き込みを制御する制御手段２は通常ＣＰＵが用いられ、
データを記憶するメモリとしてはＲＡＭが用いられる。
データ処理手段５は、データの多重及び分離を行う多重
化回路等が用いられる。A CPU is usually used as the control means 2 for controlling data input and read / write.
A RAM is used as a memory for storing data.
As the data processing means 5, a multiplexing circuit for multiplexing and demultiplexing data is used.
【００１２】[0012]
【作用】この発明に従えば、メモリに記憶される１つの
データのビット数がメモリの１アドレス当りのビット容
量よりも小さいためメモリの未使用領域が存在するが、
データ数が増加してメモリアドレスが不足する場合に
は、メモリのデータ線の使用本数を増加し、メモリ内の
同一アドレスに複数個のデータを記憶するようにしてい
るので、メモリの有効利用とコストの削減に寄与すると
共に使用メモリの増加を最小限におさえることができ
る。According to the present invention, since the number of bits of one data stored in the memory is smaller than the bit capacity per address of the memory, there is an unused area of the memory.
When the number of data increases and the memory address becomes insufficient, the number of data lines used in the memory is increased to store a plurality of data at the same address in the memory. This contributes to cost reduction and can minimize the increase in memory used.
【００１３】また、メモリに記憶される１つのデータの
ビット数がメモリの１アドレス当りのビット容量よりも
大きいためビット数は不足するが、データ数が少なくメ
モリの未使用領域が存在する場合には、メモリのアドレ
ス線を増加し、メモリ内の複数アドレスに１つのデータ
を分離させて記憶するようにしているので、メモリの有
効利用とコストの削減に寄与すると共に使用メモリの増
加を最小限におさえることができる。Further, since the number of bits of one data stored in the memory is larger than the bit capacity per address of the memory, the number of bits is insufficient, but when the number of data is small and an unused area of the memory exists. Since the number of memory address lines is increased and one data is separated and stored at multiple addresses in the memory, it contributes to effective use of memory and cost reduction, and the increase in used memory is minimized. It can be suppressed.
【００１４】[0014]
【実施例】以下、図に示す実施例に基づいて、この発明
を説明する。なお、これによって、この発明が限定され
るものではない。図２に実施例の構成ブロック図を示
す。入力インターフェース１１は、入力データを受信
し、信号レベル変換やＡ／Ｄ変換などを行って、ＣＰＵ
へ送る部分である。ＣＰＵ１２は、データ伝送装置にお
いて、データ入力およびメモリに対する読み出し・書き
込み等の動作の制御を行うものである。ＲＯＭ１６は、
固定データや制御プログラムを記憶しているメモリであ
る。ＲＡＭ１４は、入力データや、多重化処理等に必要
な制御データを記憶しているメモリである。タイミング
・アドレス生成部１３は、ＲＡＭをアクセスするタイミ
ングを生成し、またＲＡＭに対する書き込みと読み出し
のアドレスを生成する部分である。多重化部１５は、Ｒ
ＡＭ内のデータを多重化あるいは所定のフォーマットに
加工してデータを出力する部分である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below based on the embodiments shown in the drawings. The present invention is not limited to this. FIG. 2 shows a block diagram of the configuration of the embodiment. The input interface 11 receives the input data, performs signal level conversion, A / D conversion, etc.
It is the part to send to. The CPU 12 controls operations such as data input and reading / writing from / to the memory in the data transmission device. ROM16 is
It is a memory that stores fixed data and control programs. The RAM 14 is a memory that stores input data and control data necessary for multiplexing processing and the like. The timing / address generation unit 13 is a unit that generates timing for accessing the RAM and also generates write and read addresses for the RAM. The multiplexing unit 15 uses R
This is a part for multiplexing the data in the AM or processing it into a predetermined format and outputting the data.
【００１５】図３に、実施例におけるメモリ使用説明図
−１を示す。図３（ａ）において、メモリのアドレス空
間が０〜３１までの３２個でアドレスを指定するアドレ
ス線がＡ0〜Ａ4の５本であったとする。また、メモリ
は１アドレス当り８ビットのデータを記憶できるものを
使用するが、ここでは記憶するデータが４ビットデータ
であり、用意された８ビットメモリに対してビット０〜
３の４ビットが使用され、８本のデータ線（Ｄ0〜Ｄ7)
のうちＤ0〜Ｄ3の４本が使用できる状態であったとす
る。FIG. 3 is a memory use explanatory diagram-1 in the embodiment. In FIG. 3A, it is assumed that there are 32 memory address spaces 0 to 31 and five address lines A0 to A4 for designating addresses. Also, the memory used is one that can store 8-bit data per address, but here the data to be stored is 4-bit data, and bits 0 to 0 are added to the prepared 8-bit memory.
4 bits of 3 are used, and 8 data lines (D0 to D7 )
Of these, it is assumed that four of D0 to D3 can be used.
【００１６】このとき、図２のＣＰＵ１２は、アドレス
線Ａ0〜Ａ4を通してデータを格納すべきアドレスを指
定して、４ビットデータをデータ線Ｄ0〜Ｄ3を通して
メモリへの書き込みまたはメモリからの読み出しを行
う。このように、メモリへのデータの書き込み・読み出
しを行うと、図３（ａ）に示すように、ビットの０〜３
の位置にのみデータが記憶され、ビット４〜７は常に未
使用の領域として残っている。At this time, the CPU 12 of FIG. 2 specifies the address to store the data through the address lines A0 to A4 and writes the 4-bit data to the memory through the data lines D0 to D3 or from the memory. Read out. In this way, when writing / reading data to / from the memory, bits 0 to 3 are read as shown in FIG.
The data is stored only in the position of, and bits 4 to 7 always remain as an unused area.
【００１７】この実施例では、アドレス線としてＡ0〜
Ａ4の５ビットを使用しているためメモリに３２個のデ
ータを記憶することができるが、１つのデータのビット
数は４ビットであるが、取り扱うデータ数が増加し３３
個以上のデータをメモリに記憶する必要が生じた場合
は、４本のデータ線を使用するかぎりはメモリを増やす
しかない。In this embodiment, address lines A0 to
Since 5 bits of A4 are used, 32 pieces of data can be stored in the memory. Although the number of bits of one data is 4 bits, the number of handled data increases 33
When it becomes necessary to store more than one data in the memory, the memory must be increased as long as four data lines are used.
【００１８】そこで、前記したＤ0〜Ｄ3の４本のデー
タ線に加えて、未使用であったＤ4〜Ｄ7の４本のデー
タ線も利用し、３３個以上６４個以下の４ビットデータ
の記憶ができるようにする。[0018] Therefore, in addition to the four data lines D0 to D3 described above, and also used the four data lines D4 to D7 was not used, 4 of 33 or more 64 or less Enables storage of bit data.
【００１９】まず、メモリへのデータの書き込み動作の
例について説明する。以下の説明において、Ｎ＝０〜３
１の整数とする。４本のデータ線のみを利用していた時
に偶数アドレス２Ｎに記憶していたデータに関しては、
ＣＰＵはデータ線Ｄ0〜Ｄ3を利用し、メモリの実アド
レスＮの下位ビット（０〜３）にのみデータを書き込
む。たとえば、図３（ａ）のアドレス２（Ｎ＝１）に記
憶していたデータＣは、図３（ｂ）のアドレス１の下位
ビット（０〜３）に書き込む。First, an example of the operation of writing data to the memory will be described. In the following description, N = 0 to 3
It is an integer of 1. Regarding the data stored in the even address 2N when using only the four data lines,
The CPU uses the data lines D0 to D3 and writes data only in the lower bits (0 to 3) of the real address N of the memory. For example, the data C stored in the address 2 (N = 1) in FIG. 3A is written in the lower bits (0 to 3) of the address 1 in FIG. 3B.
【００２０】４本のデータ線のみを利用していた時に奇
数アドレス２Ｎ＋１に記憶していたデータに関しては、
ＣＰＵ１２はデータ線Ｄ4〜Ｄ7を利用し、メモリの実
アドレスＮの上位ビット（４〜７）にのみデータを書き
込む。たとえば、図３（ａ）のアドレス１（Ｎ＝０）に
記憶していたデータＢは、図３（ｂ）のアドレス０の上
位ビット（４〜７）に書き込む。Regarding the data stored in the odd address 2N + 1 when only four data lines were used,
The CPU 12 uses the data lines D4 to D7 and writes data only in the upper bits (4 to 7) of the real address N of the memory. For example, the data B stored in the address 1 (N = 0) of FIG. 3A is written in the upper bits (4 to 7) of the address 0 of FIG. 3B.
【００２１】ここで、あるアドレスの上位ビット（４〜
７）あるいは下位ビット（０〜３）のみにデータを書込
むための１つの方法として、ハードウェアロジックによ
って書込まないビットの方をＯＰＥＮ状態にしてしまう
方法が考えられる。すなわち、下位ビット（０〜３）に
データを書き込む場合は、データ線Ｄ4〜Ｄ7をＯＰＥ
Ｎ状態に、上位ビット（４〜７）にデータを書き込む場
合は、データ線Ｄ0〜Ｄ3をＯＰＥＮ状態にする。Here, the high-order bits (4 ...
7) Alternatively, as one method for writing data only to the lower bits (0 to 3), a method in which the bit not written by the hardware logic is set to the OPEN state can be considered. That is, when writing data to the lower bits (0 to 3), the data lines D4 to D7 are OPE.
When writing data to the upper bits (4 to 7) in the N state, the data lines D0 to D3 are set to the OPEN state.
【００２２】また別の方法としては、ＣＰＵ１２の制御
プログラムによって、データを書き込む前に書き込もう
とするアドレスのデータ（０〜７ビット）を読み出し、
上位４ビット（４〜７）と下位４ビット（０〜３）のう
ち書き込まない方の４ビットの値をそのままにし、書き
込む方の４ビットを書きかえて、メモリに書き込む方法
でもよい。As another method, the control program of the CPU 12 reads the data (0 to 7 bits) of the address to be written before writing the data,
A method may be used in which the higher 4 bits (4 to 7) and the lower 4 bits (0 to 3), which are not written, are left unchanged and the 4 bits to be written are rewritten and written in the memory.
【００２３】以上のように、４ビットのデータを各アド
レスの下位４ビット（０〜３）と上位４ビット（４〜
７）に分けて記憶することにより、アドレス０〜３１を
利用して記憶していた４ビットのデータは、アドレス０
〜１５の領域に記憶することができ、アドレス１６〜３
１の領域には新たに追加されたデータを記憶することが
できる。As described above, 4-bit data is converted into low-order 4 bits (0-3) and high-order 4 bits (4-
By storing the data separately in 7), the 4-bit data stored by using the addresses 0 to 31 becomes 0
Can be stored in the area of 15 to 15 and the addresses 16 to 3 can be stored.
Newly added data can be stored in the area 1.
【００２４】次に、メモリに書き込まれたデータの読み
出し動作の例について説明する。ＣＰＵ１２が、データ
が書き込まれているアドレスを指定し、そのアドレスに
格納されている８ビットデータ（０〜７ビット）をデー
タ線（Ｄ0〜Ｄ7)を通して読み出し、上位４ビット（４
〜７）と下位４ビット（０〜３）のうち読み出しをしな
い４ビットのデータをマスクし、読み出したい４ビット
の方のみを取り出す。たとえば、ＣＰＵがアドレス１を
指定することによって、図３（ｂ）のアドレス１に記憶
されているデータＣとＤの両方を読み出し、データＣを
取り出したいときには、ＯＦＨとＡＮＤをとり、下位４
ビットのデータＣを読み出す。Next, an example of the read operation of the data written in the memory will be described. The CPU 12 specifies the address where the data is written, reads the 8-bit data (0 to 7 bits) stored at that address through the data lines (D0 to D7 ), and the upper 4 bits (4
7) and the lower 4 bits (0-3), the non-read 4-bit data is masked, and only the 4-bit desired to be read is taken out. For example, when the CPU designates the address 1, both the data C and D stored at the address 1 in FIG. 3B are read out, and when the data C is to be taken out, OFH is ANDed with the lower 4
Read the bit data C.
【００２５】以上のように、８本のデータ線Ｄ0〜Ｄ7
を使用することによって、２つの４ビットのデータをメ
モリ内の同一アドレスの上位（４〜７）と下位（０〜
３）に分けて書き込み、また逆に１つのアドレスに書か
れたデータを８ビットデータとして読み出した後上位
（４〜７）と下位（０〜３）に分離して４ビットのデー
タを取り出すことができる。As described above, the eight data lines D0 to D7
By using two 4-bit data, the upper (4-7) and lower (0-) of the same address in the memory
3) writing separately, and conversely reading the data written in one address as 8-bit data, and then separating into upper (4-7) and lower (0-3) to extract 4-bit data. You can
【００２６】また、図２に示すようなデータの多重およ
び分離を行う多重化部１５を備えている場合には、メモ
リから読み出した８ビットデータを直接多重化部１５へ
送り、多重化部１５によって各データに分離してもよ
い。When the multiplexer 15 for multiplexing and demultiplexing data as shown in FIG. 2 is provided, the 8-bit data read from the memory is directly sent to the multiplexer 15, and the multiplexer 15 You may separate into each data by.
【００２７】図４に、別の実施例におけるメモリ使用説
明図−２を示す。図４（ａ）において、メモリのアドレ
ス空間が０〜３１までの３２個利用できるが、５本のア
ドレス線（Ａ0〜Ａ4)のうちＡ0〜Ａ3の４本を使用
し、アドレス０〜１５に対してアクセスできる状態であ
ったとする。ただし、アドレス線Ａ4もＡ0〜Ａ3と同
様にメモリに接続されているものとする。また、データ
線Ｄ0〜Ｄ7を使用し、１６個の８ビットデータがアド
レス０〜１５に記憶されていたとする。FIG. 4 shows a memory usage theory in another embodiment.
Figure 2 is shown. In FIG. 4A, the memory address
You can use 32 spaces from 0 to 31, but 5 spaces
Dress line (A0~ AFour) Out of A0~ A3Use 4 of
However, it is possible to access addresses 0 to 15
Suppose However, address line AFourAlso A0~ A3Same as
It is assumed that it is connected to the memory. Also the data
Line D0~ D7Is used to add 16 pieces of 8-bit data.
It is assumed that it is stored in Res 0 to 15.
【００２８】このとき、データの数が増加しない限り、
あるいはアドレス線Ａ4を使用しない限りはメモリのア
ドレス１６〜３１の領域は未使用のままである。しか
し、１アドレス当りのメモリのビット容量８ビットをす
べてデータの記憶に使用しているので、取り扱う１デー
タ内の種類を９ビット以上に増加させたい場合は、４本
のアドレス線（Ａ0〜Ａ3)を使用する限りは、別のメモ
リを新たに設ける必要がある。At this time, unless the number of data increases,
Alternatively, unless the address line A4 is used, the areas of addresses 16 to 31 of the memory remain unused. However, since the memory bit capacity of 8 bits per address is used for storing all data, if it is desired to increase the number of types in 1 data to be handled to 9 bits or more, four address lines (A0 ~ As long as A3 ) is used, another memory needs to be newly provided.
【００２９】そこで、記憶すべきデータの数は１６個の
ままであるが、１データ当りのビット数を９ビット以上
に増やしたい場合に、未使用であるアドレス線Ａ4も利
用し、５本のアドレス線（Ａ0〜Ａ4)によって、０〜３
１のすべてのアドレス領域を使えるようにする。Therefore, the number of data to be stored is still 16, but if it is desired to increase the number of bits per data to 9 bits or more, the unused address line A4 is also used and 50 to 3 depending on the address lines (A0 to A4 ) of
All address areas of 1 can be used.
【００３０】以下に、１データ当りのビット数を１２ビ
ットにした場合のデータの書き込み動作の例について説
明する。ＣＰＵ１２は、１２ビットのデータを８ビット
と４ビットに分割し、まず、アドレス線Ａ0〜Ａ4を通
して、アドレス０〜１５のうち所定のアドレスＳ（Ｓ＝
０〜１５）を指定し、８ビット分のデータをデータ線Ｄ
0〜Ｄ7を通してメモリに書き込む。An example of the data write operation when the number of bits per data is 12 will be described below. The CPU 12 divides the 12-bit data into 8 bits and 4 bits, and first, through the address lines A0 to A4 , a predetermined address S (S = S
0 to 15) is specified, and data for 8 bits is converted to the data line D.
Written through0 ~D7 in memory.
【００３１】次にＣＰＵ１２はアドレス線Ａ0〜Ａ4を
通して、アドレスＳ＋１６を指定し、４ビット分のデー
タをデータ線Ｄ0〜Ｄ7を通してメモリに書き込む。こ
の時、この４ビットデータはメモリの０〜３ビットに書
き込まれる。たとえば、１２ビットデータが８ビットの
データＱと４ビットのデータＱ’に分割され、これをア
ドレス１と１７に書き込む場合は、まずアドレス１を指
定し８ビットデータＱをアドレス１に書き込み、次にア
ドレス１７を指定し４ビットデータＱ’をアドレス１７
のビット０〜３の位置に書き込む。Next, the CPU 12 specifies the address S + 16 through the address lines A0 to A4 , and writes 4-bit data into the memory through the data lines D0 to D7 . At this time, this 4-bit data is written to 0 to 3 bits of the memory. For example, when 12-bit data is divided into 8-bit data Q and 4-bit data Q ′ and is written in addresses 1 and 17, first, address 1 is designated, 8-bit data Q is written in address 1, and then Specify the address 17 in the
Write to the positions of bits 0 to 3 of.
【００３２】このようにすれば、１２ビットのデータ
は、アドレスＳ（Ｓ＝０〜１５）に８ビット分のデータ
として、さらにアドレスＳ＋１６に４ビット分のデータ
として書き込むことができ、データ種類すなわち１デー
タ当りのビット数がメモリの１アドレス当りのビット容
量である８ビットをこえる場合でも１つのメモリにおい
てアドレス０〜３１を利用して１６個のデータを記憶す
ることができる。In this way, 12-bit data can be written in the address S (S = 0 to 15) as 8-bit data and in the address S + 16 as 4-bit data. Even if the number of bits per data exceeds 8 bits which is the bit capacity per address of the memory, 16 data can be stored by using the addresses 0 to 31 in one memory.
【００３３】次に１２ビットデータをメモリから読み出
す動作の例について説明する。たとえばアドレス２に記
憶された８ビットデータＲとアドレス１８に記憶された
４ビットデータＲ’からなる１２ビットのデータを読み
出す場合、まずＣＰＵ１２はアドレス線Ａ0〜Ａ4を通
して、アドレス２を指定して、アドレス２に書き込まれ
ている８ビットデータＲをデータ線Ｄ0〜Ｄ7を通して
読み出す。Next, an example of the operation of reading 12-bit data from the memory will be described. For example, when reading 12-bit data consisting of 8-bit data R stored at address 2 and 4-bit data R ′ stored at address 18, the CPU 12 first specifies the address 2 through the address lines A0 to A4. Then, the 8-bit data R written in the address 2 is read out through the data lines D0 to D7 .
【００３４】次にＣＰＵ１２はアドレス線Ａ0〜Ａ4を
通して、アドレス１８（＝Ｓ＋１６；Ｓ＝２）を指定し
て、アドレス１８に書き込まれている４ビットデータ
Ｒ’をデータ線Ｄ0〜Ｄ7を通して読み出す。そしてＣ
ＰＵは連続して読み出したデータＲとＲ’を結合し、１
２ビットデータとして処理する。Next, the CPU 12 designates the address 18 (= S + 16; S = 2) through the address lines A0 to A4 and sets the 4-bit data R ′ written in the address 18 to the data lines D0 to D 4. Read through7 . And C
The PU combines the continuously read data R and R ′,
Process as 2-bit data.
【００３５】このようにすればＣＰＵ１２があらかじめ
処理すべきデータの種類の数を認識している場合には、
データのビット数が１アドレス当りのビット容量を越え
ても、指定するアドレス領域を増加させることによっ
て、データを２つの記憶領域に分割して記憶することが
できる。In this way, when the CPU 12 has previously recognized the number of types of data to be processed,
Even if the number of bits of data exceeds the bit capacity per address, the data can be divided into two storage areas and stored by increasing the designated address area.
【００３６】この実施例では、データ数を１１個に限定
したが、メモリのアドレス容量（実施例では３２）の１
／２以下のアドレスしか使用しておらず、かつ１つのデ
ータの種類すなわちビット数がメモリの１アドレス当り
のビット容量（＝８ビット）を越える場合には、この実
施例と同様の書き込みと読み出し処理をすることができ
る。Although the number of data is limited to 11 in this embodiment, it is 1 of the memory address capacity (32 in the embodiment).
If only the address of / 2 or less is used and the type of one data, that is, the number of bits exceeds the bit capacity (= 8 bits) per address of the memory, the same writing and reading as in this embodiment is performed. Can be processed.
【００３７】[0037]
【発明の効果】この発明に従えば、メモリに記憶される
１つのデータのビット数がメモリの１アドレス当りのビ
ット容量よりも小さいためメモリの未使用領域が存在す
るが、データ数が増加してメモリアドレスが不足する場
合には、メモリのデータ線の使用本数を増加し、メモリ
内の同一アドレスに複数個のデータを記憶するようにし
ているので、メモリの有効利用とコストの削減に寄与す
ると共に使用メモリの増加を最小限におさえることがで
きる。According to the present invention, since the number of bits of one data stored in the memory is smaller than the bit capacity per address of the memory, an unused area of the memory exists, but the number of data increases. If the memory address becomes insufficient, the number of data lines used in the memory is increased to store multiple data at the same address in the memory, which contributes to effective use of the memory and cost reduction. In addition, the increase in the memory used can be minimized.
【００３８】また、メモリに記憶される１つのデータの
ビット数がメモリの１アドレス当りのビット容量よりも
大きいためビット数は不足するが、データ数が少なくメ
モリの未使用領域が存在する場合には、メモリのアドレ
ス線を増加し、メモリ内の複数アドレスに１つのデータ
を分離させて記憶するようにしているので、メモリの有
効利用とコストの削減に寄与すると共に使用メモリの増
加を最小限におさえることができる。Further, the number of bits of one data stored in the memory is larger than the bit capacity per address of the memory, but the number of bits is insufficient, but when the number of data is small and an unused area of the memory exists. Since the number of memory address lines is increased and one data is separated and stored at multiple addresses in the memory, it contributes to effective use of memory and cost reduction, and the increase in used memory is minimized. It can be suppressed.
【図１】この発明の構成のブロック図である。FIG. 1 is a block diagram of the configuration of the present invention.
【図２】実施例における構成ブロック図である。FIG. 2 is a configuration block diagram in the embodiment.
【図３】実施例におけるメモリ使用説明図−１である。FIG. 3 is a memory usage explanatory diagram-1 in the embodiment.
【図４】実施例におけるメモリ使用説明図−２である。FIG. 4 is a memory usage explanatory diagram-2 in the embodiment.
【図５】従来におけるメモリ使用例の説明図である。FIG. 5 is an explanatory diagram of a conventional memory usage example.
１ データ入力手段 ２ 制御手段 ３ タイミング生成手段 ４ メモリ ５ データ処理手段 １１ 入力インターフェース １２ ＣＰＵ １３ タイミング・アドレス生成部 １４ ＲＡＭ １５ 多重化部 １６ ＲＯＭ 1 Data Input Means 2 Control Means 3 Timing Generation Means 4 Memory 5 Data Processing Means 11 Input Interface 12 CPU 13 Timing Address Generation Unit 14 RAM 15 Multiplexing Unit 16 ROM
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212819AJPH0660019A (en) | 1992-08-10 | 1992-08-10 | Data storage method |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212819AJPH0660019A (en) | 1992-08-10 | 1992-08-10 | Data storage method |
| Publication Number | Publication Date |
|---|---|
| JPH0660019Atrue JPH0660019A (en) | 1994-03-04 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4212819AWithdrawnJPH0660019A (en) | 1992-08-10 | 1992-08-10 | Data storage method |
| Country | Link |
|---|---|
| JP (1) | JPH0660019A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781948B2 (en) | 2005-02-17 | 2010-08-24 | Hamamatsu Photonics K.K. | Light source device including a gas discharge tube, a housing, and an insulating socket member |
| US7868526B2 (en) | 2005-02-17 | 2011-01-11 | Hamamatsu Photonics K. K. | Light source device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781948B2 (en) | 2005-02-17 | 2010-08-24 | Hamamatsu Photonics K.K. | Light source device including a gas discharge tube, a housing, and an insulating socket member |
| US7868526B2 (en) | 2005-02-17 | 2011-01-11 | Hamamatsu Photonics K. K. | Light source device |
| Publication | Publication Date | Title |
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| JPH02125349A (en) | Memory access system |
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed | Free format text:JAPANESE INTERMEDIATE CODE: A300 Effective date:19991102 |