【０００１】[0001]
【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション、オフィスコンピュータ等の情
報処理装置に用いられるバスを相互接続するバスブリッ
ジに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus bridge for interconnecting buses used in information processing devices such as personal computers, workstations and office computers.
【０００２】[0002]
【従来の技術】従来２本の同種または別種の情報処理装
置用バスを相互接続するバスブリッジであって、相互接
続する両方のバスのバスマスタ機能を有するものとして
は、例えばアイ・イー・イー・イー、ピー１０１４．
１、ドラフト０．８：フューチャーバスプラス／ブイ・
エム・イー６４ ブリッジ（１９９２年）第１７頁から
第２０頁及び第５６頁から第６５頁（ＩＥＥＥ Ｐ１０
１４．１／Ｄｒａｆｔ０．８ Ｆｕｔｕｒｅｂｕｓ＋／
ＶＭＥ６４ Ｂｒｉｄｇｅ（１９９２）ＰＰ１７−２０
／５６−６５）に記載されているフューチャーバスプラ
ス／ブイ・エム・イー６４ ブリッジが知られている。2. Description of the Related Art Conventionally, a bus bridge for interconnecting two buses for information processing devices of the same type or different types, which has a bus master function for both buses to be interconnected, is, for example, IEE. Yee, Pee 1014.
1, Draft 0.8: Future Bus Plus / Buoy
ME 64 Bridge (1992) pp. 17 to 20 and pp. 56 to 65 (IEEE P10
14.1 / Draft 0.8 Futurebus + /
VME64 Bridge (1992) PP17-20
/ 56-65) and the Futurebus Plus / VME 64 Bridge is known.
【０００３】またバスブリッジの具体的な回路構成につ
いては、例えば吉原博之「ＳＢｕｓシステムからＶＭＥ
ボードを活用する」；ＣＱ出版社「インターフェース」
１９９２年１月号；第１９０頁から第２００頁に記載さ
れているＳＢｕｓ／ＶＭＥバス変換アダプタの構成が知
られている。For a specific circuit configuration of the bus bridge, see, for example, Hiroyuki Yoshihara, “SBus system to VME.
Utilize the board "; CQ publisher" Interface "
The configuration of the SBus / VMEbus conversion adapter described in the January 1992 issue; page 190 to page 200 is known.
【０００４】[0004]
【発明が解決しようとする課題】上記従来技術は、相互
接続する各バスについてバス毎に転送バッファを持ち、
バス毎にフロー制御を行う構成になっている。このため
相互接続する両方のバスのバスマスタ機能、すなわちバ
スの使用権を獲得してバス上で転送を行なう機能を有す
る双方向バスブリッジを構成しようとすると、両方のバ
スの各々について独立な転送バッファを持つ必要があ
り、ハードウェア量が大きくなるという問題がある。The above-mentioned prior art has a transfer buffer for each bus to be interconnected,
The flow control is performed for each bus. Therefore, if an attempt is made to construct a bidirectional bus bridge having the bus master function of both buses to be interconnected, that is, the function of acquiring the right to use the bus and performing the transfer on the bus, an independent transfer buffer for each of the two buses is required. There is a problem that the amount of hardware becomes large.
【０００５】本発明の目的は、必要最小限のハードウェ
ア量で構成される双方向バスブリッジを与えることにあ
る。An object of the present invention is to provide a bidirectional bus bridge configured with a minimum required amount of hardware.
【０００６】[0006]
【課題を解決するための手段】本発明では上記の目的を
達成するため、書き込みと読み出しの各々についてそれ
ぞれ２系統の異なるパスを有するバッファを構成し、転
送バッファを両方のバスの転送について共通に使用でき
るようにし、両方のバスに対して共通の転送バッファの
みを用いて双方向バスブリッジを構成できるようにし
た。According to the present invention, in order to achieve the above object, a buffer having two different paths for each of writing and reading is constructed, and the transfer buffer is commonly used for the transfer of both buses. The bidirectional bus bridge can be configured using only the common transfer buffer for both buses.
【０００７】[0007]
【作用】一般に双方向バスブリッジにおいては、相互接
続する一方のバス上の転送のみについてＮ回の転送をバ
ッファリングできることと、相互接続するもう一方のバ
ス上の転送のみについてＭ回の転送をバッファリングで
きることが要求される。ここで、両方のバスに対する合
計ではＫ回の転送をバッファリングできることが要求さ
れるとすると、Ｎ・Ｍ・Ｋについては、Ｎ≦Ｋ、かつＭ
≦Ｋ、かつＫ≦Ｎ＋Ｍの関係があるが、多くの場合にお
いてＫ＜Ｎ＋Ｍとしてよい。これは、両方のバスに対す
る転送の合計のピーク値が、一般には、相互接続する各
々のバス上で転送の個別のピーク値の合計よりも小さい
としてよいことによる。In general, in a bidirectional bus bridge, it is possible to buffer N transfers for only the transfer on one of the interconnected buses, and to buffer M transfers for only the transfer on the other interconnected bus. It is required to be able to ring. If it is required that a total of K transfers can be buffered for both buses, N ≦ K and M for N · M · K.
There is a relation of ≦ K and K ≦ N + M, but in many cases K <N + M may be set. This is because the total peak value of transfers for both buses may generally be less than the sum of the individual peak values of transfers on each interconnecting bus.
【０００８】この場合上記従来技術では、相互接続する
一方のバスについてのＮ回分の転送バッファと、相互接
続するもう一方のバスについてのＭ回分の転送バッファ
の、合計（Ｎ＋Ｍ）回分の転送バッファが必要となる。
一方本発明によれば、両方のバスに対して共通のＫ回分
の転送バッファだけが必要となるので、Ｋ＜Ｎ＋Ｍであ
る場合において、転送バッファを小さくでき、必要最小
限のハードウェア量で双方向バスブリッジを構成するこ
とができる。In this case, in the above-mentioned conventional technique, there are a total of (N + M) transfer buffers of N transfer buffers for one interconnected bus and M transfer buffers for the other interconnected bus. Will be needed.
On the other hand, according to the present invention, only the K transfer buffers common to both buses are required. Therefore, in the case of K <N + M, the transfer buffer can be made small, and both can be performed with the minimum required hardware amount. A directional bus bridge can be configured.
【０００９】[0009]
【実施例】以下本発明の一実施例を図１から図３によっ
て説明する。図１は本発明によるバスブリッジ中の１個
の転送バッファの構成例を示す回路構成図、図２は本発
明による双方向バスブリッジの構成例を示すブロック
図、図３は本発明によるバスブリッジ中のシーケンサの
動作シーケンスの例を示すフローチャートである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. 1 is a circuit configuration diagram showing a configuration example of one transfer buffer in a bus bridge according to the present invention, FIG. 2 is a block diagram showing a configuration example of a bidirectional bus bridge according to the present invention, and FIG. 3 is a bus bridge according to the present invention. It is a flow chart which shows the example of the operation sequence of the inside sequencer.
【００１０】図１において、１１はセレクタ、１２はセ
レクトデコーダ、１３はデータセレクタ、１４はＡＮＤ
ゲート、１５はデータラッチ、１６は４ｔｏ１データセ
レクタ、１０１及び１０２は２系統の書き込みタイミン
グ信号、１０３及び１０４は２系統の書き込みラッチア
ドレス、１０５及び１０６は２系統の入力データ、１０
７及び１０８は２系統の読み出しラッチアドレス、１０
９及び１１０は２系統の出力データ、１１１は入力系統
選択信号である。In FIG. 1, 11 is a selector, 12 is a select decoder, 13 is a data selector, and 14 is an AND.
A gate, 15 is a data latch, 16 is a 4to1 data selector, 101 and 102 are two-system write timing signals, 103 and 104 are two-system write latch addresses, and 105 and 106 are two-system input data.
7 and 108 are two read latch addresses, 10
Reference numerals 9 and 110 are output data of two systems, and 111 is an input system selection signal.
【００１１】図１は本発明によるバスブリッジ中の１個
の転送バッファの構成例を示す回路構成図であり、書き
込みと読み出しの各々についてそれぞれ２系統の異なる
パスを有する転送バッファの回路構成例を示している。
本実施例ではデータバスの幅を３２ビット、転送バッフ
ァの大きさを３２ビット×４段構成の１６バイトとし、
３２ビット×４回のバースト転送に対応した構成として
いる。但し本発明は１個の転送バッファの大きさには無
関係に適用できる。FIG. 1 is a circuit configuration diagram showing a configuration example of one transfer buffer in a bus bridge according to the present invention, and a circuit configuration example of a transfer buffer having two different paths for each of writing and reading. Shows.
In this embodiment, the width of the data bus is 32 bits, and the size of the transfer buffer is 32 bits × 16 bytes of 4 stages.
It is configured to support burst transfer of 32 bits × 4 times. However, the present invention can be applied regardless of the size of one transfer buffer.
【００１２】図１では転送バッファの入力側には、２系
統の書き込みタイミング信号１０１及び１０２、２系統
の書き込みラッチアドレス１０３及び１０４、及び２系
統の入力データ１０５及び１０６が入力され、入力系統
選択信号１１１によって選択されるようになっている。
セレクタ１１では書き込みタイミング信号が入力系統選
択信号１１１によって選択されて、信号１１２として４
個のＡＮＤゲート１４に送られる。セレクトデコーダ１
２では２ビットの書き込みラッチアドレスが入力系統選
択信号１１１によって選択され、さらにデコードされて
４本の書き込みラッチ選択信号１１３として４個のＡＮ
Ｄゲート１４に１本ずつ送られる。データセレクタ１３
では３２ビットの入力データが入力系統選択信号１１１
によって選択され、データ信号１１４として４個の３２
ビットデータラッチ１５に送られる。転送バッファへの
データの書き込みは、入力系統選択信号１１１によって
選択された系統から書き込みタイミング信号、書き込み
ラッチアドレス、及び入力データが入力されることによ
って行なわれる。３２ビット×４回のバースト転送に対
応した書き込みを行なう場合、書き込みラッチアドレス
及び入力データを切り替えながら書き込みタイミング信
号を４回発生する。これにより、４個のＡＮＤゲート１
４から信号１１５が書き込みクロックとして、４個の３
２ビットデータラッチ１５に各々１回ずつ送られ、デー
タ信号１１４が４個の３２ビットデータラッチ１５に各
々１回ずつ書き込まれ、転送バッファへのデータの書き
込みが行なわれる。In FIG. 1, two lines of write timing signals 101 and 102, two lines of write latch addresses 103 and 104, and two lines of input data 105 and 106 are input to the input side of the transfer buffer to select an input line. The signal 111 is selected.
In the selector 11, the write timing signal is selected by the input system selection signal 111, and the signal 112
It is sent to each AND gate 14. Select decoder 1
In 2, a 2-bit write latch address is selected by the input system selection signal 111 and further decoded to obtain four ANs as four write latch selection signals 113.
It is sent to the D gate 14 one by one. Data selector 13
32-bit input data is input system selection signal 111
4 32 selected as data signals 114
It is sent to the bit data latch 15. Writing of data to the transfer buffer is performed by inputting a write timing signal, a write latch address, and input data from the system selected by the input system selection signal 111. When performing writing corresponding to 32 bits × 4 burst transfers, the write timing signal is generated four times while switching the write latch address and the input data. As a result, four AND gates 1
4 from the signal 115 as the write clock, 4
The data signal 114 is sent to the 2-bit data latch 15 once, respectively, and the data signal 114 is written to the four 32-bit data latches 15 once, respectively, and data is written to the transfer buffer.
【００１３】転送バッファの出力側には２個の４ｔｏ１
データセレクタ１６があり、各々が４個の３２ビットデ
ータラッチ１５のデータ１１６から、３２ビットの出力
データを選択できるようになっている。２個の４ｔｏ１
データセレクタ１６には２系統の読み出しラッチアドレ
ス１０７及び１０８が入力され、２系統の出力データ１
０９及び１１０が選択される。３２ビット×４回のバー
スト転送に対応した読み出しを行なう場合、読み出しラ
ッチアドレスを４回切り替えれば、出力データが４回切
り替わり、転送バッファからのデータの読み出しが行な
われる。Two 4to1 are provided on the output side of the transfer buffer.
There is a data selector 16, and each can select 32-bit output data from the data 116 of the four 32-bit data latches 15. Two 4to1
The two read latch addresses 107 and 108 are input to the data selector 16, and the two output data 1
09 and 110 are selected. When performing reading corresponding to 32 bits × 4 burst transfers, if the read latch address is switched four times, the output data is switched four times and the data is read from the transfer buffer.
【００１４】図２は、図１の転送バッファを２個用い
た、本発明による双方向バスブリッジの構成を示すハー
ドウェアブロック図である。図２において、２１及び２
２はブリッジする２本のバスに接続するバスインタフェ
ース回路、２３及び２４は２個の図１で示した転送バッ
ファ、２５及び２６はデータセレクタ、２７はバスブリ
ッジの動作を制御するシーケンサ、２０１及び２０２は
ブリッジする２本のバス、２０３及び２０４は２系統の
書き込みタイミング信号、書き込みラッチアドレス、及
び入力データ、２０５及び２０６は２系統の読み出しラ
ッチアドレス、２０７及び２０８はバスインタフェース
回路２１及び２２からシーケンサ２７へのシーケンス指
示信号線、２０９及び２１０はシーケンサ２７からバス
インタフェース回路２１及び２２へのシーケンス指示信
号線、２１１及び２１２はシーケンサ２７からデータセ
レクタ２５及び２６への選択信号、２１３及び２１４は
転送バッファ２３からの２系統の出力データ、２１５及
び２１６は転送バッファ２４からの２系統の出力デー
タ、２１７及び２１８はシーケンサ２７から転送バッフ
ァ２３及び２４への入力系統選択信号である。FIG. 2 is a hardware block diagram showing the configuration of the bidirectional bus bridge according to the present invention, which uses the two transfer buffers of FIG. In FIG. 2, 21 and 2
2 is a bus interface circuit connected to two buses for bridging, 23 and 24 are the two transfer buffers shown in FIG. 1, 25 and 26 are data selectors, 27 is a sequencer for controlling the operation of the bus bridge, 201 and Reference numeral 202 designates two buses for bridging, reference numerals 203 and 204 designate two systems of write timing signals, write latch addresses and input data, 205 and 206 designate two systems of read latch addresses, and 207 and 208 designate bus interface circuits 21 and 22. Sequence instruction signal lines to the sequencer 27, 209 and 210 are sequence instruction signal lines from the sequencer 27 to the bus interface circuits 21 and 22, 211 and 212 are selection signals from the sequencer 27 to the data selectors 25 and 26, 213 and 214 are Transfer buffer 23 Output data of the two systems al, 215 and 216 output data of two systems from the transfer buffer 24, 217 and 218 are input channel selection signal from the sequencer 27 to the transfer buffer 23, and 24.
【００１５】図２において、バスインタフェース回路２
１及び２２はブリッジする２本のバス２０１及び２０２
に対する一般的なバスインタフェース回路であり、上記
従来技術等で開示されている回路または市販のバスイン
タフェース用ＬＳＩ等を用いて構成することができる。
またシーケンサ２７は一般的なオートマトンシーケンサ
であり、マイクロプロセッサとマイクロプログラムＲＯ
Ｍの組合せ、またはカスタム論理回路等によって構成さ
れる。シーケンサ２７の動作とシーケンス指示信号（２
０７・２０８・２０９・２１０）については、図３によ
り後述する。In FIG. 2, the bus interface circuit 2
1 and 22 are two buses 201 and 202 that bridge
This is a general bus interface circuit for the above, and can be configured using the circuit disclosed in the above-mentioned prior art or the like or a commercially available bus interface LSI or the like.
The sequencer 27 is a general automaton sequencer, and includes a microprocessor and a microprogram RO.
It is configured by a combination of M or a custom logic circuit. The operation of the sequencer 27 and the sequence instruction signal (2
07.208.209.210) will be described later with reference to FIG.
【００１６】図２では、バスインタフェース回路２１及
び２２は、各々接続するバス２０１及び２０２からブリ
ッジを渡る転送の要求を受けた場合、及びシーケンサ２
７からシーケンス指示信号（２０９・２１０）によりバ
ス２０１及び２０２への転送の要求を受けた場合、シー
ケンサ２７とシーケンス指示信号（２０７・２０８・２
０９・２１０）の送受を行いながら、転送バッファに対
して書き込みまたは読み出しを行う。In FIG. 2, the bus interface circuits 21 and 22 receive the transfer request across the bridge from the connected buses 201 and 202, respectively, and the sequencer 2
7 receives a request for transfer to the buses 201 and 202 from the sequence instruction signal (209, 210), the sequencer 27 and the sequence instruction signal (207, 208.2)
09.210) is transmitted / received, and writing / reading is performed with respect to the transfer buffer.
【００１７】書き込みを行う場合には、転送バッファに
対して書き込みタイミング信号、書き込みラッチアドレ
ス、及び入力データ（２０３・２０４）することによ
り、図１により前述した動作により転送バッファへの書
き込みが行われる。この場合２個の転送バッファのいず
れに書き込むかは、シーケンサ２７によって、転送バッ
ファ２３及び２４への入力系統選択信号２１７及び２１
８を操作することによって決定される。In the case of writing, the write timing signal, the write latch address, and the input data (203, 204) are applied to the transfer buffer, so that the operation described above with reference to FIG. 1 is performed. . In this case, which of the two transfer buffers is to be written is determined by the sequencer 27 as the input system selection signals 217 and 21 to the transfer buffers 23 and 24.
It is determined by operating 8.
【００１８】読み出しを行う場合には、転送バッファに
対して読み出しラッチアドレス（２０５及び２０６）を
出力してすることにより、図１により前述した動作によ
り転送バッファからの読み出しが行われる。転送バッフ
ァ２３及び２４からの出力データ（２１３・２１４・２
１５・２１６）はデータセレクタ２５及び２６に送られ
る。２個の転送バッファのいずれから読み出すかが、シ
ーケンサ２７からデータセレクタへの選択信号（２１１
・２１２）によって選択され、選択された出力データが
読み出しデータ（２１９・２２０）としてバスインタフ
ェース回路に出力される。When reading is performed, the read latch address (205 and 206) is output to the transfer buffer so that the read operation from the transfer buffer is performed by the operation described above with reference to FIG. Output data from the transfer buffers 23 and 24 (213.214.2)
15.216) are sent to the data selectors 25 and 26. Which of the two transfer buffers to read from determines whether the sequencer 27 sends a selection signal (211) to the data selector.
212), and the selected output data is output to the bus interface circuit as read data (219/220).
【００１９】以下図３により、シーケンサ２７の動作と
シーケンス指示信号（２０７・２０８・２０９・２１
０）について述べる。The operation of the sequencer 27 and the sequence instruction signal (207, 208, 209, 21) will be described below with reference to FIG.
0) will be described.
【００２０】本実施例では、バスインタフェース回路２
１及び２２からシーケンサ２７へのシーケンス指示信号
（２０７・２０８）として、ブリッジを渡る転送の要求
（ＲＱ＿ＩＮ）、転送種別の通知（ＲＥＡＤ）、ＲＱ＿
ＩＮで要求した転送の終了（ＩＮ＿ＥＮＤ）、及びシー
ケンサから要求された転送の終了（ＯＵＴ＿ＥＮＤ）が
あり、またシーケンサ２７からバスインタフェース回路
２１及び２２へのシーケンス指示信号（２０９・２１
０）として、ＲＱ＿ＩＮに対する転送許可（ＡＫ＿Ｉ
Ｎ）、ＲＱ＿ＩＮに対するビジー応答（ＢＵＳＹ）、リ
ード転送の要求に対する転送準備完了（ＲＤ＿ＲＤ
Ｙ）、ライト転送の要求に対する転送準備完了（ＷＴ＿
ＲＤＹ）、シーケンサからのリード転送要求（ＲＤ＿Ｏ
ＵＴ）、及びシーケンサからのライト転送要求（ＷＴ＿
ＯＵＴ）がある。またシーケンサは、各転送バッファに
ついて、使用中か空いているかを示す内部ステータスを
保持している。また本実施例において、図２はブリッジ
する２本のバス２０１及び２０２に対して対称になって
いるが、図３では２本のバス２０１及び２０２のうち任
意の一方をバスＡ、対する他方をバスＢと呼ぶ。In this embodiment, the bus interface circuit 2
As a sequence instruction signal (207, 208) from 1 and 22 to the sequencer 27, a transfer request (RQ_IN) across the bridge, transfer type notification (READ), RQ_
There is an end of transfer requested by IN (IN_END) and an end of transfer requested by the sequencer (OUT_END), and a sequence instruction signal (209 · 21) from the sequencer 27 to the bus interface circuits 21 and 22.
0), transfer permission (AK_I
N), busy response to RQ_IN (BUSY), transfer ready for read transfer request (RD_RD
Y), transfer ready for the write transfer request (WT_
RDY), read transfer request from sequencer (RD_O
UT) and a write transfer request from the sequencer (WT_
OUT). The sequencer also holds an internal status indicating whether each transfer buffer is in use or free. Further, in the present embodiment, FIG. 2 is symmetrical with respect to the two buses 201 and 202 that bridge, but in FIG. 3, one of the two buses 201 and 202 is a bus A and the other one is a bus A. Called bus B.
【００２１】図３は、バスＡからのブリッジを渡る転送
の要求（ＲＱ＿ＩＮ＿Ａ）があった場合のシーケンサの
動作を示している。シーケンサはバスＡに接続するバス
インタフェース回路からＲＱ＿ＩＮ＿Ａを受信（３０
１）すると、まず空いている転送バッファがある（ＢＵ
Ｆ＿ＡＶＬ）かどうかを確認（３０２）する。空きが無
い場合にはＲＱ＿ＩＮ＿Ａに対してＢＵＳＹを返し（３
０３）、ＢＵＳＹを受信したバスインタフェース回路は
フロー制御（Ｆ＿ＣＮＴＬ）を行ない（３０４）、再び
ＲＱ＿ＩＮ＿Ａを発行（３０１）する。FIG. 3 shows the operation of the sequencer when there is a transfer request (RQ_IN_A) from the bus A across the bridge. The sequencer receives RQ_IN_A from the bus interface circuit connected to the bus A (30
1) Then, first, there is a free transfer buffer (BU
It is confirmed (302) whether it is F_AVL). If there is no space, BUSY is returned to RQ_IN_A (3
03), the bus interface circuit that receives BUSY performs flow control (F_CNTL) (304) and issues RQ_IN_A again (301).
【００２２】バスインタフェース回路のフロー制御の方
式としては、バスインタフェース回路が内部に転送キュ
ーを有しておりキュー内に転送要求を保留する方式、バ
スインタフェース回路が接続するバスの転送プロトコル
としてリトライ要求機能をサポートしておりリトライ要
求を行う方式、及びバスインタフェース回路が接続する
バスのアービトレーション機能を有しておりアービトレ
ーション機能によってバス上の転送を抑制する方式等が
知られている。但し本発明はフロー制御の方式によらず
適用することができる。The flow control method of the bus interface circuit includes a method in which the bus interface circuit has an internal transfer queue and holds a transfer request in the queue, and a retry request as a transfer protocol of a bus connected to the bus interface circuit. There are known a method of supporting a function and requesting a retry, a method of having an arbitration function of a bus connected to a bus interface circuit and suppressing transfer on the bus by the arbitration function, and the like. However, the present invention can be applied regardless of the flow control method.
【００２３】判断３０２において空いている転送バッフ
ァがある場合には、シーケンサは空いている転送バッフ
ァの一つをＲＱ＿ＩＮ＿Ａ用に割り当て（ＢＵＦ＿ＲＳ
Ｖ）、該転送バッファの内部ステータスを使用中にし
（３０５）、ＲＱ＿ＩＮ＿Ａに対して転送許可（ＡＫ＿
ＩＮ＿Ａ）を返す（３０６）。ＡＫ＿ＩＮ＿Ａを受けた
バスインタフェース回路はＲＥＡＤ信号による転送種別
の通知を行なう（３０７）。If there is a free transfer buffer in decision 302, the sequencer allocates one of the free transfer buffers for RQ_IN_A (BUF_RS
V), makes the internal status of the transfer buffer in use (305), and permits transfer to RQ_IN_A (AK_IN).
IN_A) is returned (306). The bus interface circuit receiving AK_IN_A notifies the transfer type by the READ signal (307).
【００２４】シーケンサは通知された転送種別がリード
の場合、割り当てた転送バッファへの入力系統選択信号
とバスＡに接続するバスインタフェース回路にデータを
出力するデータセレクタへの選択信号を操作して、該転
送バッファの入力をバスＢ側、出力をバスＡ側に設定
（ＢＵＦ＿ＢＩＮ）し（３０８）、バスＢに接続するバ
スインタフェース回路に対してリード転送要求（ＲＤ＿
ＯＵＴ＿Ｂ）を発行する（３０９）。When the notified transfer type is read, the sequencer operates the input system selection signal to the allocated transfer buffer and the selection signal to the data selector which outputs the data to the bus interface circuit connected to the bus A, The input of the transfer buffer is set to the bus B side and the output is set to the bus A side (BUF_BIN) (308), and a read transfer request (RD__) is issued to the bus interface circuit connected to the bus B.
OUT_B) is issued (309).
【００２５】バスＢに接続するバスインタフェース回路
はバスＢへのリード転送を行ない、該転送バッファへの
リードデータの書き込み（Ｂ＿ＤＴ＿ＢＵＦ）を行なう
（３１０）。バスＢへのリード転送が終了すると、バス
インタフェース回路はシーケンサから要求された転送の
終了（ＯＵＴ＿ＥＮＤ＿Ｂ）を発行（３１１）し、シー
ケンサはこれを受けてバスＡに接続するバスインタフェ
ース回路にリード転送の要求に対する転送準備完了（Ｒ
Ｄ＿ＲＤＹ＿Ａ）を発行（３１２）する。The bus interface circuit connected to the bus B performs read transfer to the bus B and writes read data to the transfer buffer (B_DT_BUF) (310). When the read transfer to the bus B is completed, the bus interface circuit issues (311) the transfer completion (OUT_END_B) requested by the sequencer, and the sequencer receives this and transfers the read transfer to the bus interface circuit connected to the bus A. Ready to transfer to request (R
D_RDY_A) is issued (312).
【００２６】バスＡに接続するバスインタフェース回路
はＲＤ＿ＲＤＹ＿Ａを受信すると、該転送バッファから
バスＡへのデータの読み出し（ＢＵＦ＿ＤＴ＿Ａ）を行
ない（３１３）、バスＡへのリード転送が終了するとＲ
Ｑ＿ＩＮで要求した転送の終了（ＩＮ＿ＥＮＤ＿Ａ）を
発行（３１４）する。シーケンサはこれを受けて、該転
送バッファの内部ステータスを空き（ＢＵＦ＿ＲＬＳ）
にし（３１５）、転送処理を終了する。When the bus interface circuit connected to the bus A receives RD_RDY_A, it reads data from the transfer buffer to the bus A (BUF_DT_A) (313), and when the read transfer to the bus A is completed, R is performed.
The end of the transfer requested by Q_IN (IN_END_A) is issued (314). Upon receiving this, the sequencer frees the internal status of the transfer buffer (BUF_RLS).
(315), and the transfer process ends.
【００２７】判断３０７において通知された転送種別が
ライトの場合、シーケンサは割り当てた転送バッファへ
の入力系統選択信号とバスＢに接続するバスインタフェ
ース回路にデータを出力するデータセレクタへの選択信
号を操作して、該転送バッファの入力をバスＡ側、出力
をバスＢ側に設定（ＢＵＦ＿ＡＩＮ）し（３１６）、バ
スＡに接続するバスインタフェース回路にライト転送の
要求に対する転送準備完了（ＷＴ＿ＲＤＹ＿Ａ）を発行
（３１７）する。When the transfer type notified in the judgment 307 is write, the sequencer operates the input system selection signal to the allocated transfer buffer and the selection signal to the data selector which outputs the data to the bus interface circuit connected to the bus B. Then, the input of the transfer buffer is set to the bus A side and the output is set to the bus B side (BUF_AIN) (316), and the transfer preparation completion (WT_RDY_A) for the write transfer request is issued to the bus interface circuit connected to the bus A. (317)
【００２８】バスＡに接続するバスインタフェース回路
はＷＴ＿ＲＤＹ＿Ａを受けてバスＡのライト転送を行な
い、転送バッファへのライトデータの書き込み（Ａ＿Ｄ
Ｔ＿ＢＵＦ）を行なう（３１８）。バスＡのライト転送
が終了すると、バスインタフェース回路はＲＱ＿ＩＮで
要求した転送の終了（ＩＮ＿ＥＮＤ＿Ａ）を発行（３１
９）する。シーケンサはこれを受けて、バスＢに接続す
るバスインタフェース回路に対してライト転送要求（Ｗ
Ｔ＿ＯＵＴ＿Ｂ）を発行する（３２０）。The bus interface circuit connected to the bus A receives the WT_RDY_A, performs the write transfer of the bus A, and writes the write data to the transfer buffer (A_D
T_BUF) is performed (318). When the write transfer on the bus A is completed, the bus interface circuit issues the transfer end (IN_END_A) requested by RQ_IN (31
9) Do. In response to this, the sequencer receives a write transfer request (W
T_OUT_B) is issued (320).
【００２９】バスＢに接続するバスインタフェース回路
はバスＢへのライト転送を行ない、該転送バッファから
ライトデータの読み出し（ＢＵＦ＿ＤＴ＿Ｂ）を行なう
（３２１）。バスＢへのライト転送が終了すると、バス
インタフェース回路はシーケンサから要求された転送の
終了（ＯＵＴ＿ＥＮＤ＿Ｂ）を発行（３２２）し、シー
ケンサはこれを受けて、該転送バッファの内部ステータ
スを空き（ＢＵＦ＿ＲＬＳ）にし（３２３）、転送処理
を終了する。The bus interface circuit connected to the bus B performs write transfer to the bus B and reads write data from the transfer buffer (BUF_DT_B) (321). Upon completion of the write transfer to the bus B, the bus interface circuit issues (322) the end of the transfer requested by the sequencer (OUT_END_B), and the sequencer receives this and frees the internal status of the transfer buffer (BUF_RLS). (323), and the transfer process ends.
【００３０】シーケンサ２５は、上記のシーケンスにつ
いて転送バッファのみを必要な資源としており、かつ複
数の転送バッファを並列に制御することができるので、
上記のシーケンスについて再入可能であり、これにより
双方向バスブリッジの動作シーケンスを実現できること
がわかる。、また、同一のバスからの複数の連続する転
送要求についても再入可能なので、相互接続する一方ま
たは両方のバスの転送プロトコルとしてスプリット転送
をサポートできることがわかる。Since the sequencer 25 uses only the transfer buffer as a necessary resource for the above sequence and can control a plurality of transfer buffers in parallel,
It can be seen that the above sequence is re-entrant, which allows the operation sequence of the bidirectional bus bridge to be realized. Also, since it is possible to re-enter a plurality of consecutive transfer requests from the same bus, it can be seen that split transfer can be supported as a transfer protocol for one or both buses that are interconnected.
【００３１】以上より本発明によれば、相互接続する両
方のバスに対して共通の転送バッファのみを用いて双方
向バスブリッジを構成できる。As described above, according to the present invention, a bidirectional bus bridge can be constructed by using only a common transfer buffer for both buses connected to each other.
【００３２】[0032]
【発明の効果】本発明によれば、相互接続する両方のバ
スに対して共通の転送バッファのみを用いて双方向バス
ブリッジを構成できるので、必要最小限のハードウェア
量で双方向バスブリッジを構成することができる。According to the present invention, since a bidirectional bus bridge can be constructed by using only a common transfer buffer for both buses connected to each other, the bidirectional bus bridge can be constructed with a minimum required amount of hardware. Can be configured.
【図１】本発明における転送バッファの回路構成図であ
る。FIG. 1 is a circuit configuration diagram of a transfer buffer according to the present invention.
【図２】本発明による双方向バスブリッジの構成ブロッ
ク図である。FIG. 2 is a configuration block diagram of a bidirectional bus bridge according to the present invention.
【図３】本発明におけるシーケンサの動作フローチャー
トである。FIG. 3 is an operation flowchart of a sequencer according to the present invention.
１１…セレクタ、 １２…セレクトデコーダ、 １３…データセレクタ、 １４…ＡＮＤゲート、 １５…データラッチ、 １６…４ｔｏ１データセレクタ、 １０１及び１０２…書き込みタイミング信号、 １０３及び１０４…書き込みラッチアドレス、 １０５及び１０６…入力データ、 １０７及び１０８…読み出しラッチアドレス、 １０９及び１１０…出力データ、 １１１…入力系統選択信号、 ２１及び２２…バスインタフェース回路、 ２３及び２４…転送バッファ、 ２５及び２６…データセレクタ、 ２７…シーケンサ、 ２０１及び２０２…バス。 11 ... Selector, 12 ... Select decoder, 13 ... Data selector, 14 ... AND gate, 15 ... Data latch, 16 ... 4to1 data selector, 101 and 102 ... Write timing signal, 103 and 104 ... Write latch address, 105 and 106 ... Input data, 107 and 108 ... Read latch address, 109 and 110 ... Output data, 111 ... Input system selection signal, 21 and 22 ... Bus interface circuit, 23 and 24 ... Transfer buffer, 25 and 26 ... Data selector, 27 ... Sequencer , 201 and 202 ... Bus.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠崎 雅継 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム設計開発セン タ内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masatsugu Shinozaki 810 Shimoimazumi, Ebina City, Kanagawa Prefecture Hitachi Office System Design and Development Center
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190599AJPH0637768A (en) | 1992-07-17 | 1992-07-17 | Bus bridge for information processing unit |
| Application Number | Priority Date | Filing Date | Title |
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| JP4190599AJPH0637768A (en) | 1992-07-17 | 1992-07-17 | Bus bridge for information processing unit |
| Publication Number | Publication Date |
|---|---|
| JPH0637768Atrue JPH0637768A (en) | 1994-02-10 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190599APendingJPH0637768A (en) | 1992-07-17 | 1992-07-17 | Bus bridge for information processing unit |
| Country | Link |
|---|---|
| JP (1) | JPH0637768A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996022571A1 (en)* | 1995-01-20 | 1996-07-25 | Intel Corporation | Bus bridge circuit and method using snoop ahead operations |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996022571A1 (en)* | 1995-01-20 | 1996-07-25 | Intel Corporation | Bus bridge circuit and method using snoop ahead operations |
| US5630094A (en)* | 1995-01-20 | 1997-05-13 | Intel Corporation | Integrated bus bridge and memory controller that enables data streaming to a shared memory of a computer system using snoop ahead transactions |
| US6115796A (en)* | 1995-01-20 | 2000-09-05 | Intel Corporation | Integrated bus bridge and memory controller that enables data streaming to a shared memory of a computer system using snoop ahead transactions |
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