JPH06350435A - Power down circuit - Google Patents

Abstract

Translated fromJapanese

(57)【要約】【目的】 回路の例えばデータ処理等の動作時にデータ
処理に無関係な回路をパワーダウンし、装置を大幅に低
電力化する。【構成】 論理回路全体を各論理ブロック１２1 〜１２
3 に分割すると共に、分割された各論理ブロックに対し
個別にパワーダウン制御が行えるように高しきい値トラ
ンジスタのオン・オフを、シーケンサ１１及び各制御回
路１３1 〜１３3で制御する。この結果データ処理に不
要なブロックを選択的にパワーダウンさせることがで
き、回路動作に影響を与えずに装置の大幅な低電力化が
可能となる。(57) [Abstract] [Purpose] Powering down a circuit unrelated to data processing at the time of operation of the circuit, for example, data processing, thereby significantly reducing the power consumption of the device. [Structure] The entire logic circuit is composed of logic blocks 121 to 12
The sequencer 11 and the control circuits 131 to 133 control ON / OFF of the high-threshold transistors so that the divided logic blocks can be individually powered down. As a result, blocks unnecessary for data processing can be selectively powered down, and the power consumption of the device can be significantly reduced without affecting the circuit operation.

Description

Translated fromJapanese

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、低しきい値と高しきい
値の２つのレベルのしきい値を有したトランジスタによ
り構成される多しきい値ＣＭＯＳ論理回路を低消費電力
化するためのパワーダウン回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is intended to reduce the power consumption of a multi-threshold CMOS logic circuit composed of transistors having two threshold levels, a low threshold value and a high threshold value. Power down circuit.

【０００２】[0002]

【従来の技術】一般に携帯機器の多くは電池により駆動
されるようになってきており、このような携帯機器の小
型化・長寿命化のためには携帯機器に内蔵されるＬＳＩ
（大規模集積回路）の低電力化が大きな技術的課題とな
っている。ＣＭＯＳのＬＳＩでは、ＬＳＩ内の全容量を
Ｃ、動作速度をｆ、電源電圧をＶとした場合、消費電力
Ｐは、次式で定められる。 Ｐ＝ｆ・Ｃ・Ｖ² （１）2. Description of the Related Art Generally, many portable devices have been driven by batteries, and in order to reduce the size and extend the life of such portable devices, an LSI incorporated in the portable device is used.
Reducing the power consumption of (large-scale integrated circuits) has become a major technical issue. In a CMOS LSI, the power consumption P is defined by the following equation, where C is the total capacity of the LSI, f is the operating speed, and V is the power supply voltage. P = f · C · V² (1)

【０００３】したがって、電源電圧を低減させることは
ＬＳＩの低電力化に大きな効果がある。しかし、電源電
圧の低下により動作速度は低下する。この問題を解決す
る回路として、ＰＭＯＳとＮＭＯＳの各々のトランジス
タに対して低しきい値と高しきい値の２つのレベルのし
きい値を有し、通常の論理回路部分を低しきい値のトラ
ンジスタで構成しこの電源端子に直列に高しきい値のト
ランジスタを接続すると共に、この高しきい値のトラン
ジスタをオフすることにより上記論理回路部分のパワー
ダウンを行う多しきい値ＣＭＯＳ論理回路（ＭＴ−ＣＭ
ＯＳ回路）が提案されている。Therefore, reducing the power supply voltage is very effective in reducing the power consumption of the LSI. However, the operating speed decreases due to the decrease in the power supply voltage. As a circuit for solving this problem, each of the PMOS and NMOS transistors has a threshold value of two levels, a low threshold value and a high threshold value. A multi-threshold CMOS logic circuit which is composed of a transistor and which connects a high-threshold transistor in series to this power supply terminal and turns off the high-threshold transistor to power down the logic circuit portion ( MT-CM
OS circuit) has been proposed.

【０００４】図４は、このような多しきい値ＣＭＯＳ論
理回路の基本構成を示すブロック図である。同図におい
て、２１1 〜２１N は論理回路、２２，２３は電源、２
４，２５はパワーダウン制御信号を示している。ここ
で、論理回路２１1 〜２１N は、低しきい値トランジス
タで構成され、データ処理は全てこの論理回路で行われ
るようにこの論理回路全体１４が１つのブロックとして
構成される。この回路ブロック内の電源線は共通に結線
され、図４に示されるように、高しきい値トランジスタ
Ｑ１，Ｑ２を介しそれぞれ電源（ＶＤＤ）２２及び接地
（ＧＮＤ）２３に接続される。FIG. 4 is a block diagram showing the basic structure of such a multi-threshold CMOS logic circuit. In the figure, 211 to 21N are logic circuits, 22 and 23 are power supplies, 2
Reference numerals 4 and 25 denote power down control signals. Here, the logic circuits 211 to 21N are composed of low-threshold transistors, and the entire logic circuit 14 is structured as one block so that all data processing is performed by this logic circuit. The power supply lines in this circuit block are commonly connected and, as shown in FIG. 4, connected to a power supply (VDD) 22 and a ground (GND) 23 via high threshold transistors Q1 and Q2, respectively.

【０００５】なお、本構成では、低しきい値トランジス
タからなる論理回路は、低電源電圧でも高速で動作す
る。しかし、低しきい値化することによりトランジスタ
のリーク電流が大幅に増加し、非動作時においても電力
を消費するようになる。この非動作時の電力消費を防止
するために回路ブロックと直列に接続された高しきい値
トランジスタを電源端子２４，２５の制御によりオフし
て非動作時の低しきい値回路ブロックのリーク電流を防
止する。これにより回路動作の速度を低下させることな
く回路の電源を低電圧化することができる。In this configuration, the logic circuit composed of low threshold transistors operates at high speed even with a low power supply voltage. However, the lowering of the threshold value significantly increases the leak current of the transistor and consumes power even when the device is not operating. In order to prevent the power consumption during non-operation, the high-threshold transistor connected in series with the circuit block is turned off by controlling the power supply terminals 24 and 25, and the leakage current of the low-threshold circuit block during non-operation is turned off. Prevent. As a result, it is possible to reduce the voltage of the power supply of the circuit without reducing the speed of the circuit operation.

【０００６】[0006]

【発明が解決しようとする課題】しかし、このような回
路構成では、動作時、即ちデータ処理時には論理回路全
体が動作し、この結果、データ処理に無関係な回路まで
も動作してしまうことから、装置をより一層低電力化で
きない欠点があった。However, in such a circuit configuration, the entire logic circuit operates during operation, that is, during data processing, and as a result, even circuits unrelated to data processing operate. There is a drawback that the power consumption of the device cannot be further reduced.

【０００７】したがって本発明は、回路の動作時にデー
タ処理に無関係な回路を選択的にパワーダウンし、装置
を大幅に低電力化することを目的とする。Therefore, it is an object of the present invention to selectively power down a circuit unrelated to data processing during the operation of the circuit to significantly reduce the power consumption of the device.

【０００８】[0008]

【課題を解決するための手段】このような課題を解決す
るために本発明は、低しきい値の各トランジスタからな
る論理回路が分割された複数の論理回路ブロックと、分
割された論理回路ブロックに直列に接続されこの論理回
路ブロックに対し電源供給を行う高しきい値を有するト
ランジスタと、高しきい値を有するトランジスタに接続
されこのトランジスタのオンオフを制御する制御回路と
を設けたものである。In order to solve such a problem, the present invention is directed to a plurality of logic circuit blocks into which a logic circuit composed of low threshold transistors is divided, and a divided logic circuit block. A transistor having a high threshold value which is connected in series to the logic circuit block to supply power to the logic circuit block, and a control circuit which is connected to the transistor having a high threshold value and controls ON / OFF of the transistor. .

【０００９】[0009]

【作用】分割された各論理回路ブロックの電源供給制御
を行う各制御回路は選択的に制御され、したがって各論
理回路ブロックのパワーダウンは選択的に行われる。こ
の結果、論理回路の例えばデータ処理等の動作時には、
データ処理に不要な論理回路ブロックを選択的にパワー
ダウンさせることが可能になり、回路動作に影響を与え
ずに装置の大幅な低電力化が可能となる。The respective control circuits for controlling the power supply to the respective divided logic circuit blocks are selectively controlled, so that the power down of the respective logic circuit blocks is selectively performed. As a result, during operation of the logic circuit, such as data processing,
It is possible to selectively power down the logic circuit blocks unnecessary for data processing, and it is possible to significantly reduce the power consumption of the device without affecting the circuit operation.

【００１０】[0010]

【実施例】以下、本発明について図面を参照して説明す
る。図１は、本発明に係るパワーダウン回路の一実施例
を示すブロック構成図である。同図において、１１はパ
ワーダウン信号を発生するシーケンス制御回路ブロック
（シーケンサ）、１２1 〜１２3 は論理回路ブロック、
１４1 〜１４3 は実際の動作を行う論理組合せ回路（低
しきい値ＣＭ０Ｓ論理回路ブロック）、１５はクロック
端子である。また、１６1 〜１６3 は高しきい値ＰＭＯ
Ｓトランジスタ、１７1 〜１７3 は高しきい値ＮＭＯＳ
トランジスタ、１３1 〜１３3 は高しきい値ＰＭＯＳト
ランジスタ及び高しきい値ＮＭＯＳトランジスタのオン
・オフを制御する制御回路（パワーダウン制御回路）で
ある。ここで本実施例の各論理組合せ回路１４1 〜１４
3 は、低しきい値のトランジスタにより構成される論理
回路ブロックである。この論理組合せ回路１４1 〜１４
3 は、シーケンサ１１の指示による各制御回路１３1 〜
１３3 の制御で高しきい値ＰＭＯＳトランジスタ１６1
〜１６3 及び高しきい値ＮＭＯＳトランジスタ１７1 〜
１７3 がオフされ、パワーダウンされる。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a power down circuit according to the present invention. In the figure, 11 is a sequence control circuit block (sequencer) for generating a power down signal, 121 to 123 are logic circuit blocks,
Reference numerals 141 to 143 are logic combination circuits (low threshold CM0S logic circuit block) that perform actual operation, and 15 is a clock terminal. 161 to 163 are high threshold PMO
S-transistors, 171-173 are high threshold NMOS
Transistors 131 to 133 are control circuits (power down control circuits) for controlling on / off of the high threshold PMOS transistor and the high threshold NMOS transistor. Here, each logic combination circuit 141 to 14 of this embodiment is
3 is a logic circuit block composed of low threshold transistors. The logic combination circuits 141 to 14
3 is each control circuit 131-
High threshold PMOS transistor 161 controlled by 133
˜163 and high threshold NMOS transistor 171˜
173 is turned off and powered down.

【００１１】従来の多しきい値論理回路が、論理回路全
体を高しきい値トランジスタのオン・オフ制御によりパ
ワーダウン制御を行っていたのに対し、本実施例では論
理回路全体を各論理ブロック１２1 〜１２3 に分割する
と共に、分割された各論理ブロックに対し個別にパワー
ダウン制御が行えるように高しきい値トランジスタのオ
ン・オフを、シーケンサ１１及び各制御回路１３1 〜１
３3 で制御するようにしたものである。In the conventional multi-threshold logic circuit, the power-down control of the entire logic circuit is performed by the on / off control of the high-threshold transistors, whereas in the present embodiment, the entire logic circuit is controlled by each logic block. 12-1 to 123, and the sequencer 11 and the control circuits 131 to 1-1 for turning on / off the high-threshold transistors so that power-down control can be individually performed for each of the divided logic blocks.
It is designed to be controlled by 33.

【００１２】図２は、本発明の第１の実施例を示す回路
図であり、これは図１に示すブロック構成図において、
制御回路１３1 〜１３3 を最も簡単なインバータ２個で
構成した例である。即ち、制御回路１３1 〜１３3 は、
インバータ４１1 〜４１3 ，４２1 〜４２3 からなる回
路で構成されており、シーケンサ１１からの制御線４０
1 〜４０3の信号が「Ｈ」レベルになると、高しきい値
ＰＭＯＳトランジスタ１６1 〜１６3 のゲートが「Ｈ」
レベルとなり、したがって高しきい値ＰＭＯＳトランジ
スタ１６1 〜１６3 はオフする。このとき高しきい値Ｎ
ＭＯＳトランジスタ１７1 〜１７3 のゲートは「Ｌ」レ
ベルとなって高しきい値ＮＭＯＳトランジスタ１７1〜
１７3 オフし、論理ブロック１２1 〜１２3 は、パワー
ダウンされる。なお、シーケンサ１１からの制御線４０
1 〜４０3 の信号を各制御線毎に「Ｈ」レベル及び
「Ｌ」レベルに設定すれば、論理ブロック１２1 〜１２
3 毎にパワーダウン制御が行えることは勿論である。FIG. 2 is a circuit diagram showing a first embodiment of the present invention. This is the same as the block diagram shown in FIG.
This is an example in which the control circuits 131 to 133 are composed of two simplest inverters. That is, the control circuits 131 to 133 are
The circuit is composed of inverters 411 to 413 and 421 to 423, and a control line 40 from the sequencer 11 is used.
When the signals 1 to 403 become "H" level, the gates of the high threshold PMOS transistors 161 to 163 are "H".
The level becomes high, so that the high threshold PMOS transistors 161 to 163 are turned off. At this time, the high threshold N
The gates of the MOS transistors 171 to 173 become "L" level and the high threshold NMOS transistors 171 to 173
173 turns off, and logic blocks 121-123 are powered down. The control line 40 from the sequencer 11
If the signals 1 to 403 are set to "H" level and "L" level for each control line, the logic blocks 121 to 12
Needless to say, power-down control can be performed for every 3.

【００１３】このように、ＰＭＯＳとＮＭＯＳの各々の
トランジスタに対して低しきい値と高しきい値の２つの
レベルのしきい値を有し、低しきい値の各トランジスタ
で構成される論理回路の電源端子に直列に高しきい値の
トランジスタを接続すると共に、この高しきい値のトラ
ンジスタをオフすることにより論理回路のパワーダウン
を行う多しきい値ＣＭＯＳ論理回路の場合、低しきい値
のトランジスタで構成される上記論理回路をブロック化
し、各論理回路ブロック内に、１つのブロック全体を一
度にパワーダウン制御可能なパワーダウン手段（制御回
路１３及びトランジスタ１６，１７）を設け、かつ各々
の論理回路ブロックのパワーダウンを選択的に制御する
シーケンサ１１を設けたものである。As described above, each of the PMOS and NMOS transistors has a threshold value of two levels, that is, a low threshold value and a high threshold value. In the case of a multi-threshold CMOS logic circuit in which a high-threshold transistor is connected in series to the power supply terminal of the circuit and the logic circuit is powered down by turning off the high-threshold transistor, the threshold voltage is low. The logic circuit composed of value transistors is divided into blocks, and each logic circuit block is provided with power down means (control circuit 13 and transistors 16 and 17) capable of performing power down control for one block at a time, and A sequencer 11 for selectively controlling the power down of each logic circuit block is provided.

【００１４】この結果、シーケンサ１１により各々の論
理回路ブロックのパワーダウンが選択的に制御され、し
たがって論理回路の例えばデータ処理等の動作時に、デ
ータ処理に不要な論理回路ブロックを選択的にパワーダ
ウンさせることができ、回路動作に影響を与えずに装置
の大幅な低電力化が可能となる。As a result, the power-down of each logic circuit block is selectively controlled by the sequencer 11. Therefore, when the logic circuit operates, for example, in data processing, the logic circuit blocks unnecessary for data processing are selectively powered down. Therefore, it is possible to significantly reduce the power consumption of the device without affecting the circuit operation.

【００１５】次に図３は、本発明の第２の実施例を示す
回路図であり、論理ブロック１２1，１２2 、制御回路
１３1 ，１３2 、論理組合せ回路１４1 ，１４2 、高し
きい値ＰＭＯＳトランジスタ１６1 ，１６2 、高しきい
値ＮＭＯＳトランジスタ１７1 ，１７2 は、図１と同様
の構成を示している。この実施例では、シーケンサ１１
を省略し、論理ブロック１２1 と論理１２2とが互いに
信号線５１，５２を介しパワーダウンを定めるように構
成される。即ち、信号線５１，５２を介する信号を、信
号線５１の信号が「Ｈ」のとき信号線５２の信号は
「Ｌ」、信号線５１の信号が「Ｌ」のとき信号線５２の
信号は「Ｈ」となるようにそれぞれ定めることにより、
それぞれの論理ブロックのうち何れか一方がパワーダウ
ンされる。このような方法は２つ以上の回路ブロックを
時分割で交互に使用する場合に有効である。Next, FIG. 3 is a circuit diagram showing a second embodiment of the present invention, in which logic blocks 121 and 122, control circuits 131 and 132, logic combination circuits 141 and 142, and a high threshold PMOS transistor 161. , 162 and high-threshold NMOS transistors 171, 172 have the same structure as in FIG. In this embodiment, the sequencer 11
Is omitted, and the logic block 121 and the logic block 122 are configured to determine power-down with each other via the signal lines 51 and 52. That is, regarding the signals transmitted through the signal lines 51 and 52, when the signal on the signal line 51 is “H”, the signal on the signal line 52 is “L”, and when the signal on the signal line 51 is “L”, the signal on the signal line 52 is By setting each to be “H”,
One of the respective logic blocks is powered down. Such a method is effective when two or more circuit blocks are alternately used in a time division manner.

【００１６】このように、多しきい値ＣＭＯＳ論理回路
を用いた多数の回路ブロックに対して、シーケンサ等の
回路で定めたタイミングによってパワーダウンを行うこ
とが可能となり、回路動作時においてさらなる低電力化
を実現することができる。As described above, it becomes possible to perform power-down on a large number of circuit blocks using a multi-threshold CMOS logic circuit at a timing determined by a circuit such as a sequencer, and further lower power consumption during circuit operation. Can be realized.

【００１７】[0017]

【発明の効果】以上説明したように、本発明によれば、
低しきい値の各トランジスタからなる論理回路を複数の
論理回路ブロックに分割すると共に、分割された論理回
路ブロックに直列に接続されこの論理回路ブロックに対
し電源供給を行う高しきい値を有するトランジスタと、
高しきい値を有するトランジスタに接続されこのトラン
ジスタのオンオフを制御する制御回路とを設けて、各々
の論理回路ブロックのパワーダウンを選択的に制御する
ようにしたので、論理回路の例えばデータ処理等の動作
時には、データ処理に不要な論理回路ブロックを選択的
にパワーダウンさせることが可能になり、回路動作に影
響を与えずに装置の大幅な低電力化が可能となる。As described above, according to the present invention,
A transistor having a high threshold value, which divides a logic circuit composed of low-threshold transistors into a plurality of logic circuit blocks and which is connected in series to the divided logic circuit blocks and supplies power to the logic circuit blocks. When,
A control circuit that is connected to a transistor having a high threshold and controls ON / OFF of this transistor is provided to selectively control power-down of each logic circuit block. In this operation, it is possible to selectively power down the logic circuit block unnecessary for data processing, and it is possible to significantly reduce the power consumption of the device without affecting the circuit operation.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係るパワーダウン回路の一実施例を示
すブロック構成図である。FIG. 1 is a block diagram showing an embodiment of a power down circuit according to the present invention.

【図２】上記パワーダウン回路の第１の実施例を示す回
路図である。FIG. 2 is a circuit diagram showing a first embodiment of the power down circuit.

【図３】上記パワーダウン回路の第２の実施例を示す回
路図である。FIG. 3 is a circuit diagram showing a second embodiment of the power down circuit.

【図４】従来のパワーダウン回路のブロック図である。FIG. 4 is a block diagram of a conventional power down circuit.

【符号の説明】[Explanation of symbols]

１１ シーケンス制御回路ブロック（シーケ
ンサ） １２1 〜１２3 論理回路ブロック １３1 〜１３3 制御回路（パワーダウン制御回路） １４1 〜１４3 論理組合せ回路（低しきい値ＣＭ０Ｓ
論理回路ブロック） １５ クロック端子 １６1 〜１６3 高しきい値ＰＭＯＳトランジスタ １７1 〜１７3 高しきい値ＮＭＯＳトランジスタ ４０1 〜４０3 制御線 ４１1 〜４１3 ，４２1 〜４２3 インバータ ５１，５２ 信号線11 sequence control circuit block (sequencer) 121 to 123 logic circuit block 131 to 133 control circuit (power down control circuit) 141 to 143 logic combination circuit (low threshold CM0S
Logic circuit block) 15 clock terminals 161 to 163 high threshold PMOS transistors 171 to 173 high threshold NMOS transistors 401 to 403 control lines 411 to 413, 421 to 423 inverters 51, 52 signal lines

Claims (1)

Translated fromJapanese

【特許請求の範囲】[Claims]【請求項１】 低しきい値の各トランジスタからなる論
理回路が分割された複数の論理回路ブロックと、分割さ
れた論理回路ブロックに直列に接続されこの論理回路ブ
ロックに対し電源供給を行う高しきい値を有するトラン
ジスタと、高しきい値を有するトランジスタに接続され
このトランジスタのオンオフを制御する制御回路とを備
え、前記制御回路を選択的に制御し各論理回路ブロック
のパワーダウンを選択的に行うようにしたことを特徴と
するパワーダウン回路。1. A plurality of logic circuit blocks into which a logic circuit composed of low-threshold transistors is divided, and a logic circuit block connected in series to the divided logic circuit blocks to supply power to the logic circuit blocks. A transistor having a threshold value and a control circuit connected to the transistor having a high threshold value to control on / off of the transistor, and selectively control the control circuit to selectively power down each logic circuit block. A power-down circuit characterized by being performed.