【０００１】[0001]
【産業上の利用分野】この発明は、複数のデータ信号を
時分割多重し伝送するＰＣＭ伝送装置のスタッフ制御の
同期装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a staff control synchronizing device of a PCM transmission device for time-division multiplexing and transmitting a plurality of data signals.
【０００２】[0002]
【従来の技術】従来、スタッフ同期信号の伝送装置とし
て図１７に示す様なものがあった。この図は金子尚志著
「ＰＣＭ通信の技術」（産報出版）１２０ページのスタ
ッフ同期回路の基本構成を示している。図１７におい
て、４７は被多重低次群入力信号よりクロック信号成分
を抽出するビット同期回路、４８はエラスティック・メ
モリ、４９はエラスティック・メモリの書き込み制御を
行う書き込み制御カウンタ、５０は読み出し制御を行う
読み出し制御カウンタである。５１は書き込みクロック
と読み出しクロックの位相を比較する位相比較器、５２
は両方のクロックの位相関係を５１の位相比較器で監視
しながらスタッフ制御信号や各種サービス情報を生成す
るスタッフ情報エンコーダ、５３は同期化低次群信号合
成のためのゲート、５４はエラスティック・メモリから
の読みだしを制御するための読み出しカウンタのクロッ
ク供給禁止ゲート、５６は複数の同期化低次群信号を多
重化し最終的な伝送信号を合成する多重化部、５５は伝
送信号のクロック源である。2. Description of the Related Art Conventionally, there has been a stuff synchronization signal transmission device as shown in FIG. This figure shows the basic structure of the staff synchronization circuit on page 120 of "Technology of PCM Communication" by Takashi Kaneko (Industrial Publication). In FIG. 17, 47 is a bit synchronization circuit for extracting a clock signal component from the multiplexed low-order group input signal, 48 is an elastic memory, 49 is a write control counter for performing write control of the elastic memory, and 50 is read control. It is a read control counter for performing. 51 is a phase comparator for comparing the phases of the write clock and the read clock;
Is a stuff information encoder that generates a stuff control signal and various service information while monitoring the phase relationship of both clocks with a phase comparator 51, 53 is a gate for synchronized low-order group signal synthesis, and 54 is an elastic A clock supply prohibiting gate of a read counter for controlling reading from the memory, 56 is a multiplexing unit for multiplexing a plurality of synchronized low-order group signals and synthesizing a final transmission signal, 55 is a clock source of the transmission signal Is.
【０００３】５７は伝送されてきた信号を入力し、フレ
ーム同期等の終端機能を果たし、複数の同期化低次群信
号を分離する多重分離部、５８は同期化低次群信号より
スタッフパルスの除去を行うためのエラスティック・メ
モリの書き込みカウンタ駆動クロック供給制御ゲート、
５９はスタッフパルスの除去を行うデスタッフ用エラス
ティック・メモリの書き込み制御を行う任意のステップ
のカウンタ、６０は入力データを伝送クロックで書き込
み、読み出しクロックで低次群出力するエラスティック
・メモリである。６１は読み出し制御を行う任意のステ
ップのカウンタ、６２は多重分離されたスタッフ制御信
号や各種サービス情報をもとにデスタッフ制御信号を生
成するスタッフ情報デコーダ、６３はデスタッフ制御が
施された歯抜けクロックの分周信号を入力とし、その平
均周波数を再生する位相同期ループを構成する位相検波
器、６４は前記位相同期ループを構成する電圧制御発振
器である。Reference numeral 57 is a demultiplexing unit for inputting the transmitted signal, performing a termination function such as frame synchronization, and separating a plurality of synchronized low-order group signals, and 58 is a stuff pulse from the synchronized low-order group signals. Elastic memory write counter drive clock supply control gate for removal,
Reference numeral 59 is a counter at an arbitrary step for controlling the write operation of the destuffing elastic memory for removing the stuff pulse, and 60 is an elastic memory for writing the input data by the transmission clock and outputting the lower order group by the read clock. . Reference numeral 61 is a counter at an arbitrary step for performing read control, 62 is a stuff information decoder that generates a destuff control signal based on the demultiplexed stuff control signal and various service information, and 63 is a tooth subjected to destuff control. A phase detector that forms a phase locked loop that receives the frequency-divided signal of the missing clock and reproduces its average frequency, and 64 is a voltage controlled oscillator that forms the phase locked loop.
【０００４】次に、図１９に代表的な多重化フレーム構
成の例を示す。通常、多重化フレームは複数個のサブフ
レームより構成されており、ａ〜ｆのサブフレームの先
頭にｍビットからなる多重化フレーム同期符合、スタッ
フ制御符合、予備符合等のサービス符合が集中配置さ
れ、その後にＩの情報符合が配置され、情報符合の特定
位置にＶで示されるスタッフ挿入可能スロットが設定さ
れる。Next, FIG. 19 shows an example of a typical multiplexed frame structure. Usually, a multiplexed frame is composed of a plurality of subframes, and service codes such as a multiplexed frame synchronization code, stuff control code, spare code, etc., each consisting of m bits are centrally arranged at the head of the subframes a to f. After that, the information code of I is arranged, and the stuffable slot indicated by V is set at a specific position of the information code.
【０００５】次に動作について説明する。被多重される
低次群入力信号は抽出されたクロックｆ1をもとにエラ
スティック・メモリ４８に順次書き込まれる。次に、高
次群側はｆ2で読み出される。メモリの書き込み、読み
出しは同じ任意のステップのの書き込みカウンタ４９及
び読み出しカウンタ５０で制御されると同時に、両者の
位相差は位相比較器５１で比較される。両者に、あるし
きい値以上の位相差が生じるとスタッフ要求が発生す
る。そしてスタッフ要求が発生した直後の毎フレームご
とに実施されるスタッフ判定位置においてスタッフ実施
信号が生成され、多重化フレームのＶの位置に相当する
タイムスロットでクロック供給制御回路５４に供給禁止
信号が入力されて読み出しカウンタ５０のクロック供給
が禁止され、エラスティック・メモリ４８からの低次群
データが読み出されず、かわりに、多重化フレームには
スタッフパルスが挿入される。上記スタッフ実施信号を
もとに、多重化部５６ではサービス信号のスタッフ制御
符号スタッフを行ったという情報を多重化し、受信側に
送る。Next, the operation will be described. The multiplexed low order group input signals are sequentially written in the elastic memory 48 based on the extracted clock f1 . Next, the higher-order group side is read at f2 . Writing and reading of the memory are controlled by the write counter 49 and the read counter 50 in the same arbitrary steps, and at the same time, the phase difference between them is compared by the phase comparator 51. If a phase difference between the two exceeds a certain threshold value, a staff request occurs. Then, the stuffing execution signal is generated at the stuffing determination position which is executed for each frame immediately after the stuffing request is generated, and the supply prohibiting signal is input to the clock supply control circuit 54 at the time slot corresponding to the position V of the multiplexed frame. As a result, the clock supply of the read counter 50 is prohibited, the low-order group data from the elastic memory 48 is not read, and the stuff pulse is inserted into the multiplexed frame instead. Based on the stuffing signal, the multiplexing unit 56 multiplexes the information that the stuffing control code stuffing of the service signal has been performed and sends it to the receiving side.
【０００６】受信側では、多重分離回路５７で多重分離
後、エラスティック・メモリ６０に書き込まれる。書き
込みは書き込みカウンタ５９で制御され、スタッフ情報
を受ける毎にスタッフ情報復号回路６２からクロック供
給制御回路５８に供給禁止信号が出力され、これにより
書き込みカウンタ５９のクロック供給が禁止される。こ
うして、スタッフパルスが到来してもエラスティック・
メモリには書き込まれず、スタッフパルスが除去でき
る。このように、書き込みカウンタへの供給クロックは
スタッフのところで歯抜けとなるが、平均周波数は送信
側の被多重ディジタルデータ信号のクロック周波数と一
致する。書き込みカウンタへの供給クロックの分周信号
は平滑化されたデスタッフクロック再生用の位相同期回
路を構成する６３の位相比較器の入力となり、その差出
力で制御されて電圧制御発振器６４の周波数ｆ1のデス
タッフクロックが再生される。On the receiving side, after being demultiplexed by the demultiplexing circuit 57, it is written in the elastic memory 60. Writing is controlled by the write counter 59, and each time the stuff information is received, the stuff information decoding circuit 62 outputs a supply prohibition signal to the clock supply control circuit 58, whereby the clock supply of the write counter 59 is prohibited. In this way, even if a staff pulse arrives, elastic
The stuff pulse can be removed without being written to the memory. As described above, the clock supplied to the write counter is missing at the stuff, but the average frequency matches the clock frequency of the multiplexed digital data signal on the transmission side. The frequency-divided signal of the clock supplied to the write counter becomes the input of the phase comparator 63 of the smoothed phase-locking circuit for destuff clock recovery, and is controlled by the difference output thereof to control the frequency f of the voltage-controlled oscillator 64.1 Destuff clock is regenerated.
【０００７】[0007]
【発明が解決しようとする課題】上記のようにスタッフ
同期を行うと、それに伴って特有の待ち合わせジッタを
生じるという課題があった。これは図１８に示すよう
に、送信側のメモリの書き込み、読み出しカウンタの位
相差から決まるスタッフ要求時点（図１８の位相差が横
軸のしきい値を越えた時点）と、周期的に定められてい
る多重化フレームの中のスタッフ挿入位置（図１９の
Ｖ）との間にずれがあるためによるもので、低周波成分
を持ったスタッフジッタを生じる。このジッタの低周波
成分は、その周波波成分が低く、位相同期ループ中のフ
ィルタのカットオフ低周波より低いため吸収されず、デ
スタッフクロックにジッタとして現れるため大きな問題
となってきた。When the stuff synchronization is performed as described above, there is a problem that a peculiar waiting jitter is generated accordingly. As shown in FIG. 18, this is determined periodically at a stuff request time point (time point when the phase difference of FIG. 18 exceeds the threshold value on the horizontal axis) determined by the phase difference of the write / read counter of the memory on the transmission side. This is because there is a deviation from the stuff insertion position (V in FIG. 19) in the existing multiplexed frame, which causes stuff jitter having a low frequency component. The low frequency component of this jitter is not absorbed because it has a low frequency wave component and is lower than the cutoff low frequency of the filter in the phase locked loop, and it appears as a jitter in the destuff clock, which has been a serious problem.
【０００８】この発明は上記のような課題を解決するた
めになされたもので、特に、位相同期ループ中の回路で
吸収できない低周波成分のスタッフジッタの発生を防い
だスタッフ同期信号の送信、受信装置を得る事を目的と
する。The present invention has been made to solve the above problems, and particularly, the transmission and reception of the stuff synchronization signal which prevents the generation of the stuff jitter of the low frequency component which cannot be absorbed by the circuit in the phase locked loop. The purpose is to get the device.
【０００９】[0009]
【課題を解決するための手段】この発明に係わるスタッ
フ同期信号送信装置は、フレーム周期相当の予め定めら
れた期間に発生する書き込み低次群クロック数を計数す
るクロック計数回路と、このクロック計数値を符号化
し、同期用の基準クロック信号を生成するスタッフ情報
符号化回路と、このスタッフ情報符号を伝送フレーム中
の信号に乗せる多重化回路とを備えた。また、この発明
に係わるスタッフ同期信号受信装置は、受信情報より送
信側のフレーム周期相当の予め定められた期間に発生す
る送信側書き込みクロックである基準クロック数を再生
計数し、この再生計数値を任意の整数倍の期間、積算加
算するクロック再生加算回路と、発振基準値を記憶する
制御レジスタとＤ／Ａ変換器とローパスフィルタと電圧
制御発振器とで閉ループ構成されるディジタル位相同期
発振器の発振クロック数を上記対応する定められた期
間、計数するクロック計数回路と、上記クロック再生加
算回路出力と上記クロック計数回路出力との差を上記発
振基準値に加算する減算器を備え、上記位相同期発振器
の発振クロックを受信情報の読み出しクロックとした。A stuff synchronization signal transmitting apparatus according to the present invention includes a clock counting circuit for counting the number of write low-order group clocks generated in a predetermined period corresponding to a frame period, and the clock count value. And a stuff information encoding circuit for generating a reference clock signal for synchronization, and a multiplexing circuit for putting the stuff information code on a signal in a transmission frame. Further, the stuff synchronization signal receiving apparatus according to the present invention reproduces and counts the reference clock number, which is the write clock of the transmission side, which is generated in a predetermined period corresponding to the frame cycle of the transmission side from the reception information, and the reproduction count value is obtained. Oscillation clock of a digital phase-locked oscillator configured as a closed loop with a clock regeneration adder circuit for performing cumulative addition for a period of an arbitrary integer multiple, a control register for storing an oscillation reference value, a D / A converter, a low-pass filter and a voltage controlled oscillator. A clock counting circuit for counting a number for the corresponding predetermined period, and a subtractor for adding the difference between the output of the clock regenerating addition circuit and the output of the clock counting circuit to the oscillation reference value, The oscillation clock was used as the read clock for the received information.
【００１０】請求項３の発明のスタッフ同期信号送信装
置、請求項４の発明のスタッフ同期信号受信装置は、そ
れぞれ請求項１及び請求項２の装置において、予め定め
られた計測周期間の基準クロック数の中心値を定め、送
信符号化値は該中心値からの差分を送信し、また受信側
では、計測周期間の基準クロック数の中心値を定めて該
中心値を記憶する基準計数値記憶回路を備え、受信した
差分計数値に上記基準計数値を加えて予め定められた期
間の再生クロック数とした。つまり送受信を差分値のみ
とした。請求項５の発明のスタッフ同期信号送信装置
は、請求項１の装置において、低次群データの書き込み
クロックである基準クロックと、送信側のクロックとの
位相差を検出し、識別値を与える位相差検出識別回路を
備え、上記位相差識別値を同期用のスタッフ情報符号と
して送信するようにした。請求項６の発明のスタッフ同
期信号受信装置は、請求項２記載の受信装置に更に、多
数決判定回路を付加し、複数個の同一の、同期用基準ク
ロック信号を含むスタッフ情報符号を受信して、過半の
数値が一致したスタッフ情報符号を対応するスタッフパ
ルス発生周期間の基準クロック数であると判定するよう
にした。The stuff synchronization signal transmitting apparatus of the invention of claim 3 and the stuff synchronization signal receiving apparatus of the invention of claim 4 are the apparatus of claim 1 and claim 2, respectively. A reference count value storage that determines the central value of the number, transmits the transmission encoded value as a difference from the central value, and determines the central value of the number of reference clocks between the measurement periods and stores the central value on the receiving side. A circuit is provided, and the reference count value is added to the received difference count value to obtain the number of reproduction clocks in a predetermined period. That is, the transmission and reception are limited to the difference value. According to a fifth aspect of the present invention, there is provided the stuff synchronization signal transmitting apparatus according to the first aspect, which detects a phase difference between a reference clock which is a writing clock of low-order group data and a clock on the transmitting side and gives an identification value. A phase difference detection / identification circuit is provided, and the phase difference identification value is transmitted as a stuff information code for synchronization. According to a sixth aspect of the present invention, the stuff synchronization signal receiving apparatus further comprises a majority decision circuit in addition to the receiving apparatus according to the second aspect, and receives a plurality of identical stuff information codes including a synchronization reference clock signal. The stuff information code having the same majority value is determined to be the reference clock number in the corresponding stuff pulse generation period.
【００１１】請求項７の発明のスタッフ同期信号受信装
置は、請求項２記載の受信装置に更に、誤り検出／訂正
回路を付加し、誤り訂正符号を付加した同期用基準クロ
ック信号を含むスタッフ情報符号を受信し、伝送誤りを
訂正して基準クロック数を定めるようにした。請求項８
の発明のスタッフ同期信号送信装置、請求項９の発明の
スタッフ同期信号受信装置は、それぞれ請求項１及び請
求項２の装置において、データ処理の一部をｊ並列処理
すると共に、基準クロックをｊ分周し、上記ｊ分周後の
クロックでスタッフ同期をとるようにした。請求項１０
の発明のスタッフ同期信号受信装置は、請求項２記載の
受信装置に更に、伝送符号誤り率監視回路と、過去のス
タッフパルス発生周期間対応のクロック再生値を記憶す
るスタッフ情報メモリを付加し、受信したスタッフ情報
の符号誤り率が設定しきい値より劣化した場合には、上
記スタッフ情報メモリのデータを用いて補間または選択
出力して基準クロック数を定めるようにした。請求項１
１の発明のスタッフ同期信号受信装置は、請求項２記載
の受信装置に更に、受信情報より送信側の定められた期
間に発生する基準クロック数を再生し、更に同期期間に
わたり加算する際に、加算結果を設定値内に収める計数
値リミッタ回路を付加した。According to a seventh aspect of the present invention, there is provided a stuff synchronization signal receiving device, further comprising an error detection / correction circuit added to the receiving device according to the second aspect, and stuff information including a synchronization reference clock signal added with an error correction code. The code is received, the transmission error is corrected, and the reference clock number is determined. Claim 8
The stuff synchronization signal transmitting apparatus of the invention of claim 1 and the stuff synchronization signal receiving apparatus of the invention of claim 9 respectively perform part of the data processing in parallel in the apparatus of claims 1 and 2 and use the reference clock as j. The frequency is divided, and the stuff is synchronized with the clock after the frequency is divided by j. Claim 10
The stuff synchronization signal receiving apparatus according to the invention of claim 1 further comprises a transmission code error rate monitoring circuit and a stuff information memory for storing a clock reproduction value corresponding to a past stuff pulse generation period, in addition to the receiving apparatus according to claim 2. When the code error rate of the received stuff information deteriorates below the set threshold value, the number of reference clocks is determined by interpolation or selective output using the data in the stuff information memory. Claim 1
The stuff synchronization signal receiving device of the invention of claim 1 is the receiving device according to claim 2, further reproducing the reference clock number generated in a predetermined period on the transmitting side from the received information, and further adding over the synchronization period, A count value limiter circuit is added to keep the addition result within the set value.
【００１２】[0012]
【作用】この発明におけるスタッフ同期信号送信装置及
びスタッフ同期信号受信装置は、それぞれスタッフパル
ス発生周期間の低次群クロック数が符号化されてスタッ
フ同期用の基準クロック信号として送信され、受信側で
は、これが再生され、更に同期制御周期を任意の整数倍
として長く設定し、この間に再生した基準クロック値が
積算加算されて新しいディジタル位相同期発振器の発振
基準値として設定される。請求項３ないし請求項１０の
スタッフ同期信号送信装置及びスタッフ同期信号受信装
置は、それぞれ更に以下の動作が付加、または変更され
る。即ち、送受信の基準クロック値を差分のみとしたの
で受信側では中心値が加算される。また、送信側の書き
込みクロックと、送信クロックとの位相差が識別値とし
て検出され、受信側ではこの伝送された識別値符号に基
づきディジタル位相同期発振器の発振基準値が選ばれ
る。また、同一の受信スタッフ情報が複数ある場合は、
多数決判定されて最も確からしい基準クロック値が再生
される。また、誤り訂正符号が付加されている場合に
は、誤り訂正が行われて後、基準クロックが再生され
る。また、クロックが１／ｊ分周され、この１／ｋ分周
後のクロックでスタッフ同期が行われる。また、伝送符
号誤りが多い場合には、記憶基準クロック値が補間また
は選択されて伝送された基準クロック値に替わって用い
られる。また、再生基準クロックの範囲、またはその積
算加算値の範囲が制限される。In the stuff synchronization signal transmitting apparatus and the stuff synchronization signal receiving apparatus according to the present invention, the number of low-order group clocks during the stuff pulse generation period is encoded and transmitted as the reference clock signal for stuff synchronization, and on the receiving side. This is reproduced, and the synchronization control cycle is set to a long value by multiplying it by an arbitrary integer. During this period, the reproduced reference clock value is added cumulatively and set as an oscillation reference value of a new digital phase locked oscillator. The stuff synchronization signal transmitting device and the stuff synchronization signal receiving device according to claims 3 to 10 are further added or modified with the following operations. That is, since the transmission / reception reference clock value is only the difference, the center value is added on the receiving side. Also, the phase difference between the write clock on the transmitting side and the transmitting clock is detected as an identification value, and the oscillation reference value of the digital phase locked oscillator is selected on the receiving side based on the transmitted identification value code. Also, if there are multiple pieces of the same reception staff information,
A majority decision is made and the most probable reference clock value is reproduced. If an error correction code is added, the reference clock is regenerated after the error correction. Further, the clock is divided by 1 / j, and the stuff synchronization is performed by the clock after the division by 1 / k. When there are many transmission code errors, the stored reference clock value is used instead of the reference clock value transmitted by being interpolated or selected. Further, the range of the reproduction reference clock or the range of its integrated addition value is limited.
【００１３】[0013]
【実施例】実施例１．本発明のスタッフ用同期信号送信
装置と受信装置の実施例を図１、図２に基づいて説明す
る。図１は、発明部分に関する送信装置の構成図であ
る。図において、１は低次群のデータを書き込み、速度
整合して伝送側クロックでデータが読み出されるエラス
ティックメモリ、２は低次群のクロックが得られない場
合に替わりにクロックを生成するビット同期回路、３は
本発明の送信側の主要な要素であるクロック計数回路で
ある。４はエラスティックメモリから伝送側にデータを
読み出すタイミングを制御する読み出し制御回路、５は
クロック計数回路３の計数値を切り出す計数周期生成回
路、６はクロック計数回路３の計数値を符号化して基準
クロック信号を生成するスタッフ情報符号化回路、７は
合成回路である。８は伝送路クロック生成回路、９は多
重化回路である。EXAMPLES Example 1. An embodiment of the staff synchronization signal transmitter and receiver of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram of a transmission device relating to the invented part. In the figure, reference numeral 1 is an elastic memory in which low-order group data is written and data is read out by a transmission-side clock with speed matching, and 2 is a bit synchronization that generates a clock instead of a low-order group clock when not obtained. The circuit 3 is a clock counting circuit which is a main element on the transmitting side of the present invention. Reference numeral 4 is a read control circuit that controls the timing of reading data from the elastic memory to the transmission side, 5 is a counting cycle generation circuit that cuts out the count value of the clock counting circuit 3, and 6 is a reference that encodes the count value of the clock counting circuit 3. A stuff information encoding circuit that generates a clock signal, and 7 is a synthesizing circuit. Reference numeral 8 is a transmission path clock generation circuit, and 9 is a multiplexing circuit.
【００１４】図２は、発明部分に関する受信装置の構成
図である。図において、１０は多重分離回路、１１は多
重分離されたスタッフ情報符号を復号化するスタッフ情
報復号化回路、１２は受信データをエラスティックメモ
リに書き込むタイミングを制御する書き込み制御回路、
１３はエラスティックメモリ、１４は復号された基準ク
ロック値を再生するクロック数再生回路である。１５は
同期制御の周期を設定し、基準クロックの積算加算期間
を決める加算周期生成回路、１６は位相比較周期生成回
路である。１７は減算器、１８は加算器、１９はディジ
タル位相同期発振器の現在の発振周波数を与える発振基
準値を記憶している制御レジスタ、２０はＤ／Ａ変換
器、２１はローパスフィルタ、２２は電圧制御発振器、
２３はこの積算加算期間対応の時間に発生した、ディジ
タル位相同期発振器の現在の発振クロックの積算値を計
数するクロック計数回路で、これらは閉ループを構成し
てディジタル位相同期発振器となっている。FIG. 2 is a block diagram of a receiving apparatus relating to the invention part. In the figure, 10 is a demultiplexing circuit, 11 is a stuff information decoding circuit that decodes the demultiplexed stuff information code, 12 is a write control circuit that controls the timing of writing received data to an elastic memory,
Reference numeral 13 is an elastic memory, and 14 is a clock number reproducing circuit for reproducing the decoded reference clock value. Reference numeral 15 is an addition cycle generation circuit that sets the cycle of synchronization control and determines the integration addition period of the reference clock, and 16 is a phase comparison cycle generation circuit. Reference numeral 17 is a subtractor, 18 is an adder, 19 is a control register that stores an oscillation reference value that gives the current oscillation frequency of the digital phase locked oscillator, 20 is a D / A converter, 21 is a low-pass filter, and 22 is a voltage. Control oscillator,
Reference numeral 23 is a clock counting circuit which counts the integrated value of the current oscillation clock of the digital phase locked oscillator generated at the time corresponding to this integrated addition period, and these constitute a closed loop to be a digital phase locked oscillator.
【００１５】次にこの動作を説明する。図１において、
送信装置では低次群の入力信号がエラスティックメモリ
１に低次群のクロック速度で連続して書き込まれる。低
次群のクロックが入力信号とともに供給されない場合は
ビット同期回路２で再生されたクロックが供給される。
低次群のクロックはクロック計数回路３で、伝送クロッ
クを時間基準として作成されるスタッフ挿入基本周期
（通常はスタッフ制御信号を挿入する伝送フレームある
いはそれを構成するサブフレーム）に入力される個数が
計数される。このクロックの計数値は低次群のクロック
及び伝送クロックの両者の変動範囲を考慮して定まり、
それより広いいくつかの整数値として決まる。即ち、低
次群の単位時間当りのクロック数をｆ1（ｆ1の変動範
囲：ｆ10−δ≦ｆ1≦ｆ10＋δ）とし、スタッフ挿入基
本周期をＴ1（Ｔ1の変動範囲：Ｔ10−δ≦Ｔ1≦Ｔ10
＋δ）とすると、上記低次群のクロック計数値Ｎは（Ｔ
10−δ）（ｆ10−δ）≦Ｎ≦（Ｔ10＋δ）（ｆ10＋δ）
を満足する整数値の組み合わせとなる。Next, this operation will be described. In FIG.
In the transmitter, the input signals of the low order group are continuously written in the elastic memory 1 at the clock speed of the low order group. When the clock of the low order group is not supplied together with the input signal, the clock regenerated by the bit synchronizing circuit 2 is supplied.
The clock of the low-order group is the clock counting circuit 3, and the number input to the stuff insertion basic cycle (usually the transmission frame in which the stuffing control signal is inserted or the subframes forming the stuffing control signal) created with the transmission clock as the time reference Counted. The count value of this clock is determined in consideration of the variation range of both the low-order group clock and the transmission clock,
It is determined as some integer value wider than that. That is, the number of clocks per unit time of the low-order group is f1 (variation range of f1 : f10 −δ ≦ f1 ≦ f10 + δ), and the stuff insertion basic period is T1 (variation range of T1 : T10 −δ ≦ T1 ≦ T10
+ Δ), the clock count value N of the low-order group is (T
10 −δ) (f10 −δ) ≦ N ≦ (T10 + δ) (f10 + δ)
It is a combination of integer values that satisfies.
【００１６】この発生する計数値の組み合わせは、スタ
ッフ情報符号化回路６で計数値に応じ符号化される。計
数値の組み合わせの数がＭ通りある場合、Ｍ≦２m を満
足するｍビットの符号を用いスタッフ制御情報を構成し
てもよい。スタッフ制御情報はスタッフ挿入基本周期
（通常はスタッフ制御信号を挿入する伝送フレームある
いはそれを構成するサブフレーム）ごとに合成回路７で
伝送フレームあるいはそれを構成するサブフレームの予
め決められた所定のタイムスロットに多重される。この
スタッフ制御情報は、また、メモリ読みだし制御回路４
にも供給されスタッフ制御情報に対応した計数値の個数
のデータがメモリから読み出され、伝送データとして多
重化される。多重化される低次群の入力信号が複数から
構成される場合は多重化回路９でスタッフ情報、同期信
号等のサービス情報が多重された複数の同期化低次群信
号が一旦作成され、それらがさらに並列・直列変換され
最終の直列伝送信号が作成される。The combination of the generated count values is coded by the stuff information coding circuit 6 according to the count values. When there are M combinations of count values, the stuff control information may be configured using an m-bit code that satisfies M ≦ 2m . The stuffing control information is a predetermined predetermined time of the transmission frame or the subframes forming the transmission frame in the synthesizing circuit 7 for each stuffing basic period (usually the transmission frame in which the stuffing control signal is inserted or the subframes forming the stuffing control signal). Multiplexed into slots. This stuff control information is also stored in the memory read control circuit 4
Also, the data of the number of count values corresponding to the stuff control information is read from the memory and multiplexed as transmission data. When the input signal of the low-order group to be multiplexed is composed of a plurality of signals, the multiplexing circuit 9 once creates a plurality of synchronized low-order group signals in which the service information such as the stuff information and the synchronization signal are multiplexed. Is further parallel / serial converted to create a final serial transmission signal.
【００１７】次に受信装置を説明する。図２において、
受信装置では伝送路で送られてきた直列伝送信号が複数
の低次群の入力信号から構成されている場合は、多重分
離回路１０で直列・並列変換され多重分離された個々の
同期化低次群信号が出力される。また、タッフ情報復合
化回路１１で個々のスタッフ情報が分離される。次にこ
のスタッフ制御情報により、書き込み制御回路１２では
分離された同期化低次群信号中の正味の低次群の入力信
号に相当するデータのみ（送信側で非同期関係の速度差
を吸収するため挿入したスタッフデータは除いて）を書
き込むための制御信号を生成し、エラスティックメモリ
１３に上記データを書き込む。スタッフ情報復号化回路
１３で分離されたスタッフ制御情報はクロック数再生回
路１４に入力され、送信側と逆動作によってスタッフ制
御情報に対応したクロック計数値を再生する。この再生
クロック計数値は送信側で伝送クロックを時間基準とし
て作成されるスタッフ挿入基本周期（通常はスタッフ制
御信号を挿入する伝送フレームあるいはそれを構成する
サブフレーム）ごとに更新される。受信側ではこの更新
周期ごとに信号処理を行うためのタイミング信号を同期
化低次群信号のクロック信号をもとに１５の加算周期生
成回路で作成する。図３はこの関係を示した説明図であ
り、図においてｔ1 がスタッフ挿入基本周期で、この間
に基準クロック数をカウントする。これをｍ回繰返し、
加算して制御周期であるｔ2 となる。次に図３の更新周
期ｔ1 ごとに再生されたクロック計数値は加算回路２４
に供給され、位相比較周期生成回路１６で作成される更
新周期の任意の整数ｍ倍の周期からなる位相比較周期ｔ
2 の期間中に逐次加算される。この逐次加算された合計
値は減算回路１７の被減算値レジスタに格納される。こ
の合計値は位相比較周期の期間中送信側で発生し計数さ
れたクロック数に相当する。Next, the receiver will be described. In FIG.
In the receiving device, when the serial transmission signal sent through the transmission path is composed of the input signals of a plurality of low-order groups, the individual demultiplexing low-order signals which are serial / parallel converted and demultiplexed by the demultiplexing circuit 10 are provided. A group signal is output. Further, each staff information is separated by the tough information decoding circuit 11. Next, according to this stuff control information, only the data corresponding to the input signal of the net low-order group in the synchronized low-order group signals separated in the write control circuit 12 (to absorb the asynchronous speed difference on the transmission side). A control signal for writing (except the inserted stuff data) is generated, and the above data is written to the elastic memory 13. The stuff control information separated by the stuff information decoding circuit 13 is input to the clock number reproduction circuit 14, and the clock count value corresponding to the stuff control information is reproduced by the operation opposite to the transmitting side. This reproduction clock count value is updated for each stuff insertion basic cycle (usually a transmission frame in which a stuff control signal is inserted or a subframe constituting the stuff control signal) created on the transmission side with the transmission clock as a time reference. On the receiving side, a timing signal for performing signal processing for each update cycle is created by 15 addition cycle generation circuits based on the clock signal of the synchronized low-order group signal. FIG. 3 is an explanatory diagram showing this relationship. In the figure, t1 is the stuff insertion basic period, during which the number of reference clocks is counted. Repeat this m times,
Addition results in t2 , which is the control period. Next, the clock count value reproduced every update cycle t1 of FIG.
To the phase comparison cycle generation circuit 16 and the phase comparison cycle t is composed of a cycle of an integer m times the update cycle.
Sequentially added during period2 . The sequentially added total value is stored in the subtracted value register of the subtraction circuit 17. This total value corresponds to the number of clocks generated and counted on the transmission side during the phase comparison period.
【００１８】次に、電圧制御発信器２２の発信周波数が
クロック計数回路２３で上記位相比較周期の期間中計数
され、減算回路１７の減算値レジスタに格納される。減
算回路１７の両レジスタ間で減算が実施され、その結果
である差が制御レジスタ１９の出力と加算器１８で加算
され、制御レジスタ１９の内容が、上記位相比較周期ご
とに上記加算値に更新される。この更新されたデータに
より電圧制御発信器２２の発信周波数を制御している。
即ち、制御レジスタ１９の更新されたデータはＤ／Ａ変
換器２０に供給され、このディジタル制御値に対応した
アナログ制御信号がローパスフィルタ２１を通過し電圧
制御発信器２２を制御する。この場合、減算回路１７、
加算器１８、制御レジスタ１９、Ｄ／Ａ変換器２０、ロ
ーパスフィルタ２１、電圧制御発信器２２、クロック計
数回路２３で構成されるループは負帰還制御ループを構
成し、ディジタル位相同期発振器となっている。このよ
うな構成により、電圧制御発信器２２の発信クロック周
波数は、計数回路２３での上記位相比較周期における計
数値が減算回路１７の被減算値レジスタに格納される計
数値に一致するように制御がかかる。すなわち、送信側
で位相比較周期の間に計数される低次群クロックの計数
値と、計数回路２３での電圧制御発信器２２の発信クロ
ック周波数の計数値が一致するように制御がかかる。こ
れにより、発信クロック周波数は送信側低次群クロック
周波数に周波数同期がとれた状態になり、安定したクロ
ックが再生される。この再生されたクロックによりエラ
スティックメモリ１３からもとの低次群信号が読み出さ
れ、多重分離出力としてクロックとともに出力される。
クロック変動はｔ2 の周期で修正されることになる。Next, the oscillation frequency of the voltage control oscillator 22 is counted by the clock counting circuit 23 during the phase comparison period and stored in the subtraction value register of the subtraction circuit 17. Subtraction is performed between the two registers of the subtraction circuit 17, the resulting difference is added by the output of the control register 19 and the adder 18, and the content of the control register 19 is updated to the addition value at each phase comparison cycle. To be done. The oscillation frequency of the voltage control oscillator 22 is controlled by this updated data.
That is, the updated data of the control register 19 is supplied to the D / A converter 20, and the analog control signal corresponding to this digital control value passes through the low pass filter 21 to control the voltage control oscillator 22. In this case, the subtraction circuit 17,
The loop composed of the adder 18, the control register 19, the D / A converter 20, the low-pass filter 21, the voltage control oscillator 22, and the clock counting circuit 23 constitutes a negative feedback control loop and becomes a digital phase locked oscillator. There is. With such a configuration, the oscillation clock frequency of the voltage control oscillator 22 is controlled so that the count value in the phase comparison cycle in the counting circuit 23 matches the count value stored in the subtracted value register of the subtraction circuit 17. Takes. That is, control is performed so that the count value of the low-order group clock counted during the phase comparison cycle on the transmission side and the count value of the transmission clock frequency of the voltage control oscillator 22 in the counting circuit 23 match. As a result, the transmission clock frequency is in a state of being frequency-synchronized with the transmission side low-order group clock frequency, and a stable clock is reproduced. The original low-order group signal is read from the elastic memory 13 by the reproduced clock and is output as a demultiplexed output together with the clock.
Clock fluctuations will be corrected in the period of t2 .
【００１９】実施例２．本発明のスタッフ同期信号送信
装置と受信装置の他の実施例を図４、図５を用いて説明
する。図４は図１の送信装置の構成のスタッフ情報符号
化回路６の他の構成例を示し、請求項３の実施例を示す
図である。スタッフ挿入基本周期、つまりこの場合はス
タッパルス発生周期であるｔ1 間に、標準的に発生する
中心値を、２７の基本オフセット計数値発生回路にセッ
トし、２５の減算器で中心値からの差分のみを送信す
る。動作は次にようになる。クロック計数回路３からの
計数値は減算回路２５に入り、基準オフセット計数値発
生回路２７からの基準オフセット値（発生しうる最小計
数値）が減算される。例えば、クロックの計数値として
Ｎ、Ｎ＋１、Ｎ＋２の３通りの組み合わせが発生する場
合、３１の基準オフセット計数値発生回路からＮを発生
させれば、減算回路２５の出力に自然２進数表示でそれ
ぞれ、（００）、（０１）、（１０）が出力され、これ
をスタッフ制御情報とする。この複数ディジットからな
るスタッフ制御情報は並列直列変換／多重回路２６で直
列データの複数のタイムスロットに挿入されて出力され
る。Example 2. Another embodiment of the stuff synchronization signal transmitter and receiver of the present invention will be described with reference to FIGS. FIG. 4 is a diagram showing another configuration example of the stuff information encoding circuit 6 of the configuration of the transmission device of FIG. 1 and showing an embodiment of claim 3. A standard value which is normally generated during the stuff insertion basic cycle, that is, t1 which is the stapling generation cycle in this case, is set in the basic offset count value generating circuit of 27, and the difference from the central value is set by 25 subtractors. Send only. The operation is as follows. The count value from the clock counting circuit 3 enters the subtracting circuit 25, and the reference offset value (minimum count value that can be generated) from the reference offset count value generating circuit 27 is subtracted. For example, when three combinations of N, N + 1, and N + 2 are generated as the count value of the clock, if N is generated from the reference offset count value generation circuit of 31, the output of the subtraction circuit 25 is displayed in natural binary numbers. , (00), (01), (10) are output and are used as the staff control information. The stuff control information consisting of a plurality of digits is inserted into a plurality of time slots of serial data by the parallel / serial conversion / multiplexing circuit 26 and output.
【００２０】図５は図４の送信装置に対応した受信装置
の構成を示し、請求項４の実施例を示す図である。送信
装置に対応して、送信側低次群クロックのｔ1 周期中の
中心値を２９の基準オフセット計数値発生回路にセット
する。こうして、送信された差分値に対し、加算器２８
の出力がｔ1 期間の基準クロック数を再生する。次に動
作を説明する。スタッフ情報復合化回路１１で分離され
た上記自然２進数表示のスタッフ制御情報は、加算周期
生成回路１５で作成される更新周期ごとに、加算回路２
４に直接入力する。次に、このスタッフ制御情報は位相
比較周期生成回路１６で作成される更新周期の任意の整
数ｍ倍の周期からなる位相比較周期ｔ2 の期間中に逐次
加算される。次にこの加算結果は加算器２８に供給され
基準オフセット計数値発生回路２９からの基準オフセッ
ト値が加算される。上記の例では基準オフセット計数値
としてＮ×ｍ（ｍは、位相比較周期ｔ2 ＝ｍ×更新周期
ｔ1 を満足する整数値である）を発生させる。この様に
して生成された加算器２８の出力は、位相比較周期ｔ2
の期間中に送信側で発生し計数されたクロック数に相当
する。この出力は減算回路１７の減算値レジスタに格納
される。他の部分の構成は図２と同じになる。こうし
て、低次群クロックの中心値からの差分の情報伝送のみ
でよく、伝送量を減らすことができる。FIG. 5 shows the configuration of a receiving device corresponding to the transmitting device of FIG. 4, and is a diagram showing an embodiment of claim 4. In FIG. Corresponding to the transmitter, the central value of the low-order group clock of the transmitting side during the t1 cycle is set in the reference offset count value generating circuit of 29. Thus, with respect to the difference value transmitted, the adder 28
Output regenerates the number of reference clocks in the t1 period. Next, the operation will be described. The stuff control information in natural binary number display separated by the stuff information decoding circuit 11 is added by the addition circuit 2 for each update cycle created by the addition cycle generation circuit 15.
Type in 4 directly. Next, the stuffing control information is sequentially added during the phase comparison cycle t2 which is an integer m times the update cycle created by the phase comparison cycle generation circuit 16. Next, this addition result is supplied to the adder 28, and the reference offset value from the reference offset count value generation circuit 29 is added. In the above example, N × m (m is an integer value that satisfies the phase comparison cycle t2 = m × update cycle t1 ) is generated as the reference offset count value. The output of the adder 28 thus generated is the phase comparison cycle t2
Corresponds to the number of clocks generated and counted on the transmission side during the period. This output is stored in the subtraction value register of the subtraction circuit 17. The configuration of the other parts is the same as in FIG. In this way, only the information transmission of the difference from the central value of the low-order group clock is required, and the transmission amount can be reduced.
【００２１】実施例３．本発明の更に他の実施例を図
４、図５を用いて説明する。本実施例も請求項３と請求
項４に対応するものである。実施例２と同様、送信装置
では、クロック計数値は減算回路２５に入り基準オフセ
ット計数値発生回路２７からの基準オフセット値（計数
値の中心値あるいは中心に最も近い整数値）が減算され
る。例えば、クロックの計数値としてＮ、Ｎ＋１、Ｎ＋
２の３通りの組み合わせが発生する場合、基準オフセッ
ト計数値発生回路２７から中心値のＮ＋１を発生させれ
ば、減算回路２５の出力に２の補数表示でそれぞれ、
（１１）、（００）、（０１）が出力され、これをスタ
ッフ制御情報とする。この複数ディジットからなるスタ
ッフ制御情報は、並列直列変換／多重回路２６で直列デ
ータの複数のタイムスロットに挿入され出力される。Example 3. Still another embodiment of the present invention will be described with reference to FIGS. This embodiment also corresponds to claims 3 and 4. As in the second embodiment, in the transmitter, the clock count value enters the subtraction circuit 25 and the reference offset value (the center value of the count value or the integer value closest to the center) from the reference offset count value generation circuit 27 is subtracted. For example, as the count value of the clock, N, N + 1, N +
When three combinations of 2 are generated, if the central value N + 1 is generated from the reference offset count value generation circuit 27, the output of the subtraction circuit 25 is displayed in 2's complement, respectively.
(11), (00) and (01) are output and are used as the staff control information. The stuff control information consisting of a plurality of digits is inserted into a plurality of time slots of serial data by the parallel / serial conversion / multiplexing circuit 26 and output.
【００２２】受信装置では、スタッフ情報復合化回路１
１で分離された上記２の補数表示のスタッフ制御情報
は、加算周期生成回路１５で作成される更新周期ｔ2 ご
とに加算回路２４に直接入力する。次に、このスタッフ
制御情報は位相比較周期生成回路１６で作成される更新
周期ｔ1 の任意の整数ｍ倍の周期からなる位相比較周期
ｔ2 の期間中に逐次加算される。次にこの加算結果は加
算器２８に供給され、基準オフセット計数値発生回路２
９からの基準オフセット値が加算されてクロック値が復
元される。上記の例では基準オフセット計数値として
（Ｎ＋１）×ｍを発生させる。この様にして生成された
加算器２８の出力は位相比較周期ｔ2 の期間中に送信側
で発生し計数されたクロック数に相当する。他の構成部
の機能は実施例２と同じである。In the receiving device, the stuff information decoding circuit 1
The stuff control information in the two's complement display separated by 1 is directly input to the adder circuit 24 at each update cycle t2 created by the adder cycle generation circuit 15. Next, the stuffing control information is sequentially added during the phase comparison cycle t2 which is an integer m times the update cycle t1 created by the phase comparison cycle generation circuit 16. Next, this addition result is supplied to the adder 28, and the reference offset count value generation circuit 2
The reference offset value from 9 is added to restore the clock value. In the above example, (N + 1) × m is generated as the reference offset count value. The output of the adder 28 thus generated corresponds to the number of clocks generated and counted on the transmission side during the phase comparison cycle t2 . The functions of the other components are the same as in the second embodiment.
【００２３】実施例４．本発明のスタッフ同期信号送信
装置の他の実施例を図６、図７を用いて説明する。図６
は図１の送信装置の構成中のクロック計数回路３の他の
構成例を示し、請求項５の実施例を示す図である。低次
群クロックである基準クロックの基本的なクロック数は
予め判っている。これに対し、３０の第１の分周回路は
例えば任意の数として１／ｋクロックを分周回路、３１
は第２の１／ｋ分周回路である。３２は分周後の両者の
クロックの位相を比較する位相差検出回路、３３は検出
位相差をノルマライズして幾つかの識別レベルとして与
える位相差識別回路である。動作は次のようになる。低
次群クロックは書き込みクロック分周器３０に入り、任
意の整数比ｋで分周され、位相比較パルスが生成されて
位相差検出回路３２に入力される。次に読みだし制御回
路４から出力される読みだしクロックは、読みだしクロ
ック分周器３１に入り書き込み側と同じ任意の整数比ｋ
で分周され、位相比較パルスが生成されて位相差検出回
路３２の他の入力となる。位相差検出回路３２では、読
みだし側を基準にした書き込み側の位相差が出力され
る。通常読みだし側の速度が速いため、読みだし側の位
相が序序に進んで行き、スタッフにより引き戻されるよ
うになる。Example 4. Another embodiment of the stuff synchronization signal transmitting apparatus of the present invention will be described with reference to FIGS. Figure 6
FIG. 9 is a diagram showing another configuration example of the clock counting circuit 3 in the configuration of the transmission device of FIG. 1 and showing an embodiment of claim 5. The basic clock number of the reference clock, which is a low-order group clock, is known in advance. On the other hand, the first frequency divider circuit of 30 divides the 1 / k clock by an arbitrary number, for example, 31
Is a second 1 / k frequency dividing circuit. Reference numeral 32 is a phase difference detection circuit for comparing the phases of both clocks after frequency division, and 33 is a phase difference identification circuit for normalizing the detected phase difference and giving it as some identification levels. The operation is as follows. The low-order group clock enters the write clock divider 30, is divided by an arbitrary integer ratio k, and a phase comparison pulse is generated and input to the phase difference detection circuit 32. The read clock output from the read control circuit 4 enters the read clock frequency divider 31 and has the same arbitrary integer ratio k as the write side.
The frequency is divided by, a phase comparison pulse is generated, and becomes another input of the phase difference detection circuit 32. The phase difference detection circuit 32 outputs the phase difference on the writing side with reference to the reading side. Since the speed of the reading side is usually high, the phase of the reading side advances in an orderly manner, and the staff pulls it back.
【００２４】この位相差出力は、位相差識別回路３３で
伝送クロックを時間基準として作成されるスタッフ挿入
基本周期ｔ1 （通常はスタッフ制御信号を挿入する伝送
フレームあるいはそれを構成するサブフレーム）に発生
する低次群クロック数に対応する図７に示される位相差
識別しきい値に基づき識別されたクロック数が出力され
る。図７では両パルスの相対位相が示され、クロック速
度が速くなると右側に速く進むことになる。例えば、位
相差検出回路３２の出力電圧により４箇所のしきい値が
設定されると、上記スタッフ挿入基本周期ごとに実施さ
れるスタッフ判定時点に書き込み分周パルスが上記しき
い値内のどの位置にあるかによってＮ、Ｎ＋１、Ｎ＋２
のいずれかの等価計数クロック数が出力される。このク
ロック数はスタッフ情報符号化回路６に供給される。他
の部分の構成は図１と同じである。この構成では、送信
装置に基準クロックの計数回路が不要となり、基本的な
数値からの差分値が伝送されることと等価になる。受信
側は図２と同じ構成となる。This phase difference output is sent to the stuff insertion basic cycle t1 (usually a transmission frame in which a stuff control signal is inserted or a subframe constituting the stuff control signal) created by the phase difference identification circuit 33 with the transmission clock as a time reference. The number of clocks identified based on the phase difference identification threshold shown in FIG. 7 corresponding to the number of low order group clocks to be generated is output. In FIG. 7, the relative phases of both pulses are shown, and as the clock speed increases, the pulse speed advances to the right. For example, when four threshold values are set by the output voltage of the phase difference detection circuit 32, which position within the threshold value the write frequency division pulse is within the threshold value at the time of the stuff determination performed every stuff insertion basic cycle. N, N + 1, N + 2 depending on
Either of the equivalent count clock numbers is output. This clock number is supplied to the stuff information encoding circuit 6. The configuration of the other parts is the same as in FIG. With this configuration, the transmitter does not require a reference clock counting circuit, which is equivalent to transmitting a difference value from a basic numerical value. The receiving side has the same configuration as in FIG.
【００２５】実施例５．本発明のスタッフ同期信号送信
装置の他の実施例を説明する。本実施例は、実施例２と
実施例４とを組合せたものである。本実施例では、クロ
ック計数回路の構成は図６と同じになる。また、スタッ
フ情報符号化回路は図４と同じになる。動作は次のよう
になる。まず、クロック計数回路の出力の等価計数クロ
ック数は、スタッフ情報符号化回路の減算器２５に入力
される。そして、基準オフセット計数値発生回路２７か
らの基準オフセット値（発生しうる最小計数値）が減算
される。例えば、クロックの計数値としてＮ、Ｎ＋１、
Ｎ＋２の３通りの組み合わせが発生する場合、基準オフ
セット計数値発生回路２７からＮを発生させれば、減算
回路２５の出力に自然２進数表示でそれぞれ、（０
０）、（０１）、（１０）が出力され、これをスタッフ
制御情報とする。以下の動作は先の実施例と同様であ
る。Example 5. Another embodiment of the stuff synchronization signal transmitter of the present invention will be described. This embodiment is a combination of the second embodiment and the fourth embodiment. In this embodiment, the configuration of the clock counting circuit is the same as in FIG. The stuff information encoding circuit is the same as that in FIG. The operation is as follows. First, the number of equivalent counting clocks output from the clock counting circuit is input to the subtracter 25 of the stuff information coding circuit. Then, the reference offset value (minimum count value that can be generated) from the reference offset count value generation circuit 27 is subtracted. For example, as the count value of the clock, N, N + 1,
When three combinations of N + 2 are generated, if N is generated from the reference offset count value generation circuit 27, the output of the subtraction circuit 25 is expressed by natural binary numbers (0
0), (01) and (10) are output and are used as the staff control information. The subsequent operation is similar to that of the previous embodiment.
【００２６】受信装置の構成は図５に示される。スタッ
フ情報復合化回路１１で分離された自然２進数表示のス
タッフ制御情報は、更新周期ごとに加算回路２４に直接
入力する。スタッフ制御情報は、更新周期の任意の整数
倍の周期からなる位相比較周期の期間中に逐次加算され
る。更に加算結果は加算器２８で基準オフセット計数値
発生回路２９からの基準オフセット値が加算される。上
記の例では基準オフセット計数値としてＮ×ｍ（ｍは位
相比較周期＝ｍ×更新周期を満足する整数値である）を
発生させる。加算器２８の出力は、位相比較周期の期間
中送信側で発生し計数されたクロック数に相当する。こ
の出力が減算回路１７の減算値レジスタに格納される。
他の部分の構成は図２と同じになる。The structure of the receiving apparatus is shown in FIG. The stuff control information in natural binary number display separated by the stuff information decoding circuit 11 is directly input to the adding circuit 24 every update cycle. The stuffing control information is sequentially added during the phase comparison cycle, which is a cycle that is an integer multiple of the update cycle. Further, the addition result is added with the reference offset value from the reference offset count value generation circuit 29 in the adder 28. In the above example, N × m (m is an integer value satisfying the phase comparison period = m × update period) is generated as the reference offset count value. The output of the adder 28 corresponds to the number of clocks generated and counted on the transmission side during the phase comparison cycle. This output is stored in the subtraction value register of the subtraction circuit 17.
The configuration of the other parts is the same as in FIG.
【００２７】実施例６．本実施例は、実施例３と実施例
４とを組合せたものである。従って、実施例でのクロッ
ク計数回路の構成は図６と同じになる。またスタッフ情
報符号化回路は図３と同じになる。等価計数クロック数
がスタッフ情報符号化回路に入り、減算回路２５で基準
オフセット値（整数値）が減算される。クロックの計数
値としてＮ、Ｎ＋１、Ｎ＋２の３通りの場合、減算回路
出力に２の補数表示でそれぞれ、（１１）、（００）、
（０１）が出力され、これをスタッフ制御情報とする。
以後、先の実施例と同様の動作となる。Example 6. This embodiment is a combination of the third and fourth embodiments. Therefore, the configuration of the clock counting circuit in the embodiment is the same as that in FIG. The stuff information encoding circuit is the same as that in FIG. The equivalent count clock number enters the stuff information encoding circuit, and the subtraction circuit 25 subtracts the reference offset value (integer value). When there are three clock count values, N, N + 1, and N + 2, (11), (00),
(01) is output and used as the staff control information.
After that, the same operation as that of the previous embodiment is performed.
【００２８】実施例７．本発明のスタッフ同期信号送信
装置と受信装置の他の実施例を図８、図９を用いて説明
する。スタッフ情報が誤まると、受信側では正しいスタ
ッフ同期が出来ない。多重化送信の場合には、スロット
に空きがあるので、同一のスタッフ情報を複数個、フレ
ームに乗せて伝送し、受信側では、全情報が一致してい
ない場合でも、最も確からしい数値を選択するようにす
れば信頼性が上る。本実施例では受信装置に多数決回路
を設けた。本実施例では、送信側で伝送クロックを時間
基準として作成されるスタッフ挿入基本周期（通常はス
タッフ制御信号を挿入する伝送フレームあるいはそれを
構成するサブフレーム）ごとに６のスタッフ情報符号化
回路でスタッフ情報が生成される。次にこの情報は図８
の３４のスタッフ情報割当回路に供給され、上記伝送フ
レームあるいはそれを構成するサブフレーム中の３か所
以上に、このスタッフ情報を奇数個分散配置して多重す
る。受信側ではスタッフ情報復号化回路１１で上記分散
配置されたスタッフ情報が分離され、図９のスタッフ情
報多数決判定回路３５に送られ、スタッフ情報を構成す
る複数のディジットのそれぞれに多数決判定を適用した
結果により受信スタッフ制御情報が決定される。このス
タッフ制御情報は図２のクロック数再生回路１４あるい
は図４の加算回路２４に供給される。Example 7. Another embodiment of the stuff synchronization signal transmitter and receiver of the present invention will be described with reference to FIGS. 8 and 9. If the staff information is incorrect, the reception side cannot perform correct staff synchronization. In the case of multiplex transmission, there is an empty slot, so the same stuff information is sent in multiple frames and transmitted, and the receiving side selects the most probable value even if all the information does not match. If you do so, the reliability will increase. In this embodiment, the receiving device is provided with a majority circuit. In this embodiment, six stuff information encoding circuits are provided for each stuff insertion basic cycle (usually a transmission frame in which a stuff control signal is inserted or a subframe constituting the stuff control signal) created on the transmission side using the transmission clock as a time reference. Staff information is generated. This information is then shown in Figure 8.
The stuff information is supplied to the 34 stuff information allocation circuits of No. 34, and an odd number of this stuff information is distributed and multiplexed at three or more places in the transmission frame or the subframes forming the transmission frame. On the receiving side, the staff information decoding circuit 11 separates the distributed stuff information and sends it to the staff information majority decision circuit 35 of FIG. 9, and applies the majority decision to each of the plurality of digits forming the staff information. The reception staff control information is determined according to the result. This stuff control information is supplied to the clock number reproducing circuit 14 of FIG. 2 or the adding circuit 24 of FIG.
【００２９】実施例８．本発明のスタッフ同期信号送信
装置と受信装置の他の実施例を図１０、図１１を用いて
説明する。スタッフ情報の信頼性を高める他の方法に、
送信側で誤り訂正符号を生成して付加し、受信側では誤
り検出／訂正して正しい情報を復元するやり方がある。
本実施例は送信装置では、伝送クロックを時間基準とし
て作成されるスタッフ挿入基本周期ごとにスタッフ情報
符号化回路６でスタッフ情報を生成する。この情報を図
１０の誤り訂正符号生成／付加回路３６に入力し、誤り
訂正符号が生成されてその内容が付加されたスタッフ情
報データが出力され多重化回路７に供給される。受信装
置では、スタッフ情報復号化回路１１で上記誤り訂正符
号が付加されたスタッフ情報データが分離され、図１１
の誤り検出／訂正回路３７に入力し、ここで伝送中に誤
りが発生しても正しく訂正されたスタッフ制御情報が、
再生出力される。このスタッフ制御情報は図２のクロッ
ク数再生回路１４あるいは図５の加算回路２４に供給さ
れる。Example 8. Another embodiment of the stuff synchronization signal transmitter and receiver according to the present invention will be described with reference to FIGS. Other ways to increase the reliability of staff information include:
There is a method in which an error correction code is generated and added on the transmitting side, and error detection / correction is performed on the receiving side to restore correct information.
In the transmitter of this embodiment, the stuff information encoding circuit 6 generates the stuff information for each stuff insertion basic period created with the transmission clock as a time reference. This information is input to the error correction code generation / addition circuit 36 of FIG. 10, the error correction code is generated, and the stuff information data to which the contents are added is output and supplied to the multiplexing circuit 7. In the receiver, the stuff information decoding circuit 11 separates the stuff information data to which the error correction code is added,
The error correction / correction circuit 37, which is input to the error detection / correction circuit 37, corrects the stuff control information even if an error occurs during transmission.
It is reproduced and output. This stuff control information is supplied to the clock number reproducing circuit 14 of FIG. 2 or the adding circuit 24 of FIG.
【００３０】実施例９．本発明のスタッフ同期信号送信
装置と受信装置の他の実施例を図１２、図１３を用いて
説明する。スタッフィング等、データ処理が一部で並列
処理がされる部分に対し同期をとる必要がある場合もあ
る。このときは送信側、受信側共にクロックを並列変換
分だけ分周したクロックに対して同期をとればよい。こ
のことは低速動作素子が使用できる利点がある。本実施
例は送信装置では、低次群入力信号が図１２の直列並列
変換回路３８で例えば１／ｊの並列信号に変換され、エ
ラスティックメモリ１にはｊ並列データが書き込まれ
る。入力低次群クロック信号は分周回路３９でｊ並列の
展開数に対応して１／ｊ分周されてシンボルクロックが
作成され、クロック計数回路３に供給される。他の部分
の構成は図１の構成と同じである。受信装置では、図１
３のエラスティックメモリ１３よりシンボルクロック速
度でｊ並列の並列低次群出力信号が読み出され、並列直
列変換回路４０でもとの直列の低次群出力信号が作成さ
れて出力される。低次群クロック信号は電圧制御発信器
２２の出力を逓倍回路４１で逓倍して使用している。他
の部分の構成は図２の構成と同じである。Example 9. Another embodiment of the stuff synchronization signal transmitter and receiver of the present invention will be described with reference to FIGS. In some cases, it may be necessary to synchronize with a portion of data processing such as stuffing that is performed in parallel. At this time, both the transmitting side and the receiving side may be synchronized with the clock divided by the parallel conversion. This has the advantage that slow-moving elements can be used. In this embodiment, in the transmitter, the low-order group input signal is converted into a parallel signal of, for example, 1 / j by the serial / parallel conversion circuit 38 of FIG. 12, and j parallel data is written in the elastic memory 1. The input low-order group clock signal is frequency-divided by the frequency dividing circuit 39 by 1 / j in accordance with the number of j-parallel expansions, and a symbol clock is created and supplied to the clock counting circuit 3. The configuration of the other parts is the same as that of FIG. In the receiving device, as shown in FIG.
The parallel low-order group output signals of j-parallel are read out from the elastic memory 13 of No. 3 at the symbol clock speed, and the parallel low-order group output signals of the parallel-serial conversion circuit 40 are created and output. The low-order group clock signal is used by multiplying the output of the voltage control oscillator 22 by the multiplication circuit 41. The configuration of the other parts is the same as that of FIG.
【００３１】実施例１０．請求項１０に基づく本発明の
スタッフ同期信号送信回路と受信回路の他の実施例を説
明する。本実施例は、スタッフ情報が伝送器で変化、脱
落した場合にも対処できる装置を説明する。つまり、ス
タッフ情報が認識できない場合でも、過去のクロック値
から選択または補間して現在のクロック値を得るように
したものである。図１４は請求項１０の受信装置の関係
部分の構成図である。送信側はどの実施例でもよい。受
信側では図１４の符号誤り率特性監視回路４２で伝送路
からの受信信号の伝送品質である符号誤り率特性を常時
監視している。そして、予め設定したしきい値以上の符
号誤り率特性になった時、スタッフ情報補間回路４３で
劣化する前のスタッフ情報に置き換えて、符号誤りによ
る影響を回避する。しきい値以上の符号誤り率特性が継
続している期間中上記劣化する前のスタッフ情報が継続
して置き換わるようになる。符号誤り率特性が設定しき
い値を下回り、復旧したと判断された場合は、スタッフ
情報復合化回路１１での分離情報がスタッフ情報となっ
てクロック再生回路に供給される。他の部分の構成は他
の実施例と同じである。Example 10. Another embodiment of the stuff synchronization signal transmission circuit and the reception circuit of the present invention based on claim 10 will be described. The present embodiment describes an apparatus that can handle the case where the staff information is changed or dropped in the transmitter. That is, even when the staff information cannot be recognized, the present clock value is obtained by selecting or interpolating from the past clock value. FIG. 14 is a configuration diagram of a related portion of the receiving apparatus according to claim 10. The sender may be any embodiment. On the receiving side, the code error rate characteristic monitoring circuit 42 of FIG. 14 constantly monitors the code error rate characteristic which is the transmission quality of the received signal from the transmission line. When the code error rate characteristic is equal to or higher than the preset threshold value, the stuff information interpolating circuit 43 replaces it with the stuff information before deterioration to avoid the influence of the code error. The stuff information before the deterioration continues to be replaced during the period in which the bit error rate characteristic equal to or more than the threshold continues. When it is determined that the code error rate characteristic is below the set threshold value and is restored, the separation information in the stuff information decoding circuit 11 is supplied as stuff information to the clock recovery circuit. The configuration of other parts is the same as that of the other embodiments.
【００３２】実施例１１．実施例１０と同じ趣旨の他の
実施例を図１５を用いて説明する。つまり、他の補間方
法による例である。送信側はどの実施例でもよい。受信
側では図１５の符号誤り率特性監視回路４２で伝送路か
らの受信信号の伝送品質である符号誤り率特性を常時監
視している。また、符号誤り率特性を常時監視して、正
常な期間はスタッフ情報復合化回路１１で分離されたス
タッフ情報で、順次スタッフ情報メモリ４５の内容を更
新していく。メモリ４５には一定の期間中の分離された
スタッフ情報が格納されている。Embodiment 11. Another embodiment having the same effect as that of the tenth embodiment will be described with reference to FIG. That is, this is an example using another interpolation method. The sender may be any embodiment. On the receiving side, the code error rate characteristic monitoring circuit 42 of FIG. 15 constantly monitors the code error rate characteristic which is the transmission quality of the received signal from the transmission path. Further, the bit error rate characteristic is constantly monitored, and during a normal period, the contents of the stuff information memory 45 are sequentially updated with the stuff information separated by the stuff information decoding circuit 11. The memory 45 stores the separated staff information for a certain period.
【００３３】このようにして受信信号の伝送品質である
符号誤り率特性が、予め設定したしきい値以上に劣化し
た場合、メモリ４５に蓄積されているスタッフ情報を順
次読みだし、スタッフ情報選択補間回路４４で選択し、
クロック数再生回路１４に供給する。符号誤り率特性の
劣化している期間が長い場合は、メモリ４５の内容を順
次繰り返して読み出して使用する。符号誤り率特性が設
定しきい値を下回り、復旧したと判断される場合は、ス
タッフ情報復合化回路１１での分離情報がスタッフ情報
としてスタッフ情報選択補間回路４４で選択され、クロ
ック再生回路１４に供給される。またスタッフ情報メモ
リ４５の内容はスタッフ情報復合化回路１１で新たに分
離されたスタッフ情報で更新されていく。他の部分の構
成は他の実施例と同じである。In this way, when the bit error rate characteristic, which is the transmission quality of the received signal, deteriorates beyond a preset threshold value, the stuff information stored in the memory 45 is sequentially read and the stuff information selection interpolation is performed. Select by circuit 44,
It is supplied to the clock number reproducing circuit 14. When the period in which the code error rate characteristic is deteriorated is long, the contents of the memory 45 are sequentially read and used. When it is judged that the code error rate characteristic is below the set threshold value and is recovered, the separation information in the stuff information decoding circuit 11 is selected as the stuff information by the stuff information selection interpolation circuit 44, and the clock reproduction circuit 14 is selected. Supplied. The contents of the staff information memory 45 are updated with the staff information newly separated by the staff information decoding circuit 11. The configuration of other parts is the same as that of the other embodiments.
【００３４】実施例１２．本発明のスタッフ同期信号受
信装置の他の実施例を説明する。本実施例はスタッフ情
報が伝送上誤っても、その変動幅を一定値内に抑えて受
信側に悪影響を及ぼさないように制限する例である。図
１６は請求項１１の受信装置の関連部分の構成図であ
る。送信側はどの実施例でもよい。受信側では、加算回
路２４において位相比較周期生成回路１６で生成される
更新周期の任意の整数倍の周期からなる位相比較周期の
期間中に、スタッフ制御情報が逐次加算される。この加
算結果は計数値リミッタ回路４６で、予めクロックの変
動要因を考慮した予想発生計数値の上限、下限を超えた
場合には、それぞれ上限、下限の計数値に固定制限され
た出力が減算回路１７へ供給される。他の部分の構成は
他の実施例と同じである。Example 12 Another embodiment of the stuff synchronization signal receiving apparatus of the present invention will be described. The present embodiment is an example in which, even if the stuff information is erroneous in transmission, the fluctuation range is suppressed within a fixed value so as not to adversely affect the receiving side. FIG. 16 is a configuration diagram of a relevant part of the receiving device according to claim 11. The sender may be any embodiment. On the receiving side, the stuffing control information is sequentially added during the period of the phase comparison cycle that is an integer multiple of the update cycle generated by the phase comparison cycle generation circuit 16 in the addition circuit 24. The result of this addition is the count value limiter circuit 46, and when the upper limit and the lower limit of the expected occurrence count value in consideration of clock fluctuation factors are exceeded, the output which is fixedly limited to the upper limit and lower limit count values, respectively, is subtracted. 17 is supplied. The configuration of other parts is the same as that of the other embodiments.
【００３５】[0035]
【発明の効果】以上のようにこの発明によれば、送信側
では基準クロックを必要期間計数するクロック計数回路
とスタッフ情報符号化を設け、受信側では対応期間この
クロックを情報を再生し、設定期間積算加算して次のデ
ィジタル位相同期発振器の基準クロックとしたので、低
周波成分のスタッフジッタをも発生させず、安定したス
タッフ同期信号が得られる効果がある。請求項３ないし
請求項１１の発明は、更に以下の効果がある。即ち、送
受信のデータが減り伝送効率が向上し、回路規模も小さ
くてよいという効果がある。また、クロック数の計数の
ための回路が不要で回路規模が小さくてよい。また、ス
タッフ情報が伝送上誤っても、多数決判定で誤りを避け
られる効果がある。また、誤り訂正符号により、誤りの
検出・訂正ができ、信頼性の高いスタッフ情報が再生で
きる効果がある。また、ｊ並列伝送処理にも適用でき、
低速の素子が使用できる効果がある。また、伝送路の状
態が大幅に悪化した場合にも、過去のデータに基づき補
間、選択使用したり、出力を制限するので再生クロック
の大幅な変動を抑える効果がある。As described above, according to the present invention, the transmitting side is provided with the clock counting circuit for counting the reference clock for the necessary period and the stuff information encoding, and the receiving side reproduces and sets the information of this clock for the corresponding period. Since the period integration and addition are performed as the reference clock of the next digital phase-locked oscillator, the stuff jitter of the low frequency component is not generated, and a stable stuff synchronization signal can be obtained. The inventions of claims 3 to 11 further have the following effects. That is, there is an effect that the amount of transmitted / received data is reduced, the transmission efficiency is improved, and the circuit scale may be small. In addition, a circuit for counting the number of clocks is unnecessary and the circuit scale may be small. Further, even if the staff information is erroneous in transmission, it is possible to avoid an error in the majority decision. Further, the error correction code can detect and correct an error, and has the effect of reproducing highly reliable staff information. It can also be applied to j parallel transmission processing,
There is an effect that a low speed element can be used. Further, even when the state of the transmission line is significantly deteriorated, interpolation, selection and use are performed based on the past data, and output is limited, so that there is an effect of suppressing large fluctuations in the reproduction clock.
【図１】この発明の実施例１のスタッフ同期信号送信装
置の構成図である。FIG. 1 is a configuration diagram of a stuff synchronization signal transmitting apparatus according to a first embodiment of the present invention.
【図２】この発明の実施例１のスタッフ同期信号受信装
置の構成図である。FIG. 2 is a configuration diagram of a stuff synchronization signal receiving apparatus according to the first embodiment of the present invention.
【図３】実施例１の基準クロック計数周期（スタッフ挿
入基本周期）と位相比較周期（位相発振器の次周期の発
振基準値設定期間）の関係を説明する図である。FIG. 3 is a diagram illustrating a relationship between a reference clock counting period (stuff insertion basic period) and a phase comparison period (oscillation reference value setting period of the next period of the phase oscillator) according to the first embodiment.
【図４】この発明の実施例２及び実施例３のスタッフ同
期信号送信装置の構成図である。FIG. 4 is a configuration diagram of a stuff synchronization signal transmitting apparatus according to second and third embodiments of the present invention.
【図５】この発明の実施例２及び実施例３のスタッフ同
期信号受信装置の構成図である。FIG. 5 is a configuration diagram of a stuff synchronization signal receiving apparatus according to a second embodiment and a third embodiment of the present invention.
【図６】この発明の実施例４のスタッフ同期信号送信装
置の構成図である。FIG. 6 is a configuration diagram of a stuff synchronization signal transmitter according to a fourth embodiment of the present invention.
【図７】実施例４の位相差検出回路と位相差識別回路の
動作説明図である。FIG. 7 is an operation explanatory diagram of the phase difference detection circuit and the phase difference identification circuit according to the fourth embodiment.
【図８】この発明の実施例７のスタッフ同期信号送信装
置の構成図である。FIG. 8 is a configuration diagram of a stuff synchronization signal transmitting apparatus according to a seventh embodiment of the present invention.
【図９】この発明の実施例７のスタッフ同期信号受信装
置の構成図である。FIG. 9 is a configuration diagram of a stuff synchronization signal receiving apparatus according to a seventh embodiment of the present invention.
【図１０】この発明の実施例８のスタッフ同期信号送信
装置の構成図である。FIG. 10 is a configuration diagram of a stuff synchronization signal transmitter according to an eighth embodiment of the present invention.
【図１１】この発明の実施例８のスタッフ同期信号受信
装置の構成図である。FIG. 11 is a configuration diagram of a stuff synchronization signal receiving apparatus according to an eighth embodiment of the present invention.
【図１２】この発明の実施例９のスタッフ同期信号送信
装置の構成図である。FIG. 12 is a configuration diagram of a stuff synchronization signal transmitter according to a ninth embodiment of the present invention.
【図１３】この発明の実施例９のスタッフ同期信号受信
装置の構成図である。FIG. 13 is a configuration diagram of a stuff synchronization signal receiving apparatus according to a ninth embodiment of the present invention.
【図１４】この発明の実施例１０のスタッフ同期信号受
信装置の構成図である。FIG. 14 is a configuration diagram of a stuff synchronization signal receiving apparatus according to a tenth embodiment of the present invention.
【図１５】この発明の実施例１１のスタッフ同期信号受
信装置の構成図である。FIG. 15 is a configuration diagram of a stuff synchronization signal receiving apparatus according to an eleventh embodiment of the present invention.
【図１６】この発明の実施例１２のスタッフ同期信号受
信装置の構成図である。FIG. 16 is a configuration diagram of a stuff synchronization signal receiving apparatus according to a twelfth embodiment of the present invention.
【図１７】従来方式のスタッフ同期伝送装置の構成図で
ある。FIG. 17 is a block diagram of a conventional stuff synchronization transmission apparatus.
【図１８】従来方式のスタッフ同期伝送装置のスタッフ
ジッタ発生基本メカニズムの説明図である。FIG. 18 is an explanatory diagram of a stuff jitter generation basic mechanism of a conventional stuff synchronization transmission apparatus.
【図１９】スタッフ同期伝送装置の伝送多重化フレーム
構成例を示す図である。[Fig. 19] Fig. 19 is a diagram illustrating a configuration example of a transmission multiplexing frame of the stuff synchronization transmission device.
１ エラスティックメモリ ２ ビット同期回路 ３ クロック計数回路 ４ 読み出し制御回路 ５ 計数周期生成回路 ６ スタッフ情報符号化回路 ７ 合成回路 ８ 伝送路クロック源 ９ 多重化回路 １０ 多重分離回路 １１ スタッフ情報復号化回路 １２ 書き込み制御回路 １３ エラスティックメモリ １４ クロック数再生回路 １５ 加算周期生成回路 １６ 位相比較周期生成回路 １７ 減算回路 １８ 加算回路 １９ 制御レジスタ ２０ ＤＡ変換器 ２１ ローパスフィルタ ２２ 電圧制御発信器 ２３ クロック計数回路 ２４ 加算回路 ２５ 減算回路 ２６ 並列直列変換／多重回路 ２７ 基準オフセット計数値発生回路 ２８ 加算回路 ２９ 基準オフセット計数値発生回路 ３０ 分周回路 ３１ 分周回路 ３２ 位相差検出回路 ３３ 位相差識別回路 ３４ スタッフ情報割当回路 ３５ スタッフ情報多数決判定回路 ３６ 誤り訂正符号生成付加回路 ３７ 誤り検出訂正回路 ３８ 直列並列変換回路 ３９ 分周回路 ４０ 並列直列変換回路 ４１ 逓倍回路 ４２ 符号誤り率特性監視回路 ４３ スタッフ情報補間回路 ４４ スタッフ情報選択補間回路 ４５ スタッフ情報メモリ回路 ４６ 計数値リミッタ回路 ４７ ビット同期回路 ４８ エラスティックメモリ ４９ 書き込みカウンタ回路 ５０ 読み出しカウンタ回路 ５１ 位相比較回路 ５２ スタッフ情報符号化回路 ５３ 合成回路 ５４ クロック供給禁止ゲート ５５ 伝送信号クロック源 ５６ 多重化回路 ５７ 多重分離回路 ５８ クロック供給禁止ゲート ５９ 書き込みカウンタ回路 ６０ エラスティックメモリ ６１ 読み出しカウンタ回路 ６２ スタッフ情報復号化回路 ６３ 位相比較器 ６４ 電圧制御発信器 1 Elastic Memory 2 Bit Synchronous Circuit 3 Clock Counting Circuit 4 Read Control Circuit 5 Counting Period Generation Circuit 6 Stuff Information Coding Circuit 7 Synthesizing Circuit 8 Transmission Line Clock Source 9 Multiplexing Circuit 10 Demultiplexing Circuit 11 Stuff Information Decoding Circuit 12 Write control circuit 13 Elastic memory 14 Clock number reproduction circuit 15 Addition cycle generation circuit 16 Phase comparison cycle generation circuit 17 Subtraction circuit 18 Addition circuit 19 Control register 20 DA converter 21 Low pass filter 22 Voltage control oscillator 23 Clock counting circuit 24 Addition Circuit 25 Subtraction circuit 26 Parallel / serial conversion / multiplexing circuit 27 Reference offset count value generation circuit 28 Addition circuit 29 Reference offset count value generation circuit 30 Frequency division circuit 31 Frequency division circuit 32 Phase difference detection circuit 33 Phase difference identification circuit 34 Staff information Assignment circuit 35 Stuff information majority decision circuit 36 Error correction code generation / addition circuit 37 Error detection / correction circuit 38 Serial / parallel conversion circuit 39 Frequency division circuit 40 Parallel / serial conversion circuit 41 Multiplication circuit 42 Code error rate characteristic monitoring circuit 43 Stuff information interpolation circuit 44 Stuff information selection interpolation circuit 45 Stuff information memory circuit 46 Count value limiter circuit 47 Bit synchronization circuit 48 Elastic memory 49 Write counter circuit 50 Read counter circuit 51 Phase comparison circuit 52 Stuff information encoding circuit 53 Synthesis circuit 54 Clock supply prohibition gate 55 Transmission signal clock source 56 Multiplexing circuit 57 Demultiplexing circuit 58 Clock supply prohibition gate 59 Write counter circuit 60 Elastic memory 61 Read counter circuit 62 Stuff information decoding circuit 63rd place Phase comparator 64 Voltage controlled oscillator
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【手続補正書】[Procedure amendment]
【提出日】平成５年１２月１７日[Submission date] December 17, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】発明の名称[Name of item to be amended] Title of invention
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【発明の名称】 スタッフ同期送信または受信装置Title: Staff synchronization transmission or reception device
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００１[Correction target item name] 0001
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００１】[0001]
【産業上の利用分野】この発明は、複数のデータ信号を
時分割多重し伝送するＰＣＭ伝送装置のスタッフ制御の
同期伝送装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a staff control of a PCM transmission apparatus for time-division-multiplexing and transmitting a plurality of data signals.
The present invention relates to asynchronous transmission device .
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００２[Name of item to be corrected] 0002
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００２】[0002]
【従来の技術】従来、スタッフ同期伝送装置として図１
７に示す様なものがあった。この図は金子尚志著「ＰＣ
Ｍ通信の技術」（産報出版）１２０ページのスタッフ同
期伝送装置の基本構成を示している。図１７において、
４７は被多重低次群入力信号よりクロック信号成分を抽
出するビット同期回路、４８はエラスティック・メモ
リ、４９はエラスティック・メモリの書き込み制御を行
う書き込み制御カウンタ、５０は読み出し制御を行う読
み出し制御カウンタである。５１は書き込みクロックと
読み出しクロックの位相を比較する位相比較器、５２は
両方のクロックの位相関係を５１の位相比較器で監視し
ながらスタッフ制御信号や各種サービス情報を生成する
スタッフ情報エンコーダ、５３は同期化低次群信号合成
のためのゲート、５４はエラスティック・メモリからの
読みだしを制御するための読み出しカウンタのクロック
供給禁止ゲート、５６は複数の同期化低次群信号を多重
化し最終的な伝送信号を合成する多重化部、５５は伝送
信号のクロック源である。2. Description of the Related Art Conventionally, as a stuffsynchronous transmission device , FIG.
There was something like that shown in 7. This figure is written by Takashi Kaneko, "PC
Of M communication technologies "(Sanpo Press) 120 pages of the staffthe same
The basic structure of theterm transmission device is shown. In FIG.
Reference numeral 47 is a bit synchronization circuit for extracting a clock signal component from the multiplexed low-order group input signal, 48 is an elastic memory, 49 is a write control counter for performing write control of the elastic memory, and 50 is read control for performing read control. It is a counter. Reference numeral 51 is a phase comparator that compares the phases of the write clock and the read clock, 52 is a stuff information encoder that generates a stuff control signal and various service information while monitoring the phase relationship of both clocks with the phase comparator of 51, and 53 is A gate for synthesizing the synchronized low-order group signal, 54 is a clock supply prohibition gate of a read counter for controlling the reading from the elastic memory, and 56 is a final gate for multiplexing a plurality of synchronized low-order group signals. A multiplexing unit 55 for synthesizing various transmission signals is a clock source for the transmission signals.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００３[Name of item to be corrected] 0003
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００３】５７は伝送されてきた信号を入力し、フレ
ーム同期等の終端機能を果たし、複数の同期化低次群信
号を分離する多重分離部、５８は同期化低次群信号より
スタッフパルス等の除去を行うためのエラスティック・
メモリの書き込みカウンタ駆動クロック供給制御ゲー
ト、５９はスタッフパルス等の除去を行うデスタッフ用
エラスティック・メモリの書き込み制御を行う任意のス
テップのカウンタ、６０は同期化低次群信号を上記制御
信号により供給が制御される伝送クロックで書き込み、
読み出しクロックで低次群出力するエラスティック・メ
モリである。６１は読み出し制御を行う任意のステップ
のカウンタ、６２は多重分離されたスタッフ制御信号や
各種サービス情報をもとにデスタッフ制御信号を生成す
るスタッフ情報デコーダ、６３はデスタッフ制御が施さ
れた歯抜けクロックの分周信号を入力とし、その平均周
波数を再生する位相同期ループを構成する位相検波器、
６４は前記位相同期ループを構成する電圧制御発振器で
ある。Reference numeral 57 is a demultiplexing unit for inputting the transmitted signal and performing a termination function such as frame synchronization, and separating a plurality of synchronized low-order group signals, and 58 is a stuffpulse or the like from the synchronized low-order group signals. elastic for carrying outthe removal
A memory write counter drive clock supply control gate, 59 is a counter at an arbitrary step for performing write control of a destuff elastic memory for removing stuffpulses and the like , and 60 isfor controlling the synchronized low order group signal as described above.
Writewith a transmission clock whose supply is controlled by a signal ,
It is an elastic memory that outputs a low-order group by a read clock. Reference numeral 61 is a counter at an arbitrary step for performing read control, 62 is a stuff information decoder that generates a destuff control signal based on the demultiplexed stuff control signal and various service information, and 63 is a tooth subjected to destuff control. A phase detector that forms a phase-locked loop that receives the divided signal of the missing clock and reproduces its average frequency,
Reference numeral 64 is a voltage controlled oscillator forming the phase locked loop.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００６[Correction target item name] 0006
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００６】受信側では、多重分離回路５７で多重分離
後、エラスティック・メモリ６０に書き込まれる。書き
込みは書き込みカウンタ５９で制御され、各種サービス
情報及びスタッフ情報を受ける毎にスタッフ情報復号回
路６２からクロック供給制御回路５８に供給禁止信号が
出力され、これにより書き込みカウンタ５９のクロック
供給が禁止される。こうして、スタッフパルスが到来し
てもエラスティック・メモリには書き込まれず、スタッ
フパルスが除去できる。このように、書き込みカウンタ
への供給クロックはスタッフのところで歯抜けとなる
が、平均周波数は送信側の被多重ディジタルデータ信号
のクロック周波数と一致する。書き込みカウンタへの供
給クロックの分周信号は平滑化されたデスタッフクロッ
ク再生用の位相同期回路を構成する６３の位相比較器の
入力となり、その差出力で制御されて電圧制御発振器６
４の周波数ｆ1のデスタッフクロックが再生される。On the receiving side, after being demultiplexed by the demultiplexing circuit 57, it is written in the elastic memory 60. Writing is controlled by the writing counter 59, andvarious services are provided.
Each time theinformation and the stuff information are received , the stuff information decoding circuit 62 outputs a supply prohibition signal to the clock supply control circuit 58, whereby the clock supply of the write counter 59 is prohibited. Thus, even if the stuff pulse arrives, it is not written in the elastic memory, and the stuff pulse can be removed. As described above, the clock supplied to the write counter is missing at the stuff, but the average frequency matches the clock frequency of the multiplexed digital data signal on the transmission side. The frequency-divided signal of the clock supplied to the write counter becomes the input of the phase comparator 63 of the smoothed phase-locked circuit for destuff clock recovery, and is controlled by the difference output thereof to control the voltage-controlled oscillator 6.
A destuff clock of frequency f1 of 4 is regenerated.
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００７[Correction target item name] 0007
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００７】[0007]
【発明が解決しようとする課題】上記のようにスタッフ
同期を行うと、それに伴って特有の待ち合わせジッタを
生じるという課題があった。これは図１８に示すよう
に、送信側のメモリの書き込み、読み出しカウンタの位
相差から決まるスタッフ要求時点（図１８の位相差が横
軸のしきい値を越えた時点）と、周期的に定められてい
る多重化フレームの中のスタッフ挿入位置（図１９の
Ｖ）との間にずれがあるためによるもので、低周波成分
を持ったスタッフジッタを生じる。このジッタの低周波
成分は、その周波数成分が低く、位相同期ループ中のフ
ィルタのカットオフ周波数より低いため吸収されず、デ
スタッフクロックにジッタとして現れるため大きな問題
となってきた。When the stuff synchronization is performed as described above, there is a problem that a peculiar waiting jitter is generated accordingly. As shown in FIG. 18, this is determined periodically at a stuff request time point (time point when the phase difference of FIG. 18 exceeds the threshold value on the horizontal axis) determined by the phase difference of the write / read counter of the memory on the transmission side. This is because there is a deviation from the stuff insertion position (V in FIG. 19) in the existing multiplexed frame, which causes stuff jitter having a low frequency component. Low-frequency component of the jitter, low itsfrequency component is not absorbed lower thanthe cut-off frequency of the filter in the phase locked loop has become a major problem to appear as jitter in destuffing clock.
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００８[Correction target item name] 0008
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００８】この発明は上記のような課題を解決するた
めになされたもので、特に、位相同期ループ中の回路で
吸収できない低周波成分のスタッフジッタの発生を防い
だスタッフ同期方式の送信、受信装置を得る事を目的と
する。The present invention has been made to solve the above problems, and particularly, the stuff-synchronized transmission and reception in which the stuff jitter of the low frequency component which cannot be absorbed by the circuit in the phase locked loop is prevented from occurring. The purpose is to get the device.
【手続補正９】[Procedure Amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００９】[0009]
【課題を解決するための手段】この発明に係わるスタッ
フ同期送信装置は、フレーム周期相当の予め定められた
期間に発生する書き込み低次群クロック数を計数するク
ロック計数回路と、このクロック計数値を符号化するス
タッフ情報符号化回路と、このスタッフ情報符号を伝送
フレーム中の信号に乗せる多重化回路とを備えた。ま
た、この発明に係わるスタッフ同期受信装置は、受信情
報より送信側のフレーム周期相当の予め定められた期間
に発生する送信側書き込みクロックである基準クロック
数を再生し、この再生計数値を任意の整数倍の期間、積
算加算するクロック再生加算回路と、発振基準値を記憶
する制御レジスタとＤ／Ａ変換器とローパスフィルタと
電圧制御発振器とで閉ループ構成されるディジタル位相
同期発振器の発振クロック数を上記対応する定められた
期間、計数するクロック計数回路と、上記クロック再生
加算回路出力と上記クロック計数回路出力との差を上記
発振基準値に加算する減算器を備え、上記位相同期発振
器の発振クロックを受信情報の読み出しクロックとし
た。A stuffsynchronous transmitter according to the present invention includes a clock counting circuit for counting the number of write low-order group clocks generated in a predetermined period corresponding to a frame period, and the clock count value.Code to encode
A tough information coding circuit and a multiplexing circuit for putting the stuff information code on a signal in a transmission frame are provided. Further, the stuffsynchronization receiver according to the present inventionreproduces a reference clock number which is a transmission side write clock generated in a predetermined period corresponding to the frame cycle of the transmission side from the received information, andreproduces this reproduction count value to an arbitrary value. The number of oscillation clocks of a digital phase-locked oscillator, which is a closed loop including a clock regeneration adder circuit for performing integral addition for a period of an integral multiple, a control register for storing an oscillation reference value, a D / A converter, a low pass filter, and a voltage controlled oscillator, The oscillation clock of the phase-locked oscillator is provided with a clock counting circuit that counts for the corresponding predetermined period, and a subtractor that adds the difference between the output of the clock regeneration adding circuit and the output of the clock counting circuit to the oscillation reference value. Was used as the read clock for the received information.
【手続補正１０】[Procedure Amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１０[Correction target item name] 0010
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１０】請求項３の発明のスタッフ同期送信装置、
請求項４の発明のスタッフ同期受信装置は、それぞれ請
求項１及び請求項２の装置において、予め定められた計
測周期間の基準クロック数の中心値を定め、送信符号化
値は該中心値からの差分を送信し、また受信側では、計
測周期間の基準クロック数の中心値を定めて該中心値を
記憶する基準計数値記憶回路を備え、受信した差分計数
値に上記基準計数値を加えて予め定められた期間の再生
クロック数とした。つまり送受信を差分値のみとした。
請求項５の発明のスタッフ同期信号送信装置は、請求項
１の装置において、低次群データの書き込みクロックで
ある基準クロックと、送信側のクロックとの位相差を検
出し、識別値を与える位相差検出識別回路を備え、上記
位相差識別値を同期用のスタッフ情報符号として送信す
るようにした。請求項６の発明のスタッフ同期受信装置
は、請求項２記載の受信装置に更に、多数決判定回路を
付加し、複数個の同一のスタッフ情報符号を受信して、
過半の数値が一致したスタッフ情報符号を対応するスタ
ッフパルス発生周期間の基準クロック数であると判定す
るようにした。A stuffsynchronization transmitter according to the invention of claim 3,
According to a fourth aspect of the present invention, in the stuffsynchronization receiving apparatus according to the first aspect and the second aspect, respectively, a central value of a reference clock number between predetermined measurement periods is determined, and a transmission coded value is calculated from the central value. Is transmitted, and the receiving side is provided with a reference count value storage circuit that determines the center value of the number of reference clocks between measurement cycles and stores the center value, and adds the reference count value to the received difference count value. And the number of reproduction clocks in a predetermined period. That is, the transmission and reception are limited to the difference value.
According to a fifth aspect of the present invention, there is provided the stuff synchronization signal transmitting apparatus according to the first aspect, which detects a phase difference between a reference clock which is a writing clock of low-order group data and a clock on the transmitting side and gives an identification value. A phase difference detection / identification circuit is provided, and the phase difference identification value is transmitted as a stuff information code for synchronization. The stuffsynchronization receiver of the invention of claim 6 further comprises a majority decision circuit in addition to the receiver of claim 2 to receive a plurality ofidentical stuff information codes ,
The stuff information code having the same majority value is determined to be the reference clock number in the corresponding stuff pulse generation period.
【手続補正１１】[Procedure Amendment 11]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１１[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１１】請求項７の発明のスタッフ同期受信装置
は、請求項２記載の受信装置に更に、誤り検出／訂正回
路を付加し、誤り訂正符号を付加したスタッフ情報符号
を受信し、伝送誤りを訂正して基準クロック数を定める
ようにした。請求項８の発明のスタッフ同期送信装置、
請求項９の発明のスタッフ同期信号受信装置は、それぞ
れ請求項１及び請求項２の装置において、データ処理の
一部をｊ並列処理すると共に、基準クロックをｊ分周
し、上記ｊ分周後のクロックでスタッフ同期をとるよう
にした。請求項１０の発明のスタッフ同期受信装置は、
請求項２記載の受信装置に更に、伝送符号誤り率監視回
路と、過去のスタッフパルス発生周期間対応のクロック
再生値を記憶するスタッフ情報メモリを付加し、受信し
たスタッフ情報の符号誤り率が設定しきい値より劣化し
た場合には、上記スタッフ情報メモリのデータを用いて
補間または選択出力して基準クロック数を定めるように
した。請求項１１の発明のスタッフ同期受信装置は、請
求項２記載の受信装置に更に、受信情報より送信側の定
められた期間に発生する基準クロック数を再生し、更に
同期制御周期期間にわたり加算する際に、加算結果を設
定値内に収める計数値リミッタ回路を付加した。The staff of the invention of claim 7Synchronous receiver
Is the error detection / correction circuit of the receiver according to claim 2.
Path and add error correction codeStaff information code added
To correct the transmission error and determine the reference clock number
I did it. Staff of the invention of claim 8Synchronous transmitter,
The stuff synchronization signal receiving apparatus according to the invention of claim 9 is respectively
In the device according to claim 1 and claim 2,
Partial parallel processing and dividing the reference clock by j
Then, the staff is synchronized with the clock after dividing by the above j.
I chose Staff of the invention of claim 10Synchronous receiverIs
The transmission apparatus according to claim 2, further comprising a transmission code error rate monitoring circuit.
Clock corresponding to the path and past stuff pulse generation period
A staff information memory that stores the playback value is added and received.
Error rate of the stuff information deteriorated below the set threshold.
If you use the data in the staff information memory,
Set the reference clock number by interpolation or selective output
did. Staff of the invention of claim 11Synchronous receiverIs the contract
In addition to the receiving device described in claim 2, it is possible to determine the transmission side from the reception information
Regenerate the number of reference clocks generated in the specified period, and
Synchronous control cycle periodWhen adding over, set the addition result
A count value limiter circuit that fits within a fixed value was added.
【手続補正１２】[Procedure Amendment 12]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１２[Correction target item name] 0012
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１２】[0012]
【作用】この発明におけるスタッフ同期送信装置及びス
タッフ同期受信装置は、それぞれスタッフパルス発生周
期間の低次群クロック数が符号化されてスタッフ同期用
の基準クロック信号として送信され、受信側では、これ
が再生され、更に同期制御周期を任意の整数倍として長
く設定し、この間に再生した基準クロック値が積算加算
されて新しいディジタル位相同期発振器の発振基準値と
して設定される。請求項３から請求項１０のスタッフ同
期送信装置及びスタッフ同期受信装置は、それぞれ更に
以下の動作が付加、または変更される。即ち、送受信の
基準クロック値を差分のみとしたので受信側では中心値
が加算される。また、送信側の書き込みクロックと、送
信クロックとの位相差が識別値として検出され、受信側
ではこの伝送された識別値符号に基づきディジタル位相
同期発振器の発振基準値が選ばれる。また、同一の受信
スタッフ情報が複数ある場合は、多数決判定されて最も
確からしい基準クロック値が再生される。また、誤り訂
正符号が付加されている場合には、誤り訂正が行われて
後、基準クロックが再生される。また、クロックが１／
ｊ分周され、この１／ｊ分周後のクロックをもとに処理
が行われる。また、伝送符号誤りが多い場合には、記憶
基準クロック値が補間されて伝送された基準クロック値
に替わって用いられる。また、再生基準クロックの範
囲、またはその積算加算値の範囲が制限される。In the stuffsynchronization transmitter and the stuffsynchronization receiver according to the present invention , the number of low-order group clocks during the stuff pulse generation period is encoded and transmitted as the stuff synchronization reference clock signal. It is regenerated, and the synchronization control period is set to a long value by multiplying it by an arbitrary integer. During this period, the regenerated reference clock values are integrated and added to be set as an oscillation reference value of a new digital phase locked oscillator. Staffthe same asclaimed in claim 10, claim 3
The following operation is further added or changed to each of the temporarytransmission apparatus and the stuffsynchronization receiving apparatus . That is, since the transmission / reception reference clock value is only the difference, the center value is added on the receiving side. Also, the phase difference between the write clock on the transmitting side and the transmitting clock is detected as an identification value, and the oscillation reference value of the digital phase locked oscillator is selected on the receiving side based on the transmitted identification value code. If there are a plurality of pieces of the same reception staff information, the majority decision is made and the most probable reference clock value is reproduced. If an error correction code is added, the reference clock is regenerated after the error correction. Also, the clock is 1 /
The frequency is divided by j,and processing is performedbased on theclock after the1 / j frequency division. When there are many transmission code errors, the stored reference clock value isinterpolated and used in place of the transmitted reference clock value. Further, the range of the reproduction reference clock or the range of its integrated addition value is limited.
【手続補正１３】[Procedure Amendment 13]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１３[Correction target item name] 0013
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１３】[0013]
【実施例】実施例１．本発明のスタッフ用同期送信装置
と受信装置の実施例を図１、図２に基づいて説明する。
図１は、発明部分に関する送信装置の構成図である。図
において、１は低次群のデータを書き込み、速度整合し
て伝送側クロックでデータが読み出されるエラスティッ
クメモリ、２は低次群のクロックが得られない場合に替
わりにクロックを生成するビット同期回路、３は本発明
の送信側の主要な要素であるクロック計数回路である。
４はエラスティックメモリから伝送側にデータを読み出
すタイミングを制御する読み出し制御回路、５はクロッ
ク計数回路３の時間間隔を与える計数周期生成回路、６
はクロック計数回路３の計数値を符号化してスタッフ制
御信号や各種サービス情報を生成するスタッフ情報符号
化回路、７は合成回路である。８は伝送路クロック生成
回路、９は多重化回路である。EXAMPLES Example 1. An embodiment of the staffsynchronous transmitter and receiver of the present invention will be described with reference to FIGS. 1 and 2.
FIG. 1 is a block diagram of a transmission device relating to the invented part. In the figure, reference numeral 1 is an elastic memory in which low-order group data is written and data is read out by a transmission-side clock with speed matching, and 2 is a bit synchronization that generates a clock instead of a low-order group clock when not obtained. The circuit 3 is a clock counting circuit which is a main element on the transmitting side of the present invention.
Reference numeral 4 is a read control circuit that controls the timing of reading data from the elastic memory to the transmission side, and 5 isa counting cycle generation circuit that gives thetime interval of the clock counting circuit 3, 6
Encodes the count value of the clock counting circuit 3and stuffs it.
Staff information code that generates traffic signals and various service information
A digitizing circuit , and 7 is a synthesizing circuit. Reference numeral 8 is a transmission path clock generation circuit, and 9 is a multiplexing circuit.
【手続補正１４】[Procedure Amendment 14]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１４】図２は、発明部分に関する受信装置の構成
図である。図において、１０は多重分離回路、１１は多
重分離されたスタッフ情報符号を復号化するスタッフ情
報復号化回路、１２は受信データをエラスティックメモ
リに書き込むタイミングを制御する書き込み制御回路、
１３はエラスティックメモリ、１４は復号された基準ク
ロック値を再生するクロック数再生回路である。１５は
送信側計数時間間隔に一致し、クロック数が更新される
周期を決める計数周期再生回路、１６は再生クロック数
の積算加算結果により間欠的に位相比較を行なう周期を
決める位相比較周期生成回路である。１７は減算器、１
８は加算器、１９はディジタル位相同期発振器の現在の
発振周波数を与える発振基準値を記憶している制御レジ
スタ、２０はＤ／Ａ変換器、２１はローパスフィルタ、
２２は電圧制御発振器、２３はこの積算加算期間対応の
時間に発生した、ディジタル位相同期発振器の現在の発
振クロックの積算値を計数するクロック計数回路で、こ
れらは閉ループを構成してディジタル位相同期発振器と
なっている。FIG. 2 is a block diagram of a receiving apparatus relating to the invention part. In the figure, 10 is a demultiplexing circuit, 11 is a stuff information decoding circuit that decodes the demultiplexed stuff information code, 12 is a write control circuit that controls the timing of writing received data to an elastic memory,
Reference numeral 13 is an elastic memory, and 14 is a clock number reproducing circuit for reproducing the decoded reference clock value.15 is
The number of clocks is updated according to the transmission side counting time interval
Counting cycle reproduction circuit that determines the cycle, 16 is the number of reproduction clocks
The period for intermittent phase comparison based on the cumulative addition result of
It is a phase comparison period generation circuit fordetermining . 17 is a subtractor, 1
8 is an adder, 19 is a control register that stores an oscillation reference value that gives the current oscillation frequency of the digital phase locked oscillator, 20 is a D / A converter, 21 is a low-pass filter,
Reference numeral 22 is a voltage-controlled oscillator, and 23 is a clock counting circuit that counts the integrated value of the current oscillation clock of the digital phase-locked oscillator generated at the time corresponding to this integration-addition period. Has become.
【手続補正１５】[Procedure Amendment 15]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１５[Name of item to be corrected] 0015
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１５】次にこの動作を説明する。図１において、
送信装置では低次群の入力信号がエラスティックメモリ
１に低次群のクロック速度で連続して書き込まれる。低
次群のクロックが入力信号とともに供給されない場合は
ビット同期回路２で再生されたクロックが供給される。
低次群のクロックはクロック計数回路３で、伝送クロッ
クを時間基準として作成されるスタッフ挿入基本周期
（通常はスタッフ制御信号を挿入する伝送フレームある
いはそれを構成するサブフレーム）に入力される個数が
計数される。このクロックの計数値は低次群のクロック
及び伝送クロックの両者の変動範囲を考慮して定まり、
それより広いいくつかの整数値として決まる。即ち、低
次群の単位時間当りのクロック数をｆ1（ｆ1の変動範
囲：ｆ10−δ≦ｆ1≦ｆ10＋δ）とし、スタッフ挿入基
本周期をＴ1（Ｔ1の変動範囲：Ｔ10−ε≦Ｔ1≦Ｔ10
＋ε）とすると、上記低次群のクロック計数値Ｎはガウ
スの記号［ ］（［ｎ］はｎを超えない最大の整数）を
用いて［（Ｔ10−ε）（ｆ10−δ）≦Ｎ≦（Ｔ10＋ε）
（ｆ10＋δ）］＋１を満足する整数値の組み合わせとな
る。Next, this operation will be described. In FIG.
In the transmitter, the input signals of the low order group are continuously written in the elastic memory 1 at the clock speed of the low order group. When the clock of the low order group is not supplied together with the input signal, the clock regenerated by the bit synchronizing circuit 2 is supplied.
The clock of the low-order group is the clock counting circuit 3, and the number input to the stuff insertion basic cycle (usually the transmission frame in which the stuffing control signal is inserted or the subframes forming the stuffing control signal) created with the transmission clock as the time reference Counted. The count value of this clock is determined in consideration of the variation range of both the low-order group clock and the transmission clock,
It is determined as some integer value wider than that. That is, the number of clocks per unit time of the low-order group is f1 (variation range of f1 : f10 −δ ≦ f1 ≦ f10 + δ), and the stuff insertion basic period is T1 (variation range of T1 :T10 −ε ≦ T1 ≦T10
+ Ε ), the clock count valueN of the low-order groupis
The symbol [] ([n] is the maximum integer not exceeding n)
Using [(T10 −ε) (f10 −δ) ≦ N ≦ (T10 + ε)
A combination of integer valuesthat satisfies(f10 + δ)] + 1 .
【手続補正１６】[Procedure Amendment 16]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１７[Correction target item name] 0017
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１７】次に受信装置を説明する。図２において、
受信装置では伝送路で送られてきた直列伝送信号が複数
の低次群の入力信号から構成されている場合は、多重分
離回路１０で直列・並列変換され多重分離された個々の
同期化低次群信号が出力される。また、スタッフ情報復
合化回路１１で個々のスタッフ情報が分離される。次に
このスタッフ制御情報により、書き込み制御回路１２で
は分離された同期化低次群信号中の正味の低次群の入力
信号に相当するデータのみ（送信側で非同期関係の速度
差を吸収するため挿入したスタッフデータとサービス情
報は除いて）を書き込むための制御信号を生成し、エラ
スティックメモリ１３に上記データを書き込む。スタッ
フ情報復号化回路１３で分離されたスタッフ制御情報は
クロック数再生回路１４に入力され、送信側と逆動作に
よってスタッフ制御情報に対応したクロック計数値を再
生する。この再生クロック計数値は送信側で伝送クロッ
クを時間基準として作成されるスタッフ挿入基本周期
（通常はスタッフ制御信号を挿入する伝送フレームある
いはそれを構成するサブフレーム）ごとに更新される。
受信側ではこの更新周期ごとに信号処理を行うためのタ
イミング信号を同期化低次群信号のクロック信号をもと
に１５の計数周期生成回路で作成する。図３はこの関係
を示した説明図であり、図においてｔ1 がスタッフ挿入
基本周期で、この間に基準クロック数をカウントする。
これをｍ回繰返し、加算して制御周期であるｔ2 とな
る。次に図３の更新周期ｔ1 ごとに再生されたクロック
計数値は加算回路２４に供給され、位相比較周期生成回
路１６で作成される更新周期の任意の整数ｍ倍の周期か
らなる位相比較周期ｔ2 の期間中に逐次加算される。こ
の逐次加算された合計値は減算回路１７の被減算値レジ
スタに格納される。この合計値は位相比較周期の期間中
送信側で発生し計数されたクロック数に相当する。Next, the receiver will be described. In FIG.
In the receiving device, when the serial transmission signal sent through the transmission path is composed of the input signals of a plurality of low-order groups, the individual demultiplexing low-order signals which are serial / parallel converted and demultiplexed by the demultiplexing circuit 10 are provided. A group signal is output. Also,staff information recovery
The compounding circuit 11 separates individual staff information. Next, according to this stuff control information, only the data corresponding to the input signal of the net low-order group in the synchronized low-order group signals separated in the write control circuit 12 (to absorb the asynchronous speed difference on the transmission side). Insertedstaff data and service information
Distribution generates a control signal for writing except for), writes the data in the elastic memory 13. The stuff control information separated by the stuff information decoding circuit 13 is input to the clock number reproduction circuit 14, and the clock count value corresponding to the stuff control information is reproduced by the operation opposite to the transmitting side. This reproduction clock count value is updated for each stuff insertion basic cycle (usually a transmission frame in which a stuff control signal is inserted or a subframe constituting the stuff control signal) created on the transmission side with the transmission clock as a time reference.
On the receiving side, a timing signal for performing signal processing at each update cycle is created by 15counting cycle generation circuits based on the clock signal of the synchronized low-order group signal. FIG. 3 is an explanatory diagram showing this relationship. In the figure, t1 is the stuff insertion basic period, during which the number of reference clocks is counted.
This is repeated m times and added to obtain the control period t2 . Next, the clock count value regenerated for each update cycle t1 in FIG. 3 is supplied to the adder circuit 24, and the phase comparison cycle composed of a cycle of an arbitrary integer m times the update cycle created by the phase comparison cycle generation circuit 16. It is sequentially added during the period of t2 . The sequentially added total value is stored in the subtracted value register of the subtraction circuit 17. This total value corresponds to the number of clocks generated and counted on the transmission side during the phase comparison period.
【手続補正１７】[Procedure Amendment 17]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２０[Correction target item name] 0020
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２０】図５は図４の送信装置に対応した受信装置
の構成を示し、請求項４の実施例を示す図である。送信
装置に対応して、送信側低次群クロックのｔ1 周期中の
中心値を２９の基準オフセット計数値発生回路にセット
する。こうして、送信された差分値に対し、加算器２８
の出力がｔ1 期間の基準クロック数を再生する。次に動
作を説明する。スタッフ情報復合化回路１１で分離され
た上記自然２進数表示のスタッフ制御情報は、計数周期
生成回路１５で作成される更新周期ごとに、加算回路２
４に直接入力する。次に、このスタッフ制御情報は位相
比較周期生成回路１６で作成される更新周期の任意の整
数ｍ倍の周期からなる位相比較周期ｔ2 の期間中に逐次
加算される。次にこの加算結果は加算器２８に供給され
基準オフセット計数値発生回路２９からの基準オフセッ
ト値が加算される。上記の例では基準オフセット計数値
としてＮ×ｍ（ｍは、位相比較周期ｔ2 ＝ｍ×更新周期
ｔ1 を満足する整数値である）を発生させる。この様に
して生成された加算器２８の出力は、位相比較周期ｔ2
の期間中に送信側で発生し計数されたクロック数に相当
する。この出力は減算回路１７の減算値レジスタに格納
される。他の部分の構成は図２と同じになる。こうし
て、低次群クロックの中心値からの差分の情報伝送のみ
でよく、送受信装置の回路規模を減らすことができる。FIG. 5 shows the configuration of a receiving device corresponding to the transmitting device of FIG. 4, and is a diagram showing an embodiment of claim 4. In FIG. Corresponding to the transmitter, the central value of the low-order group clock of the transmitting side during the t1 cycle is set in the reference offset count value generating circuit of 29. Thus, with respect to the difference value transmitted, the adder 28
Output regenerates the number of reference clocks in the t1 period. Next, the operation will be described. The stuff control information in natural binary number display separated by the stuff information decoding circuit 11 is thecounting cycle.
For each update cycle created by thegeneration circuit 15, the addition circuit 2
Type in 4 directly. Next, the stuffing control information is sequentially added during the phase comparison cycle t2 which is an integer m times the update cycle created by the phase comparison cycle generation circuit 16. Next, this addition result is supplied to the adder 28, and the reference offset value from the reference offset count value generation circuit 29 is added. In the above example, N × m (m is an integer value that satisfies the phase comparison cycle t2 = m × update cycle t1 ) is generated as the reference offset count value. The output of the adder 28 thus generated is the phase comparison cycle t2
Corresponds to the number of clocks generated and counted on the transmission side during the period. This output is stored in the subtraction value register of the subtraction circuit 17. The configuration of the other parts is the same as in FIG. In this way, only the information transmission of the difference from the central value of the low-order group clock is required, andthe circuit scale of the transmitting / receiving device can bereduced .
【手続補正１８】[Procedure 18]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２３[Name of item to be corrected] 0023
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２３】実施例４．本発明のスタッフ同期送信装置
の他の実施例を図６、図７を用いて説明する。図６は図
１の送信装置の構成中のクロック計数回路３の他の構成
例を示し、請求項５の実施例を示す図である。低次群ク
ロックである基準クロックの基本的なクロック数は予め
判っている。これに対し、３０の第１の分周回路は例え
ば任意の数として１／ｋクロックを分周回路、３１は第
２の１／ｋ分周回路である。３２は分周後の両者のクロ
ックの位相を比較する位相差検出回路、３３は検出位相
差をノルマライズして幾つかの識別レベルとして与える
位相差識別回路である。動作は次のようになる。低次群
クロックは書き込みクロック分周器３０に入り、任意の
整数比ｋで分周され、位相比較パルスが生成されて位相
差検出回路３２に入力される。次に読みだし制御回路４
から出力される読みだしクロックは、読みだしクロック
分周器３１に入り書き込み側と同じ任意の整数比ｋで分
周され、位相比較パルスが生成されて位相差検出回路３
２の他の入力となる。位相差検出回路３２では、読みだ
し側を基準にした書き込み側の位相差が出力される。通
常読みだし側の速度が速いため、読みだし側の位相が序
序に進んで行き（読み出し側を基準にすると書き込み側
との位相差が大きくなる）、スタッフにより引き戻され
るようになる。Example 4. Another embodiment of the stuffsynchronization transmitter of the present invention will be described with reference to FIGS. 6 and 7. FIG. 6 is a diagram showing another configuration example of the clock counting circuit 3 in the configuration of the transmission device of FIG. 1, and showing an embodiment of claim 5. The basic clock number of the reference clock, which is a low-order group clock, is known in advance. On the other hand, the first frequency dividing circuit of 30 is a frequency dividing circuit of 1 / k clock as an arbitrary number, and 31 is a second 1 / k frequency dividing circuit. Reference numeral 32 is a phase difference detection circuit for comparing the phases of both clocks after frequency division, and 33 is a phase difference identification circuit for normalizing the detected phase difference and giving it as some identification levels. The operation is as follows. The low-order group clock enters the write clock divider 30, is divided by an arbitrary integer ratio k, and a phase comparison pulse is generated and input to the phase difference detection circuit 32. Next read control circuit 4
The read clock output from the read clock divider 31 enters the read clock frequency divider 31 and is divided by the same arbitrary integer ratio k as that on the write side to generate a phase comparison pulse and the phase difference detection circuit 3
It becomes the other input of 2. The phase difference detection circuit 32 outputs the phase difference on the writing side with reference to the reading side. Since the speed of the reading side is usually fast, the phase of thereading side advances in order(when the reading side is the reference, the writing side
And the phase difference between them will increase), and the staff will pull back.
【手続補正１９】[Procedure Amendment 19]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２４[Name of item to be corrected] 0024
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２４】この位相差出力は、位相差識別回路３３で
伝送クロックを時間基準として作成されるスタッフ挿入
基本周期ｔ1 （通常はスタッフ制御信号を挿入する伝送
フレームあるいはそれを構成するサブフレーム）に発生
する低次群クロック数に対応する図７に示される位相差
識別しきい値に基づき識別されたクロック数が出力され
る。図７では両パルスの相対位相が示され、伝送クロッ
ク速度が速くなると相対位相が差が拡がり、低次群クロ
ック分周パルスはシフトしていくことになる。例えば、
位相差検出回路３２の出力電圧により４箇所のしきい値
が設定されると、上記スタッフ挿入基本周期ごとに実施
されるスタッフ判定時点に書き込み分周パルスが上記し
きい値内のどの位置にあるかによってＮ、Ｎ＋１、Ｎ＋
２のいずれかの等価計数クロック数が出力される。この
クロック数はスタッフ情報符号化回路６に供給される。
他の部分の構成は図１と同じである。この構成では、送
信装置に基準クロックの計数回路が不要となる。受信側
は図２と同じ構成となる。This phase difference output is sent to the stuff insertion basic cycle t1 (usually a transmission frame in which a stuff control signal is inserted or a subframe constituting the stuff control signal) created by the phase difference identification circuit 33 with the transmission clock as a time reference. The number of clocks identified based on the phase difference identification threshold shown in FIG. 7 corresponding to the number of low order group clocks to be generated is output. In Figure 7 the relative phases of the two pulses are shown,the transmission clock
The higher the speed, the wider therelative phase difference becomes, andthe lower-order group
The clock divided pulse will be shifted. For example,
When four threshold values are set by the output voltage of the phase difference detection circuit 32, the write frequency dividing pulse is located at any position within the above threshold value at the time of the stuff judgment performed at each stuff insertion basic cycle. N, N + 1, N +
Either of the equivalent count clock numbers 2 is output. This clock number is supplied to the stuff information encoding circuit 6.
The configuration of the other parts is the same as in FIG. With this configuration, the transmitter does not require a reference clock counting circuit. Receiver
Has the same configuration asin FIG.
【手続補正２０】[Procedure amendment 20]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２５[Name of item to be corrected] 0025
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２５】実施例５．本発明のスタッフ同期信号送信
装置の他の実施例を説明する。本実施例は、実施例２と
実施例４とを組合せたものである。本実施例では、クロ
ック計数回路の構成は図６と同じになる。また、スタッ
フ情報符号化回路は図４と同じになる。動作は次のよう
になる。まず、位相差識別計数回路の出力の等価計数ク
ロック数は、スタッフ情報符号化回路の減算器２５に入
力される。そして、基準オフセット計数値発生回路２７
からの基準オフセット値（発生しうる最小計数値）が減
算される。例えば、クロックの計数値としてＮ、Ｎ＋
１、Ｎ＋２の３通りの組み合わせが発生する場合、基準
オフセット計数値発生回路２７からＮを発生させれば、
減算回路２５の出力に自然２進数表示でそれぞれ、（０
０）、（０１）、（１０）が出力され、これをスタッフ
制御情報とする。以下の動作は先の実施例と同様であ
る。Example 5. Another embodiment of the stuff synchronization signal transmitter of the present invention will be described. This embodiment is a combination of the second embodiment and the fourth embodiment. In this embodiment, the configuration of the clock counting circuit is the same as in FIG. The stuff information encoding circuit is the same as that in FIG. The operation is as follows. First, the number of equivalent counting clocks output from thephase difference identifying and counting circuit is input to the subtracter 25 of the stuff information encoding circuit. Then, the reference offset count value generation circuit 27
The reference offset value (minimum count value that can occur) from is subtracted. For example, as the count value of the clock, N, N +
When three combinations of 1 and N + 2 occur, if N is generated from the reference offset count value generation circuit 27,
In the output of the subtraction circuit 25, in natural binary number display, (0
0), (01) and (10) are output and are used as the staff control information. The subsequent operation is similar to that of the previous embodiment.
【手続補正２１】[Procedure correction 21]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２７[Name of item to be corrected] 0027
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２７】実施例６．本実施例は、実施例３と実施例
４とを組合せたものである。従って、実施例でのクロッ
ク計数回路の構成は図６と同じになる。またスタッフ情
報符号化回路は図４と同じになる。等価計数クロック数
がスタッフ情報符号化回路に入り、減算回路２５で基準
オフセット値（整数値）が減算される。クロックの計数
値としてＮ、Ｎ＋１、Ｎ＋２の３通りの場合、減算回路
出力に２の補数表示でそれぞれ、（１１）、（００）、
（０１）が出力され、これをスタッフ制御情報とする。
以後、先の実施例と同様の動作となる。Example 6. This embodiment is a combination of the third and fourth embodiments. Therefore, the configuration of the clock counting circuit in the embodiment is the same as that in FIG. The stuff information encoding circuit is the same as that inFIG . The equivalent count clock number enters the stuff information encoding circuit, and the subtraction circuit 25 subtracts the reference offset value (integer value). When there are three clock count values, N, N + 1, and N + 2, (11), (00),
(01) is output and used as the staff control information.
After that, the same operation as that of the previous embodiment is performed.
【手続補正２２】[Procedure correction 22]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２８[Correction target item name] 0028
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２８】実施例７．本発明のスタッフ同期送信装置
と受信装置の他の実施例を図８、図９を用いて説明す
る。スタッフ情報が誤まると、受信側では正しいスタッ
フ同期が出来ない。多重化送信の場合には、スロットに
空きがあるので、同一のスタッフ情報を複数個、フレー
ムに乗せて伝送し、受信側では、全情報が一致していな
い場合でも、最も確からしい数値を選択するようにすれ
ば信頼性が上る。本実施例では受信装置に多数決回路を
設けた。本実施例では、送信側で伝送クロックを時間基
準として作成されるスタッフ挿入基本周期（通常はスタ
ッフ制御信号を挿入する伝送フレームあるいはそれを構
成するサブフレーム）ごとに６のスタッフ情報符号化回
路でスタッフ情報が生成される。次にこの情報は図８の
３４のスタッフ情報割当回路に供給され、上記伝送フレ
ームあるいはそれを構成するサブフレーム中の３か所以
上に、このスタッフ情報を奇数個分散配置して多重す
る。受信側ではスタッフ情報復号化回路１１で上記分散
配置されたスタッフ情報が分離され、図９のスタッフ情
報多数決判定回路３５に送られ、スタッフ情報を構成す
る複数のディジットのそれぞれに多数決判定を適用した
結果により受信スタッフ制御情報が決定される。このス
タッフ制御情報は図２のクロック数再生回路１４あるい
は図５の加算回路２４に供給される。Example 7. Another embodiment of the stuffsynchronization transmitting apparatus and the receiving apparatus of the present invention will be described with reference to FIGS. 8 and 9. If the staff information is incorrect, the reception side cannot perform correct staff synchronization. In the case of multiplex transmission, there is an empty slot, so the same stuff information is sent in multiple frames and transmitted, and the receiving side selects the most probable value even if all the information does not match. If you do so, the reliability will increase. In this embodiment, the receiving device is provided with a majority circuit. In this embodiment, six stuff information encoding circuits are provided for each stuff insertion basic cycle (usually a transmission frame in which a stuff control signal is inserted or a subframe constituting the stuff control signal) created on the transmission side using the transmission clock as a time reference. Staff information is generated. Next, this information is supplied to the stuff information allocation circuit 34 in FIG. 8, and an odd number of this stuff information is distributed and multiplexed at three or more places in the transmission frame or the subframes forming the transmission frame. On the receiving side, the staff information decoding circuit 11 separates the distributed stuff information and sends it to the staff information majority decision circuit 35 of FIG. 9, and applies the majority decision to each of the plurality of digits forming the staff information. The reception staff control information is determined according to the result. The stuff control information is supplied to the adding circuit 24 of the clock number reproducing circuit 14 orFIG. 5 in FIG.
【手続補正２３】[Procedure amendment 23]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２９[Name of item to be corrected] 0029
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２９】実施例８．本発明のスタッフ同期送信装置
と受信装置の他の実施例を図１０、図１１を用いて説明
する。スタッフ情報の信頼性を高める他の方法に、送信
側で誤り訂正符号を生成して付加し、受信側では誤り検
出／訂正して正しい情報を復元するやり方がある。本実
施例は送信装置では、伝送クロックを時間基準として作
成されるスタッフ挿入基本周期ごとにスタッフ情報符号
化回路６でスタッフ情報を生成する。この情報を図１０
の誤り訂正符号生成／付加回路３６に入力し、誤り訂正
符号が生成されてその内容が付加されたスタッフ情報デ
ータが出力され多重化回路７に供給される。受信装置で
は、スタッフ情報復号化回路１１で上記誤り訂正符号が
付加されたスタッフ情報データが分離され、図１１の誤
り検出／訂正回路３７に入力し、ここで伝送中に誤りが
発生しても正しく訂正されたスタッフ制御情報が、再生
出力される。このスタッフ制御情報は図２のクロック数
再生回路１４あるいは図５の加算回路２４に供給され
る。Example 8. Another embodiment of the stuffsynchronization transmitting apparatus and the receiving apparatus of the present invention will be described with reference to FIGS. 10 and 11. As another method for increasing the reliability of the stuff information, there is a method in which an error correction code is generated and added on the transmission side, and error detection / correction is performed on the reception side to restore correct information. In the transmitter of this embodiment, the stuff information encoding circuit 6 generates the stuff information for each stuff insertion basic period created with the transmission clock as a time reference. This information is shown in Figure 10.
The error correction code is added to the error correction code generation / addition circuit 36, the error correction code is generated, and the stuff information data to which the content is added is output and supplied to the multiplexing circuit 7. In the receiver, the stuff information decoding circuit 11 separates the stuff information data to which the error correction code has been added, and inputs the stuff information data to the error detection / correction circuit 37 in FIG. 11, where even if an error occurs during transmission. Correctly corrected staff control information is reproduced and output. This stuff control information is supplied to the clock number reproducing circuit 14 of FIG. 2 or the adding circuit 24 of FIG.
【手続補正２４】[Procedure correction 24]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３０[Name of item to be corrected] 0030
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３０】実施例９．本発明のスタッフ同期送信装置
と受信装置の他の実施例を図１２、図１３を用いて説明
する。スタッフィング等、データ処理が一部で並列処理
がされる部分に対し同期をとる必要がある場合もある。
このときは送信側、受信側共にクロックを並列変換分だ
け分周したクロックに対して同期をとればよい。このこ
とは低速動作素子が使用できる利点がある。本実施例は
送信装置では、低次群入力信号が図１２の直列並列変換
回路３８で例えば１／ｊの並列信号に変換され、エラス
ティックメモリ１にはｊ並列データが書き込まれる。入
力低次群クロック信号は分周回路３９でｊ並列の展開数
に対応して１／ｊ分周されてシンボルクロックが作成さ
れ、クロック計数回路３に供給される。他の部分の構成
は図１の構成と同じである。受信装置では、図１３のエ
ラスティックメモリ１３よりシンボルクロック速度でｊ
並列の並列低次群出力信号が読み出され、並列直列変換
回路４０でもとの直列の低次群出力信号が作成されて出
力される。低次群クロック信号は電圧制御発信器２２の
出力を逓倍回路４１で逓倍して使用している。他の部分
の構成は図２の構成と同じである。Example 9. Another embodiment of the stuffsynchronization transmitting apparatus and the receiving apparatus of the present invention will be described with reference to FIGS. 12 and 13. In some cases, it may be necessary to synchronize with a portion of data processing such as stuffing that is performed in parallel.
At this time, both the transmitting side and the receiving side may be synchronized with the clock divided by the parallel conversion. This has the advantage that slow-moving elements can be used. In this embodiment, in the transmitter, the low-order group input signal is converted into a parallel signal of, for example, 1 / j by the serial / parallel conversion circuit 38 of FIG. 12, and j parallel data is written in the elastic memory 1. The input low-order group clock signal is frequency-divided by the frequency dividing circuit 39 by 1 / j in accordance with the number of j-parallel expansions, and a symbol clock is created and supplied to the clock counting circuit 3. The configuration of the other parts is the same as that of FIG. In the receiver, the elastic memory 13 of FIG.
The parallel parallel low-order group output signals are read out, and the original serial low-order group output signals are created and output by the parallel-serial conversion circuit 40. The low-order group clock signal is used by multiplying the output of the voltage control oscillator 22 by the multiplication circuit 41. The configuration of the other parts is the same as that of FIG.
【手続補正２５】[Procedure correction 25]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３１[Correction target item name] 0031
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３１】実施例１０．請求項１０に基づく本発明の
スタッフ同期送信回路と受信回路の他の実施例を説明す
る。本実施例は、スタッフ情報が伝送路で変化、脱落し
た場合にも対処できる装置を説明する。つまり、スタッ
フ情報が認識できない場合でも、過去のクロック値から
補間して現在のクロック値を得るようにしたものであ
る。図１４は請求項１０の受信装置の関係部分の構成図
である。送信側はどの実施例でもよい。受信側では図１
４の符号誤り率特性監視回路４２で伝送路からの受信信
号の伝送品質である符号誤り率特性を常時監視してい
る。そして、予め設定したしきい値以上の符号誤り率特
性になった時、スタッフ情報補間回路４３で劣化する前
のスタッフ情報に置き換えて、符号誤りによる影響を回
避する。しきい値以上の符号誤り率特性が継続している
期間中上記劣化する前のスタッフ情報が継続して置き換
わるようになる。符号誤り率特性が設定しきい値を下回
り、復旧したと判断された場合は、スタッフ情報復合化
回路１１での分離情報がスタッフ情報となってクロック
再生回路に供給される。他の部分の構成は他の実施例と
同じである。Example 10. Another embodiment of the stuffsynchronization transmitting circuit and the receiving circuit of the present invention based on claim 10 will be described. The present embodiment describes an apparatus that can cope with the case where the staff information is changed or dropped on thetransmission path . In other words, even if the staff information can not be recognized,from the past of the clock value
The current clock value is obtainedby interpolation . FIG. 14 is a configuration diagram of a related portion of the receiving apparatus according to claim 10. The sender may be any embodiment. Figure 1 on the receiving side
The code error rate characteristic monitoring circuit 42 of No. 4 constantly monitors the code error rate characteristic which is the transmission quality of the received signal from the transmission line. When the code error rate characteristic is equal to or higher than the preset threshold value, the stuff information interpolating circuit 43 replaces it with the stuff information before deterioration to avoid the influence of the code error. The stuff information before the deterioration continues to be replaced during the period in which the bit error rate characteristic equal to or more than the threshold continues. When it is determined that the code error rate characteristic is below the set threshold value and is restored, the separation information in the stuff information decoding circuit 11 is supplied as stuff information to the clock recovery circuit. The configuration of other parts is the same as that of the other embodiments.
【手続補正２６】[Procedure Amendment 26]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３５[Correction target item name] 0035
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３５】[0035]
【発明の効果】以上のようにこの発明によれば、送信側
では基準クロックを必要期間計数するクロック計数回路
とスタッフ情報符号化回路を設け、スタッフ情報に受信
側スタッフ制御処理のためのスタッフパルス挿入／非挿
入判定情報とともにクロック周波数情報も含ませて伝送
することにより、受信側では対応期間このクロックを情
報を再生し、設定期間積算加算して次のディジタル位相
同期発振器の基準クロックとしたので、等価的に送信側
基準クロックを受信側位相同期発振器入力とすることが
でき、低周波成分のスタッフジッタをも発生させず、安
定した高品質なスタッフ同期信号が実現できる効果があ
る。請求項３ないし請求項１１の発明は、更に以下の効
果がある。即ち、回路規模が小さくできるという効果が
ある。また、クロック数の計数のための回路が不要で回
路規模が小さくてよい。また、スタッフ情報が伝送上誤
っても、多数決判定で誤りを避けられる効果がある。ま
た、誤り訂正符号により、誤りの検出・訂正ができ、信
頼性の高いスタッフ情報が再生できる効果がある。ま
た、ｊ並列伝送処理にも適用でき、低速の素子が使用で
きる効果がある。また、伝送路の状態が大幅に悪化した
場合にも、過去のデータに基づき補間、選択使用した
り、出力を制限するので再生クロックの大幅な変動を抑
える効果がある。As described above, according to the present invention, the transmitting side isprovided with the clock counting circuit for counting the reference clock for the necessary period and the stuffinformation coding circuit, and the stuff information is received.
Stuff pulse insertion / non-insertion for side stuff control processing
Transmission including the clock frequency information together with the entry determination information
By doing so, the receiving side reproduces the information from this clock during the corresponding period, integrates and adds it for the set period, and uses it as the reference clock for the next digital phase-locked oscillator.
It is possible to use the reference clock as the phase-locked oscillator input on the receiving side.
In addition, it is possibleto realize a stable andhigh-quality stuff synchronization signal without generating the stuff jitter of thelow frequency component. The inventions of claims 3 to 11 further have the following effects.That is, there is an effect thatthe circuit scale can be reduced . In addition, a circuit for counting the number of clocks is unnecessary and the circuit scale may be small. Further, even if the staff information is erroneous in transmission, it is possible to avoid an error in the majority decision. Further, the error correction code can detect and correct an error, and has the effect of reproducing highly reliable staff information. Further, it can be applied to the j parallel transmission processing, and has an effect that a low speed element can be used. Further, even when the state of the transmission line is significantly deteriorated, interpolation, selection and use are performed based on the past data, and output is limited, so that there is an effect of suppressing large fluctuations in the reproduction clock.
【手続補正２７】[Procedure Amendment 27]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Name of item to be corrected] Brief description of the drawing
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図面の簡単な説明】[Brief description of drawings]
【図１】この発明の実施例１のスタッフ同期送信装置の
構成図である。FIG. 1 is a configuration diagram of a stuffsynchronization transmitter according to a first embodiment of the present invention.
【図２】この発明の実施例１のスタッフ同期受信装置の
構成図である。FIG. 2 is a configuration diagram of a stuffsynchronization receiver according to the first embodiment of the present invention.
【図３】実施例１の基準クロック計数周期（スタッフ挿
入基本周期）と位相比較周期（位相発振器の次周期の発
振基準値設定期間）の関係を説明する図である。FIG. 3 is a diagram illustrating a relationship between a reference clock counting period (stuff insertion basic period) and a phase comparison period (oscillation reference value setting period of the next period of the phase oscillator) according to the first embodiment.
【図４】この発明の実施例２及び実施例３のスタッフ同
期送信装置の構成図である。[4] staffthe Example 2 and Example 3 of the present invention
It is a block diagram of aperiod transmission device .
【図５】この発明の実施例２及び実施例３のスタッフ同
期受信装置の構成図である。FIG. 5 shows the staff ofthe second and third embodiments of the present invention.
It is a block diagram of anoptical receiver .
【図６】この発明の実施例４のスタッフ同期送信装置の
構成図である。FIG. 6 is a configuration diagram of a stuffsynchronization transmitter according to a fourth embodiment of the present invention.
【図７】実施例４の位相差検出回路と位相差識別回路の
動作説明図である。FIG. 7 is an operation explanatory diagram of the phase difference detection circuit and the phase difference identification circuit according to the fourth embodiment.
【図８】この発明の実施例７のスタッフ同期送信装置の
構成図である。FIG. 8 is a configuration diagram of a stuffsynchronization transmitter according to a seventh embodiment of the present invention.
【図９】この発明の実施例７のスタッフ同期受信装置の
構成図である。FIG. 9 is a configuration diagram of a stuffsynchronization receiver according to a seventh embodiment of the present invention.
【図１０】この発明の実施例８のスタッフ同期送信装置
の構成図である。FIG. 10 is a configuration diagram of a stuffsynchronization transmitter according to an eighth embodiment of the present invention.
【図１１】この発明の実施例８のスタッフ同期受信装置
の構成図である。FIG. 11 is a configuration diagram of a stuffsynchronization receiver according to an eighth embodiment of the present invention.
【図１２】この発明の実施例９のスタッフ同期送信装置
の構成図である。FIG. 12 is a configuration diagram of a stuffsynchronization transmitter according to a ninth embodiment of the present invention.
【図１３】この発明の実施例９のスタッフ同期受信装置
の構成図である。FIG. 13 is a configuration diagram of a stuffsynchronization receiver according to a ninth embodiment of the present invention.
【図１４】この発明の実施例１０のスタッフ同期受信装
置の構成図である。FIG. 14 is a stuffsynchronization receiver of Embodiment 10 of the present invention.
It is a block diagram of atable .
【図１５】この発明の実施例１１のスタッフ同期受信装
置の構成図である。FIG. 15 is a stuffsynchronization receiver according to an eleventh embodiment of the present invention.
It is a block diagram of atable .
【図１６】この発明の実施例１２のスタッフ同期受信装
置の構成図である。FIG. 16 is a stuffsynchronization receiver according to a twelfth embodiment of the present invention.
It is a block diagram of atable .
【図１７】従来方式のスタッフ同期伝送装置の構成図で
ある。FIG. 17 is a block diagram of a conventional stuff synchronization transmission apparatus.
【図１８】従来方式のスタッフ同期伝送装置のスタッフ
ジッタ発生基本メカニズムの説明図である。FIG. 18 is an explanatory diagram of a stuff jitter generation basic mechanism of a conventional stuff synchronization transmission apparatus.
【図１９】スタッフ同期伝送装置の伝送多重化フレーム
構成例を示す図である。[Fig. 19] Fig. 19 is a diagram illustrating a configuration example of a transmission multiplexing frame of the stuff synchronization transmission device.
【符号の説明】 １ エラスティックメモリ ２ ビット同期回路 ３ クロック計数回路 ４ 読み出し制御回路 ５ 計数周期生成回路 ６ スタッフ情報符号化回路 ７ 合成回路 ８ 伝送路クロック源 ９ 多重化回路 １０ 多重分離回路 １１ スタッフ情報復号化回路 １２ 書き込み制御回路 １３ エラスティックメモリ １４ クロック数再生回路 １５計数周期生成回路 １６ 位相比較周期生成回路 １７ 減算回路 １８ 加算回路 １９ 制御レジスタ ２０ ＤＡ変換器 ２１ ローパスフィルタ ２２ 電圧制御発信器 ２３ クロック計数回路 ２４ 加算回路 ２５ 減算回路 ２６ 並列直列変換／多重回路 ２７ 基準オフセット計数値発生回路 ２８ 加算回路 ２９ 基準オフセット計数値発生回路 ３０ 分周回路 ３１ 分周回路 ３２ 位相差検出回路 ３３ 位相差識別回路 ３４ スタッフ情報割当回路 ３５ スタッフ情報多数決判定回路 ３６ 誤り訂正符号生成付加回路 ３７ 誤り検出訂正回路 ３８ 直列並列変換回路 ３９ 分周回路 ４０ 並列直列変換回路 ４１ 逓倍回路 ４２ 符号誤り率特性監視回路 ４３ スタッフ情報補間回路 ４４ スタッフ情報選択補間回路 ４５ スタッフ情報メモリ回路 ４６ 計数値リミッタ回路 ４７ ビット同期回路 ４８ エラスティックメモリ ４９ 書き込みカウンタ回路 ５０ 読み出しカウンタ回路 ５１ 位相比較回路 ５２ スタッフ情報符号化回路 ５３ 合成回路 ５４ クロック供給禁止ゲート ５５ 伝送信号クロック源 ５６ 多重化回路 ５７ 多重分離回路 ５８ クロック供給禁止ゲート ５９ 書き込みカウンタ回路 ６０ エラスティックメモリ ６１ 読み出しカウンタ回路 ６２ スタッフ情報復号化回路 ６３ 位相比較器 ６４ 電圧制御発信器[Explanation of Codes] 1 Elastic Memory 2 Bit Synchronous Circuit 3 Clock Counting Circuit 4 Read Control Circuit 5 Counting Period Generation Circuit 6 Stuff Information Coding Circuit 7 Synthesis Circuit 8 Transmission Line Clock Source 9 Multiplexing Circuit 10 Demultiplexing Circuit 11 Stuff Information decoding circuit 12 Writing control circuit 13 Elastic memory 14 Clock number reproduction circuit 15Counting cycle generation circuit 16 Phase comparison cycle generation circuit 17 Subtraction circuit 18 Addition circuit 19 Control register 20 DA converter 21 Low pass filter 22 Voltage control oscillator 23 Clock counting circuit 24 Addition circuit 25 Subtraction circuit 26 Parallel / serial conversion / multiplexing circuit 27 Reference offset count value generation circuit 28 Addition circuit 29 Reference offset count value generation circuit 30 Frequency division circuit 31 Frequency division circuit 32 Phase difference detection circuit 33 Phase difference identification Circuit 3 Stuff information allocation circuit 35 Stuff information majority decision circuit 36 Error correction code generation addition circuit 37 Error detection and correction circuit 38 Serial parallel conversion circuit 39 Frequency division circuit 40 Parallel serial conversion circuit 41 Multiplication circuit 42 Code error rate characteristic monitoring circuit 43 Stuff information interpolation Circuit 44 Stuff information selection interpolation circuit 45 Stuff information memory circuit 46 Count value limiter circuit 47 Bit synchronization circuit 48 Elastic memory 49 Write counter circuit 50 Read counter circuit 51 Phase comparison circuit 52 Stuff information coding circuit 53 Synthesis circuit 54 Clock supply prohibition Gate 55 Transmission signal clock source 56 Multiplexing circuit 57 Demultiplexing circuit 58 Clock supply prohibition gate 59 Write counter circuit 60 Elastic memory 61 Read counter circuit 62 Stuff information recovery Circuit 63 phase comparator 64 voltage controlled oscillator
【手続補正２８】[Procedure correction 28]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図１[Name of item to be corrected] Figure 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１】[Figure 1]
【手続補正２９】[Procedure correction 29]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図２[Name of item to be corrected] Figure 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図２】[Fig. 2]
【手続補正３０】[Procedure amendment 30]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図４[Name of item to be corrected] Figure 4
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図４】[Figure 4]
【手続補正３１】[Procedure correction 31]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図５[Name of item to be corrected] Figure 5
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図５】[Figure 5]
【手続補正３２】[Procedure correction 32]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図７[Name of item to be corrected] Figure 7
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図７】[Figure 7]
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11995693AJP3317742B2 (en) | 1993-05-21 | 1993-05-21 | Stuff synchronous transmission device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11995693AJP3317742B2 (en) | 1993-05-21 | 1993-05-21 | Stuff synchronous transmission device |
| Publication Number | Publication Date |
|---|---|
| JPH06334621Atrue JPH06334621A (en) | 1994-12-02 |
| JP3317742B2 JP3317742B2 (en) | 2002-08-26 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11995693AExpired - Fee RelatedJP3317742B2 (en) | 1993-05-21 | 1993-05-21 | Stuff synchronous transmission device |
| Country | Link |
|---|---|
| JP (1) | JP3317742B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008148250A (en)* | 2006-12-13 | 2008-06-26 | Hitachi Communication Technologies Ltd | Transmitter and receiver |
| JP2009290735A (en)* | 2008-05-30 | 2009-12-10 | Ntt Electornics Corp | Enable generating circuit for clock regeneration, and clock regenerating circuit |
| JP2011049635A (en)* | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | Data receiving apparatus, data receiving method and program |
| JP2012217108A (en)* | 2011-04-01 | 2012-11-08 | Fujitsu Ltd | Transmission device and transmission method |
| JP2013062687A (en)* | 2011-09-13 | 2013-04-04 | Hitachi Ltd | Data multiplex transmission system, multiplex transmission signal receiver, multiplex transmission signal reception module, and multiplex transmission signal transmitter |
| JP2014039142A (en)* | 2012-08-15 | 2014-02-27 | Nec Network & Sensor Systems Ltd | Staff synchronization control circuit and staff synchronization control method |
| US9226050B2 (en) | 2012-06-11 | 2015-12-29 | Fujitsu Limited | Transmission apparatus and transmission method |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008148250A (en)* | 2006-12-13 | 2008-06-26 | Hitachi Communication Technologies Ltd | Transmitter and receiver |
| JP2009290735A (en)* | 2008-05-30 | 2009-12-10 | Ntt Electornics Corp | Enable generating circuit for clock regeneration, and clock regenerating circuit |
| JP2011049635A (en)* | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | Data receiving apparatus, data receiving method and program |
| JP2012217108A (en)* | 2011-04-01 | 2012-11-08 | Fujitsu Ltd | Transmission device and transmission method |
| JP2013062687A (en)* | 2011-09-13 | 2013-04-04 | Hitachi Ltd | Data multiplex transmission system, multiplex transmission signal receiver, multiplex transmission signal reception module, and multiplex transmission signal transmitter |
| US9226050B2 (en) | 2012-06-11 | 2015-12-29 | Fujitsu Limited | Transmission apparatus and transmission method |
| JP2014039142A (en)* | 2012-08-15 | 2014-02-27 | Nec Network & Sensor Systems Ltd | Staff synchronization control circuit and staff synchronization control method |
| Publication number | Publication date |
|---|---|
| JP3317742B2 (en) | 2002-08-26 |
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|---|---|---|
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| JPH0546130B2 (en) |
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) | Free format text:JAPANESE INTERMEDIATE CODE: A01 Effective date:20020604 | |
| RD04 | Notification of resignation of power of attorney | Free format text:JAPANESE INTERMEDIATE CODE: A7424 Effective date:20040520 | |
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