【０００１】[0001]
【産業上の利用分野】本発明は、ＳＯＩ ＭＯＳ ＦＥＴ
及びその製造方法に係り、特に耐圧の向上、Ｋｉｎｋ効
果の抑制が図れるＳＯＩ ＭＯＳ ＦＥＴ及びその製造方
法に関するものである。FIELD OF THE INVENTION The present invention relates to an SOI MOS FET.
The present invention also relates to a manufacturing method thereof, and more particularly to an SOI MOS FET capable of improving the breakdown voltage and suppressing the Kink effect, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】ＳＯＩ（Silicon On Insulator）技術は
性能向上のための単結晶シリコンへのデバイス構成や、
更にデバイスの高密度化を達成させる三次元構造等の観
点からＭＯＳ ＦＥＴの構造に利用され、有望視される
次世代デバイスの一つであり、現在盛んにその研究が行
われている。2. Description of the Related Art SOI (Silicon On Insulator) technology is a device configuration to single crystal silicon for performance improvement,
Furthermore, it is one of the promising next-generation devices that are used in the structure of MOS FETs from the viewpoint of a three-dimensional structure or the like that achieves higher device densities, and its research is being actively conducted at present.
【０００３】図５は従来のＳＯＩ ＭＯＳ ＦＥＴを説明
するための主要部断面図である。図５において１はＰ型
のＳＯＩ基板、２はＳｉＯ2埋込み層、３はゲート絶縁
膜（ＳｉＯ2）、４はゲート電極（Ｐｏｌｙ−Ｓｉ）、
５はＬＯＣＯＳ酸化膜（ＳｉＯ2）、６、７はそれぞれ
ソース拡散領域、ドレイン拡散領域、８、９はそれぞれ
ソース電極、ドレイン電極（Ａｌ）である。FIG. 5 is a sectional view of a main part for explaining a conventional SOI MOS FET. In FIG. 5, 1 is a P-type SOI substrate, 2 is a SiO2 buried layer, 3 is a gate insulating film (SiO2 ), 4 is a gate electrode (Poly-Si),
Reference numeral 5 is a LOCOS oxide film (SiO2 ), 6 and 7 are a source diffusion region and a drain diffusion region, respectively, and 8 and 9 are a source electrode and a drain electrode (Al), respectively.
【０００４】[0004]
【発明が解決しようとする課題】上述したＳＯＩ ＭＯ
Ｓ ＦＥＴ構造ではＰ型のＳＯＩ基板１の厚さが薄いた
め、いわゆるバルクデバイスでいう基板電流Ｉｐの逃げ
場がなくなり、ソース領域下方からチャネル領域への正
孔電流の移動を生じることとなり、その結果ソース拡散
領域６近傍のチャネル電位が上昇する。このような基板
電流が起因となって生じる電位の上昇はＩｄ−Ｖｄ特性
上のバンプ（障害）でＫｉｎｋ効果と呼ばれている。こ
のようなＫｉｎｋ効果によるソースチャネル間の電位の
上昇は寄生バイポーラ効果としては、ソース・ドレイン
耐圧の低下となって現われ、ＭＯＳＦＥＴの寿命を短く
したり電気的特性等に不具合を生じる。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
In the SFET structure, since the P-type SOI substrate 1 is thin, there is no escape area for the substrate current Ip in a so-called bulk device, which results in the movement of the hole current from below the source region to the channel region. The channel potential near the source diffusion region 6 rises. Such a rise in potential caused by the substrate current is a bump (obstacle) on the Id-Vd characteristics and is called the Kink effect. Such a rise in the potential between the source and the channel due to the Kink effect appears as a parasitic bipolar effect that the breakdown voltage of the source / drain decreases, which shortens the life of the MOSFET and causes a defect in electrical characteristics.
【０００５】そこで本発明は、上記課題を考慮してＩｄ
−Ｖｄ特性に現われるバンプを示すＫｉｎｋ効果を抑制
し、寄生バイポーラ効果として現われるソース・ドレイ
ン耐圧の低下を防止することができるＳＯＩ ＭＯＳ Ｆ
ＥＴを提供することを目的とする。Therefore, in the present invention, in consideration of the above problems, Id
The SOI MOS F capable of suppressing the Kink effect showing the bump appearing in the -Vd characteristic and preventing the decrease in the source / drain breakdown voltage appearing as the parasitic bipolar effect.
The purpose is to provide ET.
【０００６】[0006]
【課題を解決するための手段】上記課題は本発明によれ
ば、一導電型のＳＯＩ基板内にソース拡散領域、ドレイ
ン拡散領域及び該ソース拡散領域とドレイン拡散領域と
の間のチャネル領域を有するＳＯＩ ＭＯＳ ＦＥＴにお
いて、前記ソース拡散領域の下に接して、前記ＳＯＩ基
板内に該ＳＯＩ基板と同一導電型の不純物層を設けたこ
とを特徴とするＳＯＩ ＭＯＳ ＦＥＴによって解決され
る。According to the present invention, the above-mentioned problems include a source diffusion region, a drain diffusion region, and a channel region between the source diffusion region and the drain diffusion region in an SOI substrate of one conductivity type. In the SOI MOS FET, the SOI MOS FET is characterized in that an impurity layer having the same conductivity type as that of the SOI substrate is provided in the SOI substrate in contact with the source diffusion region.
【０００７】更に上記課題は本発明によれば、ＳＯＩ基
板上にゲート絶縁膜を形成する工程と、全面に一導電型
の不純物をイオン注入してチャネル不純物領域を形成す
る工程と、前記ゲート絶縁膜上にゲート電極を形成する
工程と、前記ゲート電極を絶縁膜で被覆した後、前記Ｓ
ＯＩ基板のチャネル不純物領域以外に、前記ＳＯＩ基板
が有する前記一導電型と同一の導電型の不純物をイオン
注入してＳＯＩと同一導電型不純物高濃度層を形成する
工程と、前記不純物高濃度層上に前記ＳＯＩ基板と反対
導電型の浅いソース拡散領域及びドレイン拡散領域を形
成する工程、を有することを特徴とするＳＯＩ ＭＯＳ
ＦＥＴの製造方法によって解決される。Further, according to the present invention, the above object is to form a gate insulating film on an SOI substrate, to form a channel impurity region by ion-implanting an impurity of one conductivity type into the entire surface, and the gate insulating film. Forming a gate electrode on the film, and covering the gate electrode with an insulating film,
Forming a high-concentration impurity layer of the same conductivity type as SOI by ion-implanting an impurity of the same conductivity type as that of the SOI substrate other than the channel impurity region of the OI substrate; And a step of forming a shallow source diffusion region and a drain diffusion region having a conductivity type opposite to that of the SOI substrate thereon.
This is solved by the method for manufacturing the FET.
【０００８】[0008]
【作用】本発明によれば、実施例においても詳細に説明
するように、ソース拡散領域の下に接した領域にチャネ
ル濃度ＮＡより高い不純物濃度（ＮＡ’）層を設けてい
るため正孔の蓄積は、その不純物高濃度層で起き、実効
的チャネル付近では基板効果が小さくなる。According to the present invention, as will be described in detail in the embodiments, since the impurity concentration (NA ') layer having a higher concentration than the channel concentration NA is provided in the region under the source diffusion region, the hole diffusion Accumulation occurs in the high impurity concentration layer, and the substrate effect becomes small in the vicinity of the effective channel.
【０００９】しかも本発明ではタングステンシリサイド
等の高融点金属を用いて浅いソース拡散領域を形成して
いるためＷｎを減少させ不純物高濃度層の接合面積を実
効的に増大せしめ、多くの正孔電流をソース側に掃出さ
せる。Further, in the present invention, since the shallow source diffusion region is formed by using the refractory metal such as tungsten silicide, Wn is reduced and the junction area of the high-concentration impurity layer is effectively increased. To sweep to the source side.
【００１０】[0010]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００１１】図１は本発明に係るＳＯＩ ＭＯＳ ＦＥＴ
の一実施例を示す断面図である。図１に示すように本実
施例によるＳＯＩ ＭＯＳ ＦＥＴはＳＯＩ基板２１内に
形成されたチャネル領域となるＰ-層２１ａ、Ｐ-層２１
ａの両側に配されたＰ+層（不純物高濃度層）２１ｂ、
Ｎ++ソース拡散領域２１ｃ、Ｎ++ドレイン拡散領域２１
ｃ’、Ｎ-層２１ｄ、及びＳＯＩ基板２１上に形成され
たゲート絶縁膜（ＳｉＯ2）２３、タングステンシリサ
イド（ＷＳｉ）層２８、ゲート絶縁膜（ＳｉＯ2）２３
上のゲート電極２４、ＳｉＯ2膜２９、そしてそのゲー
ト電極２４とＳｉＯ2膜２９の側壁部のサイドウォール
３０、ＷＳｉ層２８上に設けられたＡｌからなるソース
電極２６、ドレイン電極２７、ソース電極２６とドレイ
ン電極２７の間の絶縁膜としてのＳｉＯ2膜３１等から
構成されている。FIG. 1 shows an SOI MOS FET according to the present invention.
It is sectional drawing which shows one Example. As shown in FIG. 1, the SOI MOS FET according to the present embodiment has P− layers 21 a and P− layers 21 a and 21− serving as channel regions formed in the SOI substrate 21.
P+ layers (impurity high concentration layers) 21b disposed on both sides of a,
N++ source diffusion region 21c, N++ drain diffusion region 21
c ′, the N− layer 21d, and the gate insulating film (SiO2 ) 23, the tungsten silicide (WSi) layer 28, and the gate insulating film (SiO2 ) 23 formed on the SOI substrate 21.
The upper gate electrode 24, the SiO2 film 29, the side wall 30 of the gate electrode 24 and the SiO2 film 29, the source electrode 26 made of Al provided on the WSi layer 28, the drain electrode 27, and the source electrode It is composed of a SiO2 film 31 or the like as an insulating film between the drain electrode 27 and the drain electrode 27.
【００１２】図２には図１の構造のうち、特に本発明の
構造的特徴を説明するための部分拡大断面図が示されて
いる。FIG. 2 is a partially enlarged sectional view of the structure of FIG. 1 for explaining the structural features of the present invention.
【００１３】図２に示すように、本発明のＳＯＩ ＭＯ
Ｓ ＦＥＴ構造はＮ++ソース拡散領域２１ｃの下に接し
て、ＳＯＩ基板と同一のＰ型不純物例えばＢｒをチャネ
ル濃度１０15／ｃｍ2に対し１０17〜１０18／ｃｍ2とし
た不純物高濃度領域２１ｂが設けられている。しかもＮ
++ソース拡散領域２１ｃはその上部にＷＳｉｘ層２８を
設けた状態で所定のイオン（Ｎ型不純物イオン）を注入
し、アニールによって浅いソース拡散領域として形成さ
れている。As shown in FIG. 2, the SOI MO of the present invention is shown.
S FET structure below and in contact with the N++ source diffusion region 21c, high impurity concentration of the SOI substrate and the same P-type impurities such as Br and to channel concentration 1015 / cm2 and 1017 ~1018 / cm2 A region 21b is provided. Moreover, N
The ++ source diffusion region 21c is formed as a shallow source diffusion region by implanting predetermined ions (N-type impurity ions) with the WSix layer 28 provided on the top and annealing.
【００１４】本発明のＳＯＩ ＭＯＳ ＦＥＴでは不純物
高濃度層でＰ+層の厚さは０．５μｍデザインルールで
は１００ｎｍ、０．３５μｍデザインルールでは６０ｎ
ｍである。In the SOI MOS FET of the present invention, the thickness of the P+ layer in the high impurity concentration layer is 100 nm in the 0.5 μm design rule and 60 n in the 0.35 μm design rule.
m.
【００１５】基板電流をＩｐとしＰ+層２１ｂの曲型的
な電位Ｖｃとの関係は式（１）で表わされる。The relation between the substrate current Ip and the curved potential Vc of the P+ layer 21b is expressed by the equation (1).
【００１６】[0016]
【数１】[Equation 1]
【００１７】ここでＡはＰ+層との接合面積、Ｄｐは正
孔拡散定数、Ｌｐは正孔拡散長である。Here, A is the junction area with the P+ layer, Dp is the hole diffusion constant, and Lp is the hole diffusion length.
【００１８】上記のようにソース・ドレイン領域の下部
にそのソース・ドレイン領域の導電型（Ｎ型）と異なる
導電型の不純物領域であるＰ+層２１ｂを設けることに
より、ソース・ドレイン領域の深さに対応するＷｎを減
少させ、Ｐ+層２１ｂの接合面積を実効的に増大させ、
より低い電位Ｖｃで多くの正孔電流を、チャネル側のシ
リコンＰ-層２１ａからソースのＮ++層２１ｃ側へ掃き
出すことが可能となる。ソース拡散層の下部（Ｐ+層）
のチャネルの不純物濃度をドーズ量として１×１０15／
ｃｍ2より高い１×１０17〜１×１０18／ｃｍ2としてい
るため、正孔の蓄積は主にこのＰ+層２１ｂで生じる。
このため実効的なチャネル付近では上述した基板効果が
小さくなり、Ｋｉｎｋ効果を抑制できる。As described above, by providing the P+ layer 21b which is an impurity region having a conductivity type different from the conductivity type (N type) of the source / drain region under the source / drain region, the depth of the source / drain region is increased. Wn corresponding to the height is decreased, and the junction area of the P+ layer 21b is effectively increased.
It is possible to sweep out a large amount of hole current from the silicon P− layer 21a on the channel side to the side of the source N++ layer 21c at a lower potential Vc. Lower part of the source diffusion layer (P+ layer)
The impurity concentration of the channel of is 1 × 1015 /
Since it is set to 1 × 1017 to 1 × 1018 / cm2 which is higher than cm2 , holes are mainly accumulated in this P+ layer 21b.
For this reason, the above-mentioned substrate effect becomes small in the vicinity of the effective channel, and the Kink effect can be suppressed.
【００１９】一方、基板電流Ｉｐが原因となって生じる
チャネルへの電子注入Ｉｎは式（２）で表される。On the other hand, the electron injection In into the channel caused by the substrate current Ip is expressed by the equation (2).
【００２０】[0020]
【数２】[Equation 2]
【００２１】ここでＤｎは電子拡散定数、Ｌｅｔｔは実
効チャネル長、ＮＡはチャネル不純物濃度、ＮＡ’はソ
ース拡散層の下部の不純物濃度である。Here, Dn is the electron diffusion constant, Lett is the effective channel length, NA is the channel impurity concentration, and NA 'is the impurity concentration below the source diffusion layer.
【００２２】上述したようにＮＡはＰ-、ＮＡ’はＰ+と
しているためＮＡ’＞ＮＡであり、Ｉｎの減少も期待で
きる。すなわち図１に示した構造で寄生バイポーラ効果
を抑制できることになる。As described above, since NA is P− and NA ′ is P+ , NA ′> NA, and a decrease in In can be expected. That is, the structure shown in FIG. 1 can suppress the parasitic bipolar effect.
【００２３】図１に示したＳＯＩ ＭＯＳ ＦＥＴを製造
する方法を、図３、図４を用いて以下説明する。A method of manufacturing the SOI MOS FET shown in FIG. 1 will be described below with reference to FIGS.
【００２４】まず図３（ａ）に示すように、ＳＯＩ基板
２１上に熱酸化及びパターニングにより８８１５ｎｍの
厚さのゲート絶縁膜２３を形成した後、全面にチャネル
不純物としてＰ型不純物であるヒ素（Ａｓ）をイオン注
入する。チャネル領域へはゲート絶縁膜を通してイオン
が注入される。First, as shown in FIG. 3A, a gate insulating film 23 having a thickness of 8815 nm is formed on the SOI substrate 21 by thermal oxidation and patterning, and then arsenic (P-type impurity) serving as a channel impurity is formed on the entire surface as a channel impurity. As) is ion-implanted. Ions are implanted into the channel region through the gate insulating film.
【００２５】次に、図３（ｂ）に示すように、ゲート絶
縁膜２３全面にＣＶＤ法によりＰｏｌｙ−Ｓｉ層及びＳ
ｉＯ2層を順次積層し、パターニングしてゲート絶縁膜
２３上にゲート電極２４及びＳｉＯ2膜２９を形成す
る。Next, as shown in FIG. 3B, a Poly-Si layer and an S layer are formed on the entire surface of the gate insulating film 23 by the CVD method.
An iO2 layer is sequentially laminated and patterned to form a gate electrode 24 and a SiO2 film 29 on the gate insulating film 23.
【００２６】次に、レジストマスク（図示せず）を利用
してＬＤＤサイドウォール形成部にＮ型ＬＤＤ不純物を
イオン注入する。Next, an N-type LDD impurity is ion-implanted into the LDD sidewall formation portion using a resist mask (not shown).
【００２７】次に、ＣＶＤ法によりＳｉＯ2を全面に形
成した後、図３（ｃ）に示すように、エチバックを行い
ＬＤＤサイドウォール３０を形成する。その後、Ｐ+不
純物としてＡｓを１×１０17〜１×１０18／ｃｍ2のド
ーズ量でソース・ドレイン領域にイオン注入する。Next, after SiO2 is formed on the entire surface by the CVD method, as shown in FIG. 3C, etching back is performed to form LDD sidewalls 30. After that, As as a P+ impurity, As is ion-implanted into the source / drain regions at a dose amount of 1 × 1017 to 1 × 1018 / cm2 .
【００２８】その後、図３（ｄ）に示すように、全面に
タングステンシリサイド（ＷＳｉ）をＣＶＤ法により堆
積してＷＳｉ膜２８を形成し、そのＷＳｉ膜２８上方か
らＷＳｉ膜内Ｎ++不純物となるようにＢｒをイオン注入
し、次に図４ａに示すようにＷＳｉ膜２８を、ゲートと
同一形状のレジストマスクを用いてパターニングする。
次に、ソース・ドレイン領域用のアニールによりＷＳｉ
膜２８中の注入イオンをソース・ドレイン領域内に拡散
させ、Ｎ++不純物による極めて浅い接合を形成する。After that, as shown in FIG. 3D, tungsten silicide (WSi) is deposited on the entire surface by a CVD method to form a WSi film 28. From above the WSi film 28, N++ impurities in the WSi film are formed. Then, Br is ion-implanted so that the WSi film 28 is patterned using a resist mask having the same shape as the gate, as shown in FIG. 4a.
Next, WSi is annealed for the source / drain regions.
The implanted ions in the film 28 are diffused into the source / drain regions to form an extremely shallow junction with N++ impurities.
【００２９】次に、図４（ｂ）に示すように、全面にＣ
ＶＤ法用いてＳｉＯ2を堆積させ、層間絶縁膜３１を形
成する。Next, as shown in FIG. 4 (b), C is formed on the entire surface.
SiO2 is deposited by the VD method to form the interlayer insulating film 31.
【００３０】最後に図４（ｃ）に示すように、ソース・
ドレイン領域とコンタクトをとるためのコンタクトホー
ル３１ａ、３１ｂを開口した後、全面にＡｌをスパッタ
法により堆積し、パターニングすることによってソース
電極２６とドレイン電極２７を形成してＳＯＩ ＭＯＳ
ＦＥＴを完成する。Finally, as shown in FIG.
After opening contact holes 31a and 31b for making contact with the drain region, Al is deposited on the entire surface by a sputtering method and patterned to form a source electrode 26 and a drain electrode 27 to form an SOI MOS.
Complete the FET.
【００３１】本実施例では浅いＮ++ソース拡散領域を形
成するのにＷＳｉ層２８を形成した後、イオン注入アニ
ールで行っているがＷＳｉの他に、チタンシリサイド
（ＴｉＳｉ2）、モリブデンシリサイド（ＭｏＳｉ2）等
の高融点シリサイド及びその合金が有効に用いられる。In this embodiment, ion implantation annealing is performed after forming the WSi layer 28 to form the shallow N++ source diffusion region, but in addition to WSi, titanium silicide (TiSi2 ) and molybdenum silicide ( High melting point silicides such as MoSi2 ) and alloys thereof are effectively used.
【００３２】[0032]
【発明の効果】以上説明したように本発明によれば、ソ
ース拡散領域下部の不純物濃度をチャネルの不純物濃度
より大きな値としているため、ソース拡散領域下部で基
板電流の正孔の蓄積を生じさせることができる。そのた
め実効的なチャネル付近では基板効果が小さくなり、従
ってＫｉｎｋ効果を抑制することができる。また上述し
たソース拡散領域とチャネル領域の不純物濃度の差によ
り基板電流そのものの減少が期待でき、寄生バイポーラ
効果を抑制することができる。As described above, according to the present invention, since the impurity concentration under the source diffusion region is set to a value higher than the impurity concentration in the channel, accumulation of holes of the substrate current occurs under the source diffusion region. be able to. Therefore, the substrate effect becomes small in the vicinity of the effective channel, so that the Kink effect can be suppressed. Further, the substrate current itself can be expected to decrease due to the difference in impurity concentration between the source diffusion region and the channel region, and the parasitic bipolar effect can be suppressed.
【図１】本発明に係るＳＯＩ ＭＯＳ ＦＥＴの一実施例
を示す断面図である。FIG. 1 is a sectional view showing an embodiment of an SOI MOS FET according to the present invention.
【図２】図１の部分拡大断面図である。FIG. 2 is a partially enlarged sectional view of FIG.
【図３】本発明に係るＳＯＩ ＭＯＳ ＦＥＴ製造工程断
面図（Ｉ）である。FIG. 3 is a sectional view (I) showing a step of manufacturing an SOI MOS FET according to the present invention.
【図４】本発明に係るＳＯＩ ＭＯＳ ＦＥＴ製造工程断
面図（II）である。FIG. 4 is a sectional view (II) of the manufacturing process of the SOI MOS FET according to the present invention.
【図５】従来のＳＯＩ ＭＯＳ ＦＥＴを説明するための
主要部断面図である。FIG. 5 is a cross-sectional view of main parts for explaining a conventional SOI MOS FET.
１ ＳＯＩ基板 ２，２２ ＳｉＯ2埋込み層 ３，２３ ゲート絶縁膜 ４，２４ ゲート電極 ５ ＬＯＣＯＳ酸化膜 ６ ソース拡散領域 ７ ドレイン拡散領域 ８，２６ ソース電極 ９，２７ ドレイン電極 ２１ａ Ｐ-層 ２１ｂ Ｐ+層 ２１ｃ Ｎ++層 ２１ｄ Ｎ-層 ２８ ＷＳｉ膜 ２９ ＳｉＯ2膜 ３０ ＬＤＤサイドウォール ３１ 層間絶縁膜1 SOI Substrate 2,22 SiO2 Buried Layer 3,23 Gate Insulating Film 4,24 Gate Electrode 5 LOCOS Oxide Film 6 Source Diffusion Region 7 Drain Diffusion Region 8,26 Source Electrode 9,27 Drain Electrode 21a P- Layer 21b P+ Layer 21c N++ Layer 21d N− Layer 28 WSi film 29 SiO2 film 30 LDD sidewall 31 Interlayer insulating film
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成５年９月２０日[Submission date] September 20, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００３[Name of item to be corrected] 0003
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００３】図５は従来のＳＯＩ ＭＯＳ ＦＥＴを説明
するための主要部断面図である。図５において１はＰ型
のＳＯＩ基板、２はＳｉＯ2埋込み層、３はゲート絶縁
膜（ＳｉＯ2）、４はゲート電極（Ｐｏｌｙ−Ｓｉ）、
５は層間絶縁膜（ＳｉＯ2）、６、７はそれぞれソース
拡散領域、ドレイン領域、８、９はそれぞれソース電
極、ドレイン電極（Ａｌ）である。FIG. 5 is a sectional view of a main part for explaining a conventional SOI MOS FET. In FIG. 5, 1 is a P-type SOI substrate, 2 is a SiO2 buried layer, 3 is a gate insulating film (SiO2 ), 4 is a gate electrode (Poly-Si),
Reference numeral 5 is an interlayer insulating film (SiO2 ), 6 and 7 are a source diffusion region and a drain region, respectively, and 8 and 9 are a source electrode and a drain electrode (Al), respectively.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００４[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００４】[0004]
【発明が解決しようとする課題】上述したＳＯＩ ＭＯ
Ｓ ＦＥＴ構造ではＰ型のＳＯＩ基板１の厚さが薄いた
め、いわゆるバルクデバイスでいう基板電流Ｉｐの逃げ
場がなくなり、ソース領域下方からチャネル領域への正
孔電流の移動を生じることとなり、その結果ソース拡散
領域６近傍のチャネル電位が上昇する。このような基板
電流が起因となって生じる電位の上昇はＫｉｎｋ効果と
呼ばれるＩｄ−Ｖｄ特性上のバンプを引き起こす。ま
た、こうしたソースチャネル間の電位の上昇は寄生バイ
ポーラ効果としての、ソース・ドレイン耐圧の低下をも
たらし、ＭＯＳ ＦＥＴの寿命を短くしたり電気的特性
等に不具合を生じる。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
In the SFET structure, since the P-type SOI substrate 1 is thin, there is no escape area for the substrate current Ip in a so-called bulk device, which results in the movement of the hole current from below the source region to the channel region. The channel potential near the source diffusion region 6 rises. The rise in potential caused by such a substrate current causes bumps on the Id-Vd characteristic called the Kink effect. Further, such a rise in the potential between the source channels causes a decrease in the source / drain breakdown voltage, which is a parasitic bipolar effect, which shortens the life of the MOS FET and causes problems in electrical characteristics and the like.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１３[Correction target item name] 0013
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１３】図２に示すように、本発明のＳＯＩ ＭＯ
Ｓ ＦＥＴ構造はＮ++ソース拡散領域２１ｃの下に接し
て、ＳＯＩ基板と同一のＰ型不純物例えばＢをチャネル
濃度１０15／ｃｍ2に対し１０17〜１０18／ｃｍ2とした
不純物高濃度領域２１ｂが設けられている。しかもＮ++
ソース拡散領域２１ｃはその上部にＷＳｉｘ層２８を設
けた状態で所定のイオン（Ｎ型不純物イオン）を注入
し、アニールによって浅いソース拡散領域として形成さ
れている。As shown in FIG. 2, the SOI MO of the present invention is shown.
The SFET structure is in contact with the bottom of the N++ source diffusion region 21c, and the same P-type impurity as in the SOI substrate, for example, B, has a high impurity concentration of 1017 to 1018 / cm2 with respect to the channel concentration of 1015 / cm2. A region 21b is provided. Moreover, N++
The source diffusion region 21c is formed as a shallow source diffusion region by annealing predetermined ions (N-type impurity ions) with the WSix layer 28 provided on the source diffusion region 21c and annealing.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１４[Correction target item name] 0014
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１４】本発明のＳＯＩ ＭＯＳ ＦＥＴではチャネ
ル層でＰ-層の厚さは０．５μｍデザインルールでは１
００ｎｍ、０．３５μｍデザインルールでは６０ｎｍで
ある。In the SOI MOS FET of the present invention, the thickness of the P− layer in the channel layer is 0.5 μm, which is 1 in the design rule.
00 nm, 0.35 μm Design rule: 60 nm.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１６[Correction target item name] 0016
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１６】[0016]
【数１】[Equation 1]
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１８[Correction target item name] 0018
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１８】上記のように、ソース・ドレイン領域の下
部にそのソース・ドレイン領域の導電型（Ｎ型）と異な
る導電型の不純物領域であるＰ+層２１ｂを設けること
により、ソース・ドレイン領域の長さに対応するＷｎを
減少させ、Ｐ+層２１ｂの接合面積を実効的に増大さ
せ、より低い電位Ｖｃで多くの正孔電流を、チャネル側
のシリコンＰ-層２１ａからソースのＮ++層２１ｃ側へ
掃き出すことが可能となる。ソース拡散層の下部（Ｐ+
層）のチャネルの不純物濃度をドーズ量として１×１０
15／ｃｍ2より高い１×１０17〜１×１０18／ｃｍ2とし
ているため、正孔の蓄積は主にこのＰ+層２１ｂで生じ
る。このため実効的なチャネル付近では上述した基板効
果が小さくなり、Ｋｉｎｋ効果を抑制できる。As described above, by providing the P+ layer 21b, which is an impurity region having a conductivity type different from the conductivity type (N type) of the source / drain region, below the source / drain region, Wn corresponding to the length is reduced, the junction area of the P+ layer 21b is effectively increased, and a large amount of hole current is generated at a lower potential Vc from the channel side silicon P− layer 21a to the source N++. It is possible to sweep out to the layer 21c side. Below the source diffusion layer (P+
The impurity concentration of the channel of the layer) is set to 1 × 10
Since it is set to 1 × 1017 to 1 × 1018 / cm2 which is higher than15 / cm2 , holes are mainly accumulated in this P+ layer 21b. For this reason, the above-mentioned substrate effect becomes small in the vicinity of the effective channel, and the Kink effect can be suppressed.
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２０[Correction target item name] 0020
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２０】[0020]
【数２】[Equation 2]
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２１[Correction target item name] 0021
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２１】ここでＤｎは電子拡散定数、Ｌｅｆｆは実
効チャネル長、ＮＤはソース不純物濃度、ＮＡはソース
拡散層の下部の不純物濃度である。Here, Dn is the electron diffusion constant, Leff is the effective channel length, ND is the source impurity concentration, and NA is the impurity concentration below the source diffusion layer.
【手続補正９】[Procedure Amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２２[Name of item to be corrected] 0022
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２２】上述したように、ＮＡはＰ+としているた
めソース拡散層下部のＰ型高濃度不純物層を設けない場
合に比べ、式（２）のＮＡが増大し、Ｉｎの減少も期待
できる。すなわち図１に示した構造で寄生バイポーラ効
果を抑制できることになる。As described above, since NA is P+ , the NA of the equation (2) is increased and the decrease of In can be expected as compared with the case where the P-type high concentration impurity layer below the source diffusion layer is not provided. That is, the structure shown in FIG. 1 can suppress the parasitic bipolar effect.
【手続補正１０】[Procedure Amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２４[Name of item to be corrected] 0024
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２４】まず図３（ａ）に示すように、ＳＯＩ基板
２１上に熱酸化及びパターニングにより１０ｎｍの厚さ
のゲート絶縁膜２３を形成した後、全面にチャネル不純
物としてＰ型不純物であるボロン（Ｂ）をイオン注入す
る。チャネル領域へはゲート絶縁膜を通してイオンが注
入される。First, as shown in FIG. 3 (a), a gate insulating film 23 having a thickness of 10 nm is formed on the SOI substrate 21 by thermal oxidation and patterning, and then boron (P-type impurity) as a channel impurity is formed on the entire surface. B) is ion-implanted. Ions are implanted into the channel region through the gate insulating film.
【手続補正１１】[Procedure Amendment 11]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２６[Correction target item name] 0026
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２６】次に、レジストマスク（図示せず）及びゲ
ート電極をマスクとして、ＮチャネルＭＯＳのアクティ
ブ領域にＮ型ＬＤＤ不純物をイオン注入する。Next, using a resist mask (not shown) and a gate electrode as a mask, N-type LDD impurities are ion-implanted into the active region of the N-channel MOS.
【手続補正１２】[Procedure Amendment 12]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２７[Name of item to be corrected] 0027
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２７】次に、ＣＶＤ法によりＳｉＯ2を全面に形
成した後、図３（ｃ）に示すように、エチバックを行い
ＬＤＤサイドウォール３０を形成する。その後、Ｐ+不
純物としてＢを１×１０17〜１×１０18／ｃｍ2のドー
ズ量でソース・ドレイン領域にイオン注入する。Next, after SiO2 is formed on the entire surface by the CVD method, as shown in FIG. 3C, etching back is performed to form LDD sidewalls 30. After that, B is ion-implanted into the source / drain regions as a P+ impurity at a dose of 1 × 1017 to 1 × 1018 / cm2 .
【手続補正１３】[Procedure Amendment 13]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２８[Correction target item name] 0028
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２８】その後、図３（ｄ）に示すように、全面に
タングステンシリサイド（ＷＳｉ）をＣＶＤ法により堆
積してＷＳｉ膜２８を形成し、そのＷＳｉ膜２８上方か
らＷＳｉ膜内Ｎ++不純物となるようにＡｓをイオン注入
し、次に図４ａに示すようにＷＳｉ膜２８を、ゲートと
同一形状のレジストマスクを用いてパターニングする。
次に、ソース・ドレイン領域用のアニールによりＷＳｉ
膜２８中の注入イオンをソース・ドレイン領域内に拡散
させ、Ｎ++不純物による極めて浅い接合を形成する。After that, as shown in FIG. 3D, tungsten silicide (WSi) is deposited on the entire surface by a CVD method to form a WSi film 28. From above the WSi film 28, N++ impurities in the WSi film are formed. Then, As is ion-implanted, and then the WSi film 28 is patterned using a resist mask having the same shape as the gate, as shown in FIG. 4A.
Next, WSi is annealed for the source / drain regions.
The implanted ions in the film 28 are diffused into the source / drain regions to form an extremely shallow junction with N++ impurities.
【手続補正１４】[Procedure Amendment 14]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Name of item to be corrected] Brief description of the drawing
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明に係るＳＯＩ ＭＯＳ ＦＥＴの一実施例
を示す断面図である。FIG. 1 is a sectional view showing an embodiment of an SOI MOS FET according to the present invention.
【図２】図１の部分拡大断面図である。FIG. 2 is a partially enlarged sectional view of FIG.
【図３】本発明に係るＳＯＩ ＭＯＳ ＦＥＴ製造工程断
面図（Ｉ）である。FIG. 3 is a sectional view (I) showing a step of manufacturing an SOI MOS FET according to the present invention.
【図４】本発明に係るＳＯＩ ＭＯＳ ＦＥＴ製造工程断
面図（II）である。FIG. 4 is a sectional view (II) of the manufacturing process of the SOI MOS FET according to the present invention.
【図５】従来のＳＯＩ ＭＯＳ ＦＥＴを説明するための
主要部断面図である。FIG. 5 is a cross-sectional view of main parts for explaining a conventional SOI MOS FET.
【符号の説明】 １，２１ ＳＯＩ基板 ２，２２ ＳｉＯ2埋込み層 ３，２３ ゲート絶縁膜 ４，２４ ゲート電極 ５ 層間絶縁膜 ６ ソース拡散領域 ７ ドレイン拡散領域 ８，２６ ソース電極 ９，２７ ドレイン電極 ２１ａ Ｐ-層 ２１ｂ Ｐ+層 ２１ｃ Ｎ++層 ２１ｄ Ｎ-層 ２８ ＷＳｉ膜 ２９ ＳｉＯ2膜 ３０ ＬＤＤサイドウォール ３１ 層間絶縁膜[Description of Reference Signs] 1,21 SOI substrate 2,22 SiO2 buried layer 3,23 Gate insulating film 4,24 Gate electrode 5 Interlayer insulating film 6 Source diffusion region 7 Drain diffusion region 8,26 Source electrode 9,27 Drain electrode 21a P- layer 21b P+ layer 21c N++ layer 21d N- layer 28 WSi film 29 SiO2 film 30 LDD sidewall 31 Interlayer insulating film
【手続補正１５】[Procedure Amendment 15]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図３[Name of item to be corrected] Figure 3
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図３】[Figure 3]
【手続補正１６】[Procedure Amendment 16]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図５[Name of item to be corrected] Figure 5
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図５】[Figure 5]
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7455693AJPH06291142A (en) | 1993-03-31 | 1993-03-31 | Soi mos fet and fabrication thereof |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7455693AJPH06291142A (en) | 1993-03-31 | 1993-03-31 | Soi mos fet and fabrication thereof |
| Publication Number | Publication Date |
|---|---|
| JPH06291142Atrue JPH06291142A (en) | 1994-10-18 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7455693APendingJPH06291142A (en) | 1993-03-31 | 1993-03-31 | Soi mos fet and fabrication thereof |
| Country | Link |
|---|---|
| JP (1) | JPH06291142A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997006564A1 (en)* | 1995-08-07 | 1997-02-20 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
| WO2001075981A1 (en)* | 2000-04-04 | 2001-10-11 | Matsushita Electric Industrial Co.,Ltd. | Thin-film semiconductor device and method for manufacturing the same |
| JP2019204955A (en)* | 2012-03-07 | 2019-11-28 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997006564A1 (en)* | 1995-08-07 | 1997-02-20 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
| WO2001075981A1 (en)* | 2000-04-04 | 2001-10-11 | Matsushita Electric Industrial Co.,Ltd. | Thin-film semiconductor device and method for manufacturing the same |
| US6812493B2 (en) | 2000-04-04 | 2004-11-02 | Matsushita Electric Industrial Co., Ltd. | Thin-film semiconductor element and method of producing same |
| JP2019204955A (en)* | 2012-03-07 | 2019-11-28 | 株式会社半導体エネルギー研究所 | Semiconductor device |
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