【０００１】[0001]
【産業上の利用分野】本発明は、マイクロプロセッサを
ＣＰＵとする制御装置における、マイクロプロセッサ
Ｉ／Ｏアクセス トレース方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microprocessor in a control device having a microprocessor as a CPU.
I / O access trace method.
【０００２】[0002]
【従来の技術】従来の技術としては、制御装置コントロ
ールＦＷ自身でメモリにＩ／Ｏアクセス トレースデー
タを格納あるいは、トレース専用ＨＷでバスのＩ／Ｏア
クセスをトレースメモリに格納していた。2. Description of the Related Art As a conventional technique, a controller FW itself stores I / O access trace data in a memory, or a trace dedicated HW stores bus I / O access in a trace memory.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来の方式の
内ＦＷ自身でメモリにＩ／Ｏアクセストレースデータを
格納する方式では、制御装置コントロールＦＷの各セク
ションにＩ／Ｏアクセストレースデータ作成のＦＷ容量
が増大し、かつ複雑となり、トレース専用ＨＷでバスの
Ｉ／Ｏアクセスをトレースメモリに格納する方式では、
トレース専用ＨＷの分ＨＷ量が増大、かつ複雑し、トレ
ースメモリの読みだし手段も必要となる欠点があった。Among the above-mentioned conventional methods, in the method of storing the I / O access trace data in the memory by the FW itself, the FW for creating the I / O access trace data in each section of the control unit control FW. The capacity increases and becomes complicated, and in the method of storing the I / O access of the bus in the trace memory with the trace dedicated HW,
There is a drawback in that the HW amount for the trace dedicated HW increases and is complicated, and a reading means of the trace memory is also required.
【０００４】[0004]
【課題を解決するための手段】本発明のトレース方式
は、ＤＭＡ以外のマイクロプロセッサからのＩ／Ｏアク
セスのアドレスとデータをラッチするＩ／Ｏアクセス記
憶レジスタと、前記Ｉ／Ｏアクセス記憶レジスタにデー
タがラッチされたことをマイクロプロセッサに割り込み
で通知するＩ／Ｏ割り込み制御機構と、前記割り込みに
より起動されるＩ／Ｏアクセス トレース割り込みハン
ドラを有してる。According to the trace method of the present invention, an I / O access storage register for latching an address and data of an I / O access from a microprocessor other than a DMA and the I / O access storage register are provided. It has an I / O interrupt control mechanism for notifying the microprocessor that the data has been latched by an interrupt, and an I / O access trace interrupt handler activated by the interrupt.
【０００５】更に本発明のトレース方式は、マイクロプ
ロセッサ内部に設けたＩ／Ｏアクセス専用のアドレスと
データを記憶するＩ／Ｏアクセスレジスタと、ＤＭＡ以
外のマイクロプロセッサからのＩ／Ｏアクセスがあった
ことをマイクロプロセッサに割り込みで通知するＩ／Ｏ
割り込み制御機構と、前記割り込みにより起動されるＩ
／Ｏアクセス トレース割り込みハンドラを有してる。Further, in the trace method of the present invention, there are I / O access registers for storing addresses and data dedicated to I / O access provided inside the microprocessor, and I / O access from microprocessors other than DMA. I / O to notify the microprocessor by interrupt
Interrupt control mechanism and I activated by the interrupt
/ O access Has a trace interrupt handler.
【０００６】[0006]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００７】図１は本発明の一実施例を示すＨＷブロッ
ク図である。図１において、マイクロプロセッサ１はバ
ス２を介してメモリ３、Ｉ／Ｏコントローラ４およびＩ
／Ｏアクセス記憶レジスタ５に接続されており、Ｉ／Ｏ
アクセス記憶レジスタ５はＩ／Ｏ割り込み制御機構６を
介してマイクロプロセッサに接続されている。FIG. 1 is a HW block diagram showing an embodiment of the present invention. In FIG. 1, a microprocessor 1 includes a memory 3, an I / O controller 4 and an I / O controller 4 via a bus 2.
I / O connected to the I / O access storage register 5
The access storage register 5 is connected to the microprocessor via the I / O interrupt control mechanism 6.
【０００８】図２は本発明の一実施例を示すＦＷブロッ
ク図である。図２において、１０はモニタＦＷブロッ
ク，１１は制御装置コントロールＦＷブロック，１２は
割り込みハンドラＦＷブロック，１３はＩ／Ｏアクセス
トレース割り込みハンドラＦＷをそれぞれ示してい
る。FIG. 2 is a FW block diagram showing an embodiment of the present invention. In FIG. 2, 10 is a monitor FW block, 11 is a controller control FW block, 12 is an interrupt handler FW block, and 13 is an I / O access trace interrupt handler FW.
【０００９】マイクロプロセッサ１からＩ／Ｏアクセス
が有ったとき、バス２にＩ／Ｏアクセスが発行される。
そのＩ／Ｏアクセスの内ＤＭＡアクセスを除くＩ／Ｏア
クセスをＩ／Ｏアクセス記憶レジスタ５がラッチし、Ｉ
／Ｏ割り込み制御機構６がマイクロプロセッサ１に割り
込みをかけ、この割り込みにより起動されたＩ／Ｏアク
セス トレース割り込みハンドラ１３はＩ／Ｏアクセス
記憶レジスタ５からデータを読みだし、メモリ３のトレ
ースエリアに定義したエリアにＩ／Ｏアクセス記憶レジ
スタ５から読みだしたデータをＩ／Ｏアクセス トレー
スデータとして格納し、割り込み処理を終了する。この
動作原理によりＩ／Ｏアクセスのトレースが採取でき
る。When there is an I / O access from the microprocessor 1, the I / O access is issued to the bus 2.
The I / O access storage register 5 latches the I / O accesses other than the DMA access among the I / O accesses.
The / O interrupt control mechanism 6 interrupts the microprocessor 1, and the I / O access trace interrupt handler 13 activated by this interrupt reads data from the I / O access storage register 5 and defines it in the trace area of the memory 3. The data read from the I / O access storage register 5 is stored in the designated area as I / O access trace data, and the interrupt process is terminated. A trace of I / O access can be collected by this operation principle.
【００１０】次に、図３は本発明の他の実施例を表すＨ
Ｗブロック図である。図３において、マイクロプロセッ
サ３１はバス３２を介してメモリ３３、Ｉ／Ｏコントロ
ーラ３４およびＩ／Ｏ割り込み制御機構３５にそれぞれ
接続されている。なおマイクロプロセッサ３１にはその
内部にＩ／Ｏアクセスレジスタ３６を有している。Next, FIG. 3 shows an H of another embodiment of the present invention.
It is a W block diagram. In FIG. 3, the microprocessor 31 is connected to a memory 33, an I / O controller 34 and an I / O interrupt control mechanism 35 via a bus 32. The microprocessor 31 has an I / O access register 36 inside.
【００１１】図４は本発明の他の実施例を表すＦＷブロ
ック図である。図４において、４０はモリタＦＷブロッ
ク，４１は制御装置コントロールＦＷブロック、４２は
割り込みハンドラＦＷブロック、４３はＩ／Ｏアクセス
トレース割り込みハンドラＦＷをそれぞれ示してる。FIG. 4 is a FW block diagram showing another embodiment of the present invention. In FIG. 4, 40 is a Morita FW block, 41 is a controller control FW block, 42 is an interrupt handler FW block, and 43 is an I / O access trace interrupt handler FW.
【００１２】マイクロプロセッサ３１からＩ／Ｏアクセ
スレジスタ３６を使用したＩ／Ｏアクセスが有ったと
き、バス３２にＩ／Ｏアクセスが発行される。そのＩ／
Ｏアクセスの内ＤＭＡアクセスを除くＩ／Ｏアクセスの
時Ｉ／Ｏ割り込み制御機構３５がマイクロプロセッサ３
１に割り込みをかけ、この割り込みにより起動されたＩ
／Ｏアクセス トレース割り込みハンドラ４３はＩ／Ｏ
アクセスレジスタ３６からデータを読みだし、メモリ３
３のトレースエリアに定義したエリアにＩ／Ｏアクセス
レジスタ３６から読みだしたデータをＩ／Ｏアクセス
トレースデータとして格納し、割り込み処理を終了す
る。この動作原理によりＩ／Ｏアクセスのトレースが採
取できる。When there is an I / O access from the microprocessor 31 using the I / O access register 36, the I / O access is issued to the bus 32. That I /
In the case of I / O access except DMA access of O access, the I / O interrupt control mechanism 35 causes the microprocessor 3 to operate.
I interrupted by 1 and I started by this interrupt
/ O access Trace interrupt handler 43 is I / O
The data is read from the access register 36 and stored in the memory 3
I / O access to the data read from the I / O access register 36 to the area defined in the trace area 3
Store as trace data and end interrupt processing. A trace of I / O access can be collected by this operation principle.
【００１３】[0013]
【発明の効果】以上説明したように本発明のマイクロプ
ロセッサ Ｉ／Ｏアクセス トレース方式は、制御装置
コントロールＦＷの各セクションにＩ／Ｏアクセス ト
レースデータ作成のＦＷを埋め込む必要がなく、Ｉ／Ｏ
アクセス トレースを行う専用ＨＷも必要とせず、容易
にＩ／Ｏアクセス トレースが採取できる。As described above, according to the microprocessor I / O access trace system of the present invention, it is not necessary to embed the FW for creating the I / O access trace data in each section of the control unit control FW, and the I / O
I / O access traces can be easily collected without the need for a dedicated HW to perform access traces.
【図１】本発明の一実施例を示すＨＷブロック図であ
る。FIG. 1 is a HW block diagram showing an embodiment of the present invention.
【図２】本発明の一実施例を示すＦＷブロック図であ
る。FIG. 2 is a FW block diagram showing an embodiment of the present invention.
【図３】本発明の他の実施例を示すＨＷブロック図であ
る。FIG. 3 is a HW block diagram showing another embodiment of the present invention.
【図４】本発明の他の実施例を示すＦＷブロック図であ
る。FIG. 4 is a FW block diagram showing another embodiment of the present invention.
１，３１ マイクロプロセッサ ２，３２ バス ３，３３ メモリ ４，３４ Ｉ／Ｏコントローラ ５ Ｉ／Ｏアクセス記憶レジスタ ６，３５ Ｉ／Ｏ割り込み制御機構 ３６ Ｉ／Ｏアクセスレジスタ １０，４０ モニタＦＷブロック １１，４１ 制御装置コントロールＦＷブロック １２，４２ 割り込みハンドラＦＷブロック １３，４３ Ｉ／Ｏアクセス トレース割り込みハン
ドラ1,31 Microprocessor 2,32 Bus 3,33 Memory 4,34 I / O Controller 5 I / O Access Storage Register 6,35 I / O Interrupt Control Mechanism 36 I / O Access Register 10,40 Monitor FW Block 11, 41 Control device control FW block 12,42 Interrupt handler FW block 13,43 I / O access Trace interrupt handler
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179528AJPH0628268A (en) | 1992-07-07 | 1992-07-07 | Microprocessor i/o access tracing system |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179528AJPH0628268A (en) | 1992-07-07 | 1992-07-07 | Microprocessor i/o access tracing system |
| Publication Number | Publication Date |
|---|---|
| JPH0628268Atrue JPH0628268A (en) | 1994-02-04 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4179528APendingJPH0628268A (en) | 1992-07-07 | 1992-07-07 | Microprocessor i/o access tracing system |
| Country | Link |
|---|---|
| JP (1) | JPH0628268A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6769054B1 (en)* | 2001-02-26 | 2004-07-27 | Emc Corporation | System and method for preparation of workload data for replaying in a data storage environment |
| US6775826B1 (en)* | 2001-02-26 | 2004-08-10 | Emc Corporation | System and method for replaying workload data in a data storage environment |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240352A (en)* | 1985-04-17 | 1986-10-25 | Fujitsu Ltd | Interface-signal reading system |
| JPH02284249A (en)* | 1989-04-26 | 1990-11-21 | Toshiba Corp | Bus tracer |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61240352A (en)* | 1985-04-17 | 1986-10-25 | Fujitsu Ltd | Interface-signal reading system |
| JPH02284249A (en)* | 1989-04-26 | 1990-11-21 | Toshiba Corp | Bus tracer |
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6775826B1 (en)* | 2001-02-26 | 2004-08-10 | Emc Corporation | System and method for replaying workload data in a data storage environment |
| US7213113B2 (en)* | 2001-02-26 | 2007-05-01 | Emc Corporation | System and method for preparation of workload data for replaying in a data storage environment |
| Publication | Publication Date | Title |
|---|---|---|
| JPH056901B2 (en) | ||
| JP3628373B2 (en) | Power management unit, computer system, and method for accessing a plurality of configuration registers in a power management unit of a computer system | |
| JPH0628268A (en) | Microprocessor i/o access tracing system | |
| JPH01124049A (en) | microprocessor | |
| JPH0447350A (en) | Main storage read/response control | |
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| JPH03137736A (en) | Operation tracing system for micro processor | |
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| JPH08123725A (en) | Write-back cache system | |
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