【０００１】[0001]
【産業上の利用分野】本発明はアクティブマトリクス型
の液晶表示パネルに係り、特に、薄膜トランジスタを用
いたアクティブマトリクスパネルにおける工程数短縮を
図ったものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display panel, and more particularly to an active matrix type liquid crystal display panel using a thin film transistor for reducing the number of steps.
【０００２】[0002]
【従来の技術】従来のアクティブマトリクスパネルで
は、例えば、特開平2−19840号に記載のような薄膜トラ
ンジスタを用いている。図１８は従来の画素部の断面構
造を示したものであり、図中において、１はガラス基
板、２はＩＴＯ(Indium Tin Oxide)、４は燐が含まれて
いる非晶質シリコン膜、７は真性非晶質シリコン膜（半
導体膜）、８は窒化シリコン膜（ゲート絶縁膜）、１２
はアルミニウム、３９はクロム（ゲート電極）、４０は
クロム（ソース／ドレイン電極）である。2. Description of the Related Art In a conventional active matrix panel, for example, a thin film transistor as described in JP-A-2-19840 is used. FIG. 18 shows a cross-sectional structure of a conventional pixel portion. In the figure, 1 is a glass substrate, 2 is ITO (Indium Tin Oxide), 4 is an amorphous silicon film containing phosphorus, 7 Is an intrinsic amorphous silicon film (semiconductor film), 8 is a silicon nitride film (gate insulating film), 12
Is aluminum, 39 is chromium (gate electrode), and 40 is chromium (source / drain electrode).
【０００３】[0003]
【発明が解決しようとする課題】上記従来技術は、マス
ク枚数の低減に関しては考慮されているが、一種類のエ
ッチングガス（あるいはエッチング液）を用いた多層膜
の一括加工に関しては考慮されていないため、大幅な工
程数短縮までには至らない。また、上記従来技術では、
燐（Ｐ）が含まれている非晶質シリコン膜と真性非晶質
シリコン膜との選択エッチングが困難なため、燐（Ｐ）
が含まれている非晶質シリコン膜４と真性非晶質シリコ
ン膜７との間に窒化シリコン膜１５を挿入している。工
程数短縮を考えた場合には、層数が増えることは好まし
いことではない。本発明は、前述の問題点を解決するも
のであって、その目的は、一種類のエッチングガスによ
る多層膜の一括加工を用いることにより工程数が短縮さ
れたアクティブマトリクスパネルの製造方法を提供する
ことにある。The above-mentioned prior art considers reduction of the number of masks, but does not consider batch processing of a multilayer film using one type of etching gas (or etching solution). Therefore, the number of steps cannot be reduced significantly. Further, in the above conventional technology,
Since it is difficult to selectively etch the amorphous silicon film containing phosphorus (P) and the intrinsic amorphous silicon film, phosphorus (P) is used.
A silicon nitride film 15 is inserted between the amorphous silicon film 4 containing silicon and the intrinsic amorphous silicon film 7. In consideration of shortening the number of steps, it is not preferable to increase the number of layers. The present invention solves the above-mentioned problems, and an object thereof is to provide a method for manufacturing an active matrix panel in which the number of steps is shortened by using batch processing of a multilayer film with one type of etching gas. Especially.
【０００４】[0004]
【課題を解決するための手段】上記目的は、アクティブ
マトリクス型の液晶パネルにおいて、基板上に順に堆積
した透明導電膜，金属膜、及び外因性半導体膜の三層膜
を、一種類のドライエッチングガスで一括加工すること
により、画素電極と薄膜トランジスタのソース／ドレイ
ン電極を同時にパターン形成し、上記薄膜トランジスタ
の真性半導体膜とゲート絶縁膜との二層膜を、一種類の
ドライエッチングガスで一括加工する時に、同時に、上
記画素電極上の外因性半導体膜と金属膜を除去し、少な
くとも二種類の金属膜からなる上記薄膜トランジスタの
ゲート電極も、一種類のドライエッチングガスで一括加
工することにより、達成される。上記パネルの製造方法
において、パネル仕様によっては、ソース／ドレイン電
極は透明導電膜のみでも達成される。また、上記パネル
の製造方法において、前記透明導電膜は酸化インジウム
・スズ（ＩＴＯ），ソース／ドレイン電極の金属膜はモ
リブデンあるいはタングステンが含まれている高融点金
属膜，画素電極と薄膜トランジスタのソース／ドレイン
電極を一括加工するエッチングガスは臭化水素（ＨＢ
ｒ）を主成分とするガス，真性半導体膜とゲート絶縁膜
との二層膜を一括加工するエッチングガスはフッ素系ガ
ス，ゲート電極はモリブデンあるいはタングステンが含
まれている高融点金属膜とアルミニウムの積層膜，ゲー
ト電極を一括加工するエッチングガスは塩素系ガスであ
ることが好ましい。SUMMARY OF THE INVENTION In the active matrix type liquid crystal panel, the above-mentioned object is to dry-etch a three-layer film of a transparent conductive film, a metal film and an extrinsic semiconductor film, which are sequentially deposited on a substrate, into one type of dry etching. The pixel electrode and the source / drain electrode of the thin film transistor are patterned at the same time by collectively processing with gas, and the two-layer film of the intrinsic semiconductor film and the gate insulating film of the thin film transistor is collectively processed with one kind of dry etching gas. At the same time, the extrinsic semiconductor film and the metal film on the pixel electrode are removed at the same time, and the gate electrode of the thin film transistor including at least two kinds of metal films is also achieved by collectively processing with one kind of dry etching gas. It In the above-described panel manufacturing method, the source / drain electrodes may be formed of only the transparent conductive film depending on the panel specifications. Further, in the above-mentioned panel manufacturing method, the transparent conductive film is made of indium tin oxide (ITO), the metal film of the source / drain electrodes is a refractory metal film containing molybdenum or tungsten, and the source / drain of pixel electrodes and thin film transistors. The etching gas for processing the drain electrodes at once is hydrogen bromide (HB
r) as a main component, a fluorine-based gas as an etching gas for collectively processing a two-layer film of an intrinsic semiconductor film and a gate insulating film, and a refractory metal film containing molybdenum or tungsten as a gate electrode and aluminum. The etching gas for collectively processing the laminated film and the gate electrode is preferably a chlorine-based gas.
【０００５】[0005]
【作用】まず、画素電極と、薄膜トランジスタのソース
／ドレイン電極とを同時に加工するために、画素電極用
のＩＴＯを基板上に堆積し、引き続き、ソース／ドレイ
ン電極用のモリブデンあるいはタングステンが含まれて
いる高融点金属膜と燐が含まれている非晶質シリコン膜
を堆積し、臭化水素（ＨＢｒ）を主成分とするエッチン
グガスで一括加工する。ここで、ＩＴＯのエッチングガ
スとしては臭化水素が適しており、また、モリブデンあ
るいはタングステンが含まれている高融点金属と非晶質
シリコン膜も臭化水素によりエッチング可能である。次
に、例えば非晶質シリコン膜からなる半導体膜と、例え
ば窒化シリコン膜からなるゲート絶縁膜を順次、堆積
し、フッ素系ガスで、半導体膜／ゲート絶縁膜を一括加
工する。この時に、同時に画素電極上の燐が含まれてい
る非晶質シリコン膜とモリブデンあるいはタングステン
が含まれている高融点金属膜もエッチングされる。ここ
で、ＩＴＯはフッ素系ガスではエッチングされにくいの
で、画素電極（ＩＴＯ）は露出するがフッ素系ガスによ
る形状変化は小さい。次に、ゲート電極用のモリブデン
あるいはタングステンが含まれている高融点金属膜とア
ルミニウムの積層膜を堆積し、塩素系ガスでゲート電極
を一括加工する。ここで、モリブデンあるいはタングス
テンが含まれている高融点金属とアルミニウムは塩素系
ガスでエッチング可能であり、また、ゲート電極を一括
加工する際の下地膜である窒化シリコン膜とＩＴＯは塩
素系ガスではエッチングされにくい膜である。First, in order to simultaneously process the pixel electrode and the source / drain electrode of the thin film transistor, ITO for the pixel electrode is deposited on the substrate, and subsequently molybdenum or tungsten for the source / drain electrode is included. A high melting point metal film and an amorphous silicon film containing phosphorus are deposited and processed together with an etching gas containing hydrogen bromide (HBr) as a main component. Here, hydrogen bromide is suitable as an etching gas for ITO, and a refractory metal containing molybdenum or tungsten and an amorphous silicon film can also be etched with hydrogen bromide. Next, a semiconductor film made of, for example, an amorphous silicon film and a gate insulating film made of, for example, a silicon nitride film are sequentially deposited, and the semiconductor film / gate insulating film is collectively processed with a fluorine-based gas. At this time, the amorphous silicon film containing phosphorus and the refractory metal film containing molybdenum or tungsten on the pixel electrode are simultaneously etched. Here, since the ITO is not easily etched by the fluorine-based gas, the pixel electrode (ITO) is exposed, but the shape change due to the fluorine-based gas is small. Then, a laminated film of a refractory metal film containing molybdenum or tungsten for the gate electrode and aluminum is deposited, and the gate electrode is collectively processed with a chlorine-based gas. Here, the refractory metal containing molybdenum or tungsten and aluminum can be etched by chlorine-based gas, and the silicon nitride film and ITO, which are the base film when collectively processing the gate electrodes, cannot be etched by chlorine-based gas. It is a film that is difficult to etch.
【０００６】以上、本発明では、アクティブマトリクス
パネルの製造方法において、３マスクで、３回の一括加
工を用いているので製造工程数は大幅に短縮される。As described above, according to the present invention, in the manufacturing method of the active matrix panel, the batch processing is performed three times with three masks, so that the number of manufacturing steps is greatly reduced.
【０００７】[0007]
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【０００８】図１から図８は、本発明による加工手法を
ＴＦＴ−ＬＣＤ基板の製造時の加工に適用した場合の構
成図である。FIG. 1 to FIG. 8 are configuration diagrams when the processing method according to the present invention is applied to the processing at the time of manufacturing a TFT-LCD substrate.
【０００９】図１から図８において、１はガラス基板、
２はＩＴＯ(Indium Tin Oxide)、３はモリブデン（Ｍ
ｏ）あるいはタングステン(Ｗ)、４は燐が含まれている
非晶質シリコン膜、５はホトレジスト、６は三塩化硼素
(ＢＣｌ3)と臭化水素(ＨＢｒ)の混合ガス、７は真性非
晶質シリコン膜（半導体膜）、８は窒化シリコン膜（ゲ
ート絶縁膜）、９はホトレジスト、１０はＳＦ6ガス、
１１はモリブデン（Ｍｏ)あるいはタングステン
（Ｗ）、１２はアルミニウム（Ａｌ）、１３はホトレジ
スト、１４は三塩化硼素（ＢＣｌ3）と塩素（Ｃｌ2）の
混合ガス、１５は有機保護膜、２０はＴＦＴ付ガラス基
板、２１は下部の配向膜、２２は液晶、２３は上部の配
向膜、２４はＩＴＯ付ガラス基板である。1 to 8, 1 is a glass substrate,
2 is ITO (Indium Tin Oxide), 3 is molybdenum (M
o) or tungsten (W), 4 is an amorphous silicon film containing phosphorus, 5 is a photoresist, and 6 is boron trichloride.
Mixed gas of (BCl3 ) and hydrogen bromide (HBr), 7 is an intrinsic amorphous silicon film (semiconductor film), 8 is a silicon nitride film (gate insulating film), 9 is a photoresist, 10 is SF6 gas,
11 is molybdenum (Mo) or tungsten (W), 12 is aluminum (Al), 13 is photoresist, 14 is a mixed gas of boron trichloride (BCl3 ) and chlorine (Cl2 ), 15 is an organic protective film, and 20 is A glass substrate with a TFT, 21 is a lower alignment film, 22 is a liquid crystal, 23 is an upper alignment film, and 24 is a glass substrate with ITO.
【００１０】ここで、図１から図８を参照して、ＴＦＴ
−ＬＣＤ基板の製造方法について説明する。Referring now to FIGS. 1-8, the TFT
-A method for manufacturing an LCD substrate will be described.
【００１１】始めに、図１に示すように、ガラス基板１
上に、ＩＴＯ膜２，Ｍｏ膜３，ｎ＋膜４を順次堆積し、
その後に、ｎ＋膜４上にホトレジスト材料を塗布し、所
定の個所にホトレジスト層５をパターニング形成する。First, as shown in FIG. 1, a glass substrate 1
An ITO film 2, a Mo film 3, and an n + film 4 are sequentially deposited on the above,
After that, a photoresist material is applied on the n + film 4, and a photoresist layer 5 is patterned and formed at a predetermined position.
【００１２】次に、図２に示すように、矢印方向からＢ
Ｃｌ3とＨＢｒとの混合ガスからなるエッチングガス６
を供給し、ホトレジスト層５をマスクにして、ｎ＋膜
４，Ｍｏ膜３，ＩＴＯ膜２を一括してエッチングし、ホ
トレジスト層５が存在する部分を除いた残りの部分のｎ
＋膜４，Ｍｏ膜３，ＩＴＯ膜２をエッチング除去する。Next, as shown in FIG.
Etching gas 6 consisting of mixed gas of Cl3 and HBr 6
Of the n + film 4, the Mo film 3, and the ITO film 2 are collectively etched by using the photoresist layer 5 as a mask, and the n of the remaining portion except the portion where the photoresist layer 5 is present is removed.
The + film 4, the Mo film 3, and the ITO film 2 are removed by etching.
【００１３】次に、図３に示すように、ホトレジスト層
５を剥離した後、全表面に非晶質シリコン膜からなる半
導体膜７，窒化シリコン膜からなるゲート絶縁膜８を順
次堆積させ、その後に、ゲート絶縁膜８上にホトレジス
ト材料を塗布し、所定の個所にホトレジスト層９をパタ
ーニング形成する。Next, as shown in FIG. 3, after the photoresist layer 5 is peeled off, a semiconductor film 7 made of an amorphous silicon film and a gate insulating film 8 made of a silicon nitride film are sequentially deposited on the entire surface, and thereafter, Then, a photoresist material is applied on the gate insulating film 8 and a photoresist layer 9 is patterned and formed at a predetermined position.
【００１４】次に、図４に示すように、矢印方向からＳ
Ｆ6ガスからなるエッチングガス１０を供給し、ホトレ
ジスト層９をマスクにして、ゲート絶縁膜８，半導体膜
７，ｎ＋膜４，Ｍｏ膜３を一括してエッチングし、ホト
レジスト層９が存在する部分を除いた残りの部分のゲー
ト絶縁膜８，半導体膜７，ｎ＋膜４，Ｍｏ膜３をエッチ
ング除去する。この時に、ＩＴＯはフッ素系ガスではエ
ッチングされにくいので、画素電極（ＩＴＯ）は露出す
るがＳＦ6ガスによる形状変化は小さい。Next, as shown in FIG. 4, S from the arrow direction
An etching gas 10 made of F6 gas is supplied, the gate insulating film 8, the semiconductor film 7, the n + film 4, and the Mo film 3 are collectively etched using the photoresist layer 9 as a mask, and the portion where the photoresist layer 9 exists The gate insulating film 8, the semiconductor film 7, the n + film 4, and the Mo film 3 which are the remaining portions except for are removed by etching. At this time, since the ITO is not easily etched by the fluorine-based gas, the pixel electrode (ITO) is exposed, but the shape change by the SF6 gas is small.
【００１５】続いて、図５に示すように、ホトレジスト
層９を剥離した後、全表面にゲート電極となるＭｏ膜１
１，Ａｌ膜１２を順次堆積し、その後に、Ａｌ膜１２上
にホトレジスト材料を塗布し、所定の個所にホトレジス
ト層１３をパターニング形成する。Then, as shown in FIG. 5, after the photoresist layer 9 is peeled off, the Mo film 1 to be the gate electrode is formed on the entire surface.
1, an Al film 12 is sequentially deposited, and then a photoresist material is applied on the Al film 12 to pattern-form a photoresist layer 13 at a predetermined position.
【００１６】次に、図６に示すように、矢印方向からＢ
Ｃｌ3とＣｌ2との混合ガスからなるエッチングガス１４
を供給し、ホトレジスト層１３をマスクにして、Ａｌ膜
１２，Ｍｏ膜１１を一括してエッチングし、ホトレジス
ト層１３が存在する部分を除いた残りの部分のＡｌ膜１
２，Ｍｏ膜１１をエッチング除去する。ここで、ゲート
電極を一括加工する際の下地膜である窒化シリコン膜と
ＩＴＯは塩素系ガスではエッチングされにくい膜である
ので、ＢＣｌ3とＣｌ2との混合ガスによる上記下地膜の
形状変化は小さい。Next, as shown in FIG. 6, from the direction of the arrow B
Etching gas consisting of mixed gas of Cl3 and Cl2 14
And the Al film 12 and the Mo film 11 are collectively etched using the photoresist layer 13 as a mask, and the remaining Al film 1 excluding the portion where the photoresist layer 13 exists.
2. The Mo film 11 is removed by etching. Here, since the silicon nitride film and the ITO film, which are the base film when the gate electrodes are collectively processed, are films that are difficult to be etched by the chlorine-based gas, the shape change of the base film due to the mixed gas of BCl3 and Cl2 does not occur. small.
【００１７】次に、図７に示すように、ホトレジスト層
１３を剥離した後、全表面に有機保護膜１５を堆積させ
る。Next, as shown in FIG. 7, after the photoresist layer 13 is peeled off, an organic protective film 15 is deposited on the entire surface.
【００１８】最後に、図８に示すように、二つの基板、
すなわち、薄膜トランジスタが形成されているＴＦＴ付
ガラス基板２０と、ＩＴＯ膜が形成されているＩＴＯ付
ガラス基板２４とが対向配置され、それら基板２０，２
４の間に下部配向膜２１，上部配向膜２３を介して液晶
層２２が封入されて、アクティブマトリクス液晶ディス
プレイ基板、すなわち、ＴＦＴ−ＬＣＤ(Thin Film Tra
nsistor-LiquidCrystal Display)基板が形成される。Finally, as shown in FIG. 8, two substrates,
That is, the glass substrate 20 with TFT on which the thin film transistor is formed and the glass substrate 24 with ITO on which the ITO film is formed are arranged so as to face each other.
4, a liquid crystal layer 22 is enclosed via a lower alignment film 21 and an upper alignment film 23, and an active matrix liquid crystal display substrate, that is, a TFT-LCD (Thin Film Tra
A nsistor-Liquid Crystal Display) substrate is formed.
【００１９】続く、図９から図１２は本発明の製造方法
を用いた場合の画素部の平面構造を示したものである。
図９から図１２において、３０はゲート電極が存在する
領域、３１は半導体膜／ゲート絶縁膜が存在する領域、
３２はドレイン電極、３３は画素電極、３４はドレイン
電極が存在する領域、３５は半導体膜／ゲート絶縁膜が
存在する領域、３６はアルミニウム、３７はゲート電
極、３８はソース電極である。Next, FIGS. 9 to 12 show a planar structure of the pixel portion when the manufacturing method of the present invention is used.
9 to 12, 30 is a region where the gate electrode is present, 31 is a region where the semiconductor film / gate insulating film is present,
32 is a drain electrode, 33 is a pixel electrode, 34 is a region where a drain electrode is present, 35 is a region where a semiconductor film / gate insulating film is present, 36 is aluminum, 37 is a gate electrode, and 38 is a source electrode.
【００２０】ここで、図９から図１２を参照して、本発
明の製造方法を用いた場合の画素部の平面構造について
説明する。Here, with reference to FIGS. 9 to 12, the planar structure of the pixel portion when the manufacturing method of the present invention is used will be described.
【００２１】図９は本発明を用いた場合の画素部の平面
構造の第１実施例を示したものである。図中において、
ゲート電極３０下には、常に半導体膜／ゲート絶縁膜３
１が配置されているので、ゲート電極３０の断線不良は
低減される。また、ドレイン電極配線には、比較的高抵
抗である高融点金属／ＩＴＯ積層配線を用いているが、
ドレイン線の容量はゲート線の容量に比べ１桁小さいの
で問題はない。本発明のような正スタガー構造の薄膜ト
ランジスタでは、半導体膜／ゲート絶縁膜を堆積後、低
温処理が必要なＡｌを堆積させればよいので、Ａｌのヒ
ロックスは低減できる。従って、ゲート／ドレインある
いはゲート／ソース間のショートは低減できる。また、
本発明のような正スタガー構造の薄膜トランジスタで
は、Ａｌを厚く堆積しても、ステップカバレージの問題
は生じないので、特に多色表示が要求されるアクティブ
マトリクス液晶表示には有利である。FIG. 9 shows a first embodiment of the planar structure of the pixel portion when the present invention is used. In the figure,
The semiconductor film / gate insulating film 3 is always provided under the gate electrode 30.
Since 1 is arranged, disconnection defects of the gate electrode 30 are reduced. Further, as the drain electrode wiring, a refractory metal / ITO laminated wiring having a relatively high resistance is used.
There is no problem because the capacitance of the drain line is smaller than the capacitance of the gate line by one digit. In the thin film transistor having the positive stagger structure as in the present invention, Al that requires low-temperature treatment may be deposited after depositing the semiconductor film / gate insulating film, so that hillocks of Al can be reduced. Therefore, the short circuit between the gate / drain or the gate / source can be reduced. Also,
In the thin film transistor having the positive stagger structure as in the present invention, even if Al is deposited thickly, the problem of step coverage does not occur, which is particularly advantageous for active matrix liquid crystal display that requires multicolor display.
【００２２】図１０は本発明を用いた場合の画素部の平
面構造の第２実施例を示したものである。図１０に示し
た平面構造の特徴としては、画素電極３３とゲート電極
３０の重なり部分で蓄積容量を形成していることであ
る。なお、図１０に示した平面構造を有するＴＦＴ−Ｌ
ＣＤを駆動する場合には、図面において、下方から上方
に向かってゲート波形を順次スキャンさせて表示させる
必要がある。上記駆動では、１ライン分のみの期間しか
蓄積容量の電位変動がないので、画質は、ほとんど劣化
しない。一方、図面において、上方から下方に向かって
ゲート波形を順次スキャンさせると、ゲート線上のリー
ク電流により生じる非正常電位が１フレームの期間、蓄
積容量部に保持される。したがって、画質が劣化する。FIG. 10 shows a second embodiment of the planar structure of the pixel portion when the present invention is used. A feature of the planar structure shown in FIG. 10 is that a storage capacitor is formed at the overlapping portion of the pixel electrode 33 and the gate electrode 30. The TFT-L having the planar structure shown in FIG.
When driving a CD, it is necessary to sequentially scan and display gate waveforms from the bottom to the top in the drawing. In the above driving, since the potential of the storage capacitor changes only for the period of one line, the image quality is hardly deteriorated. On the other hand, in the drawing, when the gate waveform is sequentially scanned from the upper side to the lower side, the abnormal potential generated by the leak current on the gate line is held in the storage capacitor section for one frame period. Therefore, the image quality deteriorates.
【００２３】図１１は本発明を用いた場合の画素部の平
面構造の第３実施例を示したものである。図１１に示し
た平面構造の特徴としては、ドレイン電極３２の補助電
極としてアルミニウム(Ａｌ)３６を用いていることであ
る。上記アルミニウム(Ａｌ)３６は、ゲート電極用のＡ
ｌを形成する際に、同時に形成されたものである。上記
平面構造により、ドレイン電極３２の配線抵抗が低くな
るので信号遅延が低減される。FIG. 11 shows a third embodiment of the planar structure of the pixel portion when the present invention is used. A feature of the planar structure shown in FIG. 11 is that aluminum (Al) 36 is used as an auxiliary electrode of the drain electrode 32. The aluminum (Al) 36 is A for the gate electrode.
It was formed at the same time when 1 was formed. With the above-described planar structure, the wiring resistance of the drain electrode 32 is reduced, so that signal delay is reduced.
【００２４】図１２は本発明を用いた場合の画素部の平
面構造の第４実施例を示したものである。図１２に示し
た平面構造の特徴としては、表示エリア内の偶数列の画
素パターンが、奇数列の画素パターンのミラー反転パタ
ーンになっていることである。ここで、図９から図１１
に示した画素部の平面構造では、隣接のドレイン電極か
ら印加される表示信号の混入を防止するため、ゲート電
極上に配置されたソース電極を挟みこむようにドレイン
電極が配置されている。しかしながら、上記平面構造で
は、ドレイン電極パターンが複雑になるため、歩留まり
が低下する可能性がある。一方、図１２に示した平面構
造では、隣接のドレイン電極の距離が遠くなるため、隣
接のドレイン電極からの影響は低減される。従って、ゲ
ート電極上に配置されたソース電極を挟みこむようなド
レイン電極パターンを用いる必要性は低減される。FIG. 12 shows a fourth embodiment of the planar structure of the pixel portion when the present invention is used. A feature of the planar structure shown in FIG. 12 is that the pixel patterns in the even columns in the display area are mirror inversion patterns of the pixel patterns in the odd columns. Here, FIG. 9 to FIG.
In the planar structure of the pixel portion shown in, the drain electrode is arranged so as to sandwich the source electrode arranged on the gate electrode in order to prevent the display signal applied from the adjacent drain electrode from being mixed. However, in the above-mentioned planar structure, the drain electrode pattern becomes complicated, so that the yield may decrease. On the other hand, in the planar structure shown in FIG. 12, since the distance between the adjacent drain electrodes becomes long, the influence from the adjacent drain electrodes is reduced. Therefore, the necessity of using a drain electrode pattern sandwiching the source electrode arranged on the gate electrode is reduced.
【００２５】続く、図１３から図１５は本発明の製造方
法を用いた場合のドレイン側端子部の断面構造，ゲート
側端子部の断面構造、及び蓄積容量部の断面構造を示し
たものである。図１３から図１５において、１はガラス
基板、２はＩＴＯ膜、３はＭｏ（モリブデン）、４はｎ
＋層（外因性半導体膜）、７はｉ層(真性半導体膜)、８
はＳｉＮ膜（ゲート絶縁膜）、１１はＭｏ（モリブデ
ン）、１２はアルミニウム、１５は有機保護膜である。
なお、図１６に示した蓄積容量部の断面構造は、図１０
のＡ−Ａ′間の断面構造である。13 to 15 show sectional structures of the drain side terminal portion, the gate side terminal portion, and the storage capacitor portion when the manufacturing method of the present invention is used. . 13 to 15, 1 is a glass substrate, 2 is an ITO film, 3 is Mo (molybdenum), and 4 is n.
+ Layer (extrinsic semiconductor film), 7 is i layer (intrinsic semiconductor film), 8
Is a SiN film (gate insulating film), 11 is Mo (molybdenum), 12 is aluminum, and 15 is an organic protective film.
The sectional structure of the storage capacitor portion shown in FIG.
2 is a cross-sectional structure taken along line AA ′ of FIG.
【００２６】次に、図１６は本発明を用いた場合の画素
部の断面構造の第２実施例を示したものであり、特徴と
してはソース／ドレイン配線がＩＴＯのみであることで
ある。図１６に示した構造は、特にドレイン配線にＡｌ
の補助配線を用いる（図１１に示した平面構造）場合に
効果がある。これはＩＴＯのシート抵抗が２０〜５０Ω
／□と比較的高い理由による。Next, FIG. 16 shows a second embodiment of the sectional structure of the pixel portion in the case of using the present invention, which is characterized in that the source / drain wiring is only ITO. The structure shown in FIG.
This is effective when the auxiliary wiring of (2) (planar structure shown in FIG. 11) is used. This has ITO sheet resistance of 20 to 50Ω.
The reason is relatively high as / □.
【００２７】次に、図１７は、本発明による加工手法を
用いて製造したＴＦＴ−ＬＣＤ基板を含むアクティブマ
トリクス液晶ディスプレイ装置の構成の一例を示すブロ
ック構成図である。図１７において、５０はＴＦＴ−Ｌ
ＣＤ基板、５１は走査側ドライバ、５２は信号側ドライ
バ、５３はコントローラ、５４は画像信号源である。そ
して、ＴＦＴ−ＬＣＤ基板５０の各画素（図示なし）に
対応した走査線（図示なし）は走査側ドライバ５１に、
同じく各画素（図示なし）に対応した信号線（図示な
し）は信号側ドライバ５２にそれぞれ接続される。コン
トローラ５３は、走査側ドライバ５１，信号側ドライバ
５２，画像信号源５４にそれぞれ接続され、画像信号源
５４は信号側ドライバ５２に接続されている。Next, FIG. 17 is a block diagram showing an example of the structure of an active matrix liquid crystal display device including a TFT-LCD substrate manufactured by using the processing method according to the present invention. In FIG. 17, 50 is a TFT-L
A CD substrate, 51 is a scanning side driver, 52 is a signal side driver, 53 is a controller, and 54 is an image signal source. A scanning line (not shown) corresponding to each pixel (not shown) of the TFT-LCD substrate 50 is provided to the scanning side driver 51,
Similarly, a signal line (not shown) corresponding to each pixel (not shown) is connected to the signal side driver 52. The controller 53 is connected to the scanning side driver 51, the signal side driver 52, and the image signal source 54, respectively, and the image signal source 54 is connected to the signal side driver 52.
【００２８】本例のアクティブマトリクス液晶ディスプ
レイ装置は、その構成は既知のものであり、また、その
動作も既に知られているところであるので、前記構成及
び動作についてのこれ以上の説明は省略する。Since the structure of the active matrix liquid crystal display device of this example is already known and its operation is already known, further description of the structure and operation will be omitted.
【００２９】次に、図１９は、本発明を用いた場合の画
素部の断面構造の第３実施例であり、特徴としてはソー
ス／ドレイン配線をガラス基板に埋め込んだことであ
る。このことにより、ｉ層（非晶質シリコン）のステッ
プカバレージが容易になるので、ｉ層が薄膜化できる。
従って、ＴＦＴの電気的特性が向上する。Next, FIG. 19 shows a third embodiment of the sectional structure of the pixel portion in the case of using the present invention, which is characterized in that the source / drain wiring is embedded in the glass substrate. This facilitates the step coverage of the i layer (amorphous silicon), and the i layer can be thinned.
Therefore, the electrical characteristics of the TFT are improved.
【００３０】続く、図２０から図２３は、図１９に示し
たソース／ドレイン配線の平坦化加工手法の製作手順
を、示したものである。図２０から図２３において、１
はガラス基板、２はＩＴＯ膜、３はＭｏ（モリブデ
ン）、４はｎ＋層(外因性半導体膜)、６０はホトレジス
ト層、６１はＳＦ6ガスである。Next, FIGS. 20 to 23 show a manufacturing procedure of the source / drain wiring flattening method shown in FIG. 20 to 23, 1
Is a glass substrate, 2 is an ITO film, 3 is Mo (molybdenum), 4 is an n + layer (extrinsic semiconductor film), 60 is a photoresist layer, and 61 is SF6 gas.
【００３１】ここで、図２０から図２３を参照して、平
坦化加工手法の製作手順について説明する。Here, the manufacturing procedure of the flattening method will be described with reference to FIGS.
【００３２】始めに、図２０に示すように、ガラス基板
１上に、ホトレジスト材料を塗布し、所定の個所にホト
レジスト層６０をパターニング形成する。First, as shown in FIG. 20, a photoresist material is applied on the glass substrate 1 and a photoresist layer 60 is patterned and formed at a predetermined position.
【００３３】次に、図２１に示すように、矢印方向から
ＳＦ6ガス６１を供給し、ホトレジスト層６０をマスク
にして、ガラス基板１をエッチングする。Then, as shown in FIG. 21, the SF6 gas 61 is supplied from the direction of the arrow, and the glass substrate 1 is etched by using the photoresist layer 60 as a mask.
【００３４】次に、図２２に示すように、ＩＴＯ膜２，
Ｍｏ（モリブデン）３，ｎ＋層（外因性半導体膜）４を
順次堆積し、その後、ホトレジスト層６０をリフトオフ
法により除去することにより、図２３に示すように、所
定のＩＴＯ膜２，Ｍｏ（モリブデン）３，ｎ＋層（外因
性半導体膜）４がガラス基板１に埋め込まれる。Next, as shown in FIG. 22, the ITO film 2,
Mo (molybdenum) 3, n + layer (extrinsic semiconductor film) 4 is sequentially deposited, and then the photoresist layer 60 is removed by a lift-off method to remove a predetermined ITO film 2, Mo (molybdenum) as shown in FIG. ) 3, n + layer (extrinsic semiconductor film) 4 is embedded in the glass substrate 1.
【００３５】[0035]
【発明の効果】以上の説明から明らかなように、本発明
によれば、アクティブマトリクス型液晶表示装置に用い
られる薄膜トランジスタの製法において、単独ガスによ
る多層膜の一括加工を３回のみ用いて薄膜トランジスタ
を形成するので、製造工程数は大幅に短縮される。従っ
て、上記薄膜トランジスタを用いることにより、製造工
程数が短縮されたアクティブマトリクス型液晶表示装置
が提供できる。As is apparent from the above description, according to the present invention, in a method of manufacturing a thin film transistor used in an active matrix type liquid crystal display device, a thin film transistor can be formed by using batch processing of a multilayer film with a single gas only three times. Since it is formed, the number of manufacturing steps is significantly reduced. Therefore, by using the thin film transistor, it is possible to provide an active matrix type liquid crystal display device with a reduced number of manufacturing steps.
【図１】本発明の加工手法をＴＦＴ−ＬＣＤ基板に適用
した場合の最初の製造段階の構成図である。FIG. 1 is a configuration diagram of a first manufacturing stage when a processing method of the present invention is applied to a TFT-LCD substrate.
【図２】本発明の加工手法をＴＦＴ−ＬＣＤ基板に適用
した場合の第２の製造段階の構成図である。FIG. 2 is a configuration diagram of a second manufacturing stage when the processing method of the present invention is applied to a TFT-LCD substrate.
【図３】本発明の加工手法をＴＦＴ−ＬＣＤ基板に適用
した場合の第３の製造段階の構成図である。FIG. 3 is a configuration diagram of a third manufacturing stage when the processing method of the present invention is applied to a TFT-LCD substrate.
【図４】本発明の加工手法をＴＦＴ−ＬＣＤ基板に適用
した場合の第４の製造段階の構成図である。FIG. 4 is a configuration diagram of a fourth manufacturing stage when the processing method of the present invention is applied to a TFT-LCD substrate.
【図５】本発明の加工手法をＴＦＴ−ＬＣＤ基板に適用
した場合の第５の製造段階の構成図である。FIG. 5 is a configuration diagram of a fifth manufacturing stage when the processing method of the present invention is applied to a TFT-LCD substrate.
【図６】本発明の加工手法をＴＦＴ−ＬＣＤ基板に適用
した場合の第６の製造段階の構成図である。FIG. 6 is a configuration diagram of a sixth manufacturing stage when the processing method of the present invention is applied to a TFT-LCD substrate.
【図７】本発明の加工手法をＴＦＴ−ＬＣＤ基板に適用
した場合の第７の製造段階の構成図である。FIG. 7 is a configuration diagram of a seventh manufacturing stage when the processing method of the present invention is applied to a TFT-LCD substrate.
【図８】本発明の加工手法をＴＦＴ−ＬＣＤ基板に適用
した場合の最終の製造段階の構成図である。FIG. 8 is a configuration diagram of a final manufacturing stage when the processing method of the present invention is applied to a TFT-LCD substrate.
【図９】本発明を用いた場合の画素部の平面構造の第１
実施例を示す図である。FIG. 9 is a first planar structure of a pixel portion when the present invention is used.
It is a figure which shows an Example.
【図１０】本発明を用いた場合の画素部の平面構造の第
２実施例を示す図である。FIG. 10 is a diagram showing a second embodiment of the planar structure of the pixel portion when the present invention is used.
【図１１】本発明を用いた場合の画素部の平面構造の第
３実施例を示す図である。FIG. 11 is a diagram showing a third embodiment of the planar structure of the pixel portion when the present invention is used.
【図１２】本発明を用いた場合の画素部の平面構造の第
４実施例を示す図である。FIG. 12 is a diagram showing a fourth embodiment of the planar structure of the pixel portion when the present invention is used.
【図１３】本発明を用いた場合のドレイン側端子部の断
面構造図である。FIG. 13 is a cross-sectional structural diagram of a drain-side terminal portion when the present invention is used.
【図１４】本発明を用いた場合のゲート側端子部の断面
構造図である。FIG. 14 is a sectional structural view of a gate-side terminal portion when the present invention is used.
【図１５】本発明を用いた場合の蓄積容量部の断面構造
図である。FIG. 15 is a sectional structural view of a storage capacitor portion when the present invention is used.
【図１６】本発明を用いた場合の画素部の断面構造の第
２実施例を示す図である。FIG. 16 is a diagram showing a second embodiment of the cross-sectional structure of the pixel portion when the present invention is used.
【図１７】本発明を用いたアクティブマトリクス液晶デ
ィスプレイのシステム構成図である。FIG. 17 is a system configuration diagram of an active matrix liquid crystal display using the present invention.
【図１８】従来の画素部の断面構造図である。FIG. 18 is a cross-sectional structure diagram of a conventional pixel portion.
【図１９】本発明を用いた場合の画素部の断面構造の第
３実施例を示す図である。FIG. 19 is a diagram showing a third embodiment of the sectional structure of the pixel portion when the present invention is used.
【図２０】平坦化加工手法の製作手順を示した最初の製
造段階の構成図である。FIG. 20 is a configuration diagram of a first manufacturing stage showing a manufacturing procedure of a flattening method.
【図２１】平坦化加工手法の製作手順を示した第２の製
造段階の構成図である。FIG. 21 is a configuration diagram of a second manufacturing stage showing a manufacturing procedure of the planarization processing method.
【図２２】平坦化加工手法の製作手順を示した第３の製
造段階の構成図である。FIG. 22 is a configuration diagram of the third manufacturing stage showing the manufacturing procedure of the planarization processing method.
【図２３】平坦化加工手法の製作手順を示した最終の製
造段階の構成図である。FIG. 23 is a configuration diagram of a final manufacturing stage showing a manufacturing procedure of a flattening method.
１…ガラス基板、２…ＩＴＯ(Indium Tin Oxide)、３…
モリブデンあるいはタングステン、４…燐が含まれてい
る非晶質シリコン膜、５…ホトレジスト、６…三塩化硼
素（ＢＣｌ3）と臭化水素（ＨＢｒ）の混合ガス、７…
真性非晶質シリコン膜（半導体膜）、８…窒化シリコン
膜（ゲート絶縁膜）、９…ホトレジスト、１０…ＳＦ6
ガス、１１…モリブデンあるいはタングステン、１２…
アルミニウム、１３…ホトレジスト、１４…三塩化硼素
（ＢＣｌ3）と塩素（Ｃｌ2）の混合ガス、１５…有機保
護膜、２０…ＴＦＴ付ガラス基板、２１…下部の配向
膜、２２…液晶、２３…上部の配向膜、２４…ＩＴＯ付
ガラス基板、３０…ゲート電極が存在する領域、３１…
半導体膜／ゲート絶縁膜が存在する領域、３２…ドレイ
ン電極、３３…画素電極、３４…ドレイン電極が存在す
る領域、３５…半導体膜／ゲート絶縁膜が存在する領
域、３６…アルミニウム、３７…ゲート電極、３８…ソ
ース電極、３９…クロム（ゲート電極）、４０…クロム
(ドレイン電極)、５０…ＴＦＴ−ＬＣＤ(Thin Film Tra
nsistor-Liquid Crystal Display）基板、５１…走査側
ドライバ、５２…信号側ドライバ、５３…コントロー
ラ、５４…画像信号源、６０…ホトレジスト、６１…Ｓ
Ｆ6ガス。1 ... Glass substrate, 2 ... ITO (Indium Tin Oxide), 3 ...
Amorphous silicon film containing molybdenum or tungsten, 4 phosphorus, 5 photoresist, 6 mixed gas of boron trichloride (BCl3 ) and hydrogen bromide (HBr), 7 ...
Intrinsic amorphous silicon film (semiconductor film), 8 ... Silicon nitride film (gate insulating film), 9 ... Photoresist, 10 ... SF6
Gas, 11 ... Molybdenum or tungsten, 12 ...
Aluminum, 13 ... Photoresist, 14 ... Boron trichloride (BCl3 ) and chlorine (Cl2 ) mixed gas, 15 ... Organic protective film, 20 ... Glass substrate with TFT, 21 ... Lower alignment film, 22 ... Liquid crystal, 23 ... Alignment film on top, 24 ... Glass substrate with ITO, 30 ... Region where gate electrode exists, 31 ...
Region where semiconductor film / gate insulating film exists, 32 ... Drain electrode, 33 ... Pixel electrode, 34 ... Region where drain electrode exists, 35 ... Region where semiconductor film / gate insulating film exists, 36 ... Aluminum, 37 ... Gate Electrodes, 38 ... Source electrodes, 39 ... Chromium (gate electrodes), 40 ... Chromium
(Drain electrode), 50 ... TFT-LCD (Thin Film Tra
nsistor-Liquid Crystal Display) substrate, 51 ... Scan side driver, 52 ... Signal side driver, 53 ... Controller, 54 ... Image signal source, 60 ... Photoresist, 61 ... S
F6 gas.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 香西 甲矢夫 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 橋本 雄一 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Koya Kosai 3300, Hayano, Mobara-shi, Chiba Hitachi, Ltd. Electronic Device Division (72) Inventor Yuichi Hashimoto 3300, Hayano, Mobara-shi, Chiba Hitachi, Ltd. Electronics Device Division
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092493AJPH06252171A (en) | 1993-03-02 | 1993-03-02 | Manufacturing method of active matrix panel |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092493AJPH06252171A (en) | 1993-03-02 | 1993-03-02 | Manufacturing method of active matrix panel |
| Publication Number | Publication Date |
|---|---|
| JPH06252171Atrue JPH06252171A (en) | 1994-09-09 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4092493APendingJPH06252171A (en) | 1993-03-02 | 1993-03-02 | Manufacturing method of active matrix panel |
| Country | Link |
|---|---|
| JP (1) | JPH06252171A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100887996B1 (en)* | 2002-12-24 | 2009-03-09 | 엘지디스플레이 주식회사 | Thin film transistor of liquid crystal display device with integrated driving circuit and manufacturing method thereof |
| CN1664686B (en) | 2004-02-05 | 2010-12-01 | 三星电子株式会社 | Thin film transistor array panel and manufacturing method thereof |
| JP2012015499A (en)* | 2010-06-04 | 2012-01-19 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| CN102386076A (en)* | 2010-08-31 | 2012-03-21 | 中国科学院微电子研究所 | Etching method for stacked structure of metal gate layer/high-K gate dielectric layer |
| US8298878B2 (en) | 2009-05-22 | 2012-10-30 | Beijing Boe Optoelectronics Technology Co., Ltd. | TFT-LCD array substrate and manufacturing method thereof |
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| KR100887996B1 (en)* | 2002-12-24 | 2009-03-09 | 엘지디스플레이 주식회사 | Thin film transistor of liquid crystal display device with integrated driving circuit and manufacturing method thereof |
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