【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特に、微細コンタクトを有する半導体
素子において、優れたコンタクト特性を有する半導体素
子を簡便なプロセスで実現する素子構造及び製造方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor element having fine contacts, which can realize a semiconductor element having excellent contact characteristics by a simple process and a method of manufacturing the same. Regarding
【０００２】[0002]
【従来の技術】図４は、従来の半導体装置の製造方法を
示した工程図である。2. Description of the Related Art FIG. 4 is a process diagram showing a conventional method for manufacturing a semiconductor device.
【０００３】まず、図４（ａ）に示すように、ＭＯＳト
ランジスターの形成されたＳｉ基板に、層間絶縁膜４０
３を形成し、不純物拡散層４０１上にコンタクトホール
４０２を開口する。First, as shown in FIG. 4A, an interlayer insulating film 40 is formed on a Si substrate on which MOS transistors are formed.
3 is formed, and a contact hole 402 is opened on the impurity diffusion layer 401.
【０００４】次に、図４（ｂ）に示すように、Ｔｉ層４
０４をスパッタ法により形成する。次に、図４（ｃ）に
示すように、Ｔｉ層４０４の表面に窒化膜を形成するた
めの熱処理を行う。これには、ランプアニール装置を用
いた窒素雰囲気中での急速熱処理（以後、ＲＴＮ）を用
いる。この際、熱処理の影響により、コンタクトホール
４０２の底部では、ＴｉとＳｉが反応を生じチタンシリ
サイド４０６を形成する。Next, as shown in FIG. 4B, a Ti layer 4 is formed.
04 is formed by the sputtering method. Next, as shown in FIG. 4C, heat treatment is performed to form a nitride film on the surface of the Ti layer 404. For this, rapid thermal processing (hereinafter, RTN) in a nitrogen atmosphere using a lamp annealing apparatus is used. At this time, due to the effect of the heat treatment, Ti and Si react with each other at the bottom of the contact hole 402 to form a titanium silicide 406.
【０００５】次に、図４（ｄ）に示すように、６弗化タ
ングステンを用いたＣＶＤによるタングステンの堆積
と、全面エッチバックの組み合わせにより、コンタクト
ホール４０２内にタングステンプラグ４０７を形成す
る。次に、Ａｌ配線層４０８をスパッタにより堆積し、
エッチングにより配線パターンを形成し、半導体装置の
１層目の配線層とコンタクトが完成する。Next, as shown in FIG. 4D, a tungsten plug 407 is formed in the contact hole 402 by a combination of tungsten deposition by CVD using tungsten hexafluoride and overall etch back. Next, an Al wiring layer 408 is deposited by sputtering,
A wiring pattern is formed by etching to complete the contact with the first wiring layer of the semiconductor device.
【０００６】一方、Ｔｉ層４０４に窒化に、窒化反応性
の強いアンモニア雰囲気中でのＲＴＮをもちいる方法も
ある。図４（ｅ）は、図４（ｃ）のＲＴＮの工程で、ア
ンモニア雰囲気でのＲＴＮを行った場合のＴｉＮ層４０
５の形成の様子を示した図である。図４（ｆ）は、図４
（ｅ）の構造にタンクステンプラグ４０７とＡｌ配線層
４０８が形成された様子を示す図である。On the other hand, there is also a method of nitriding the Ti layer 404 by using RTN in an ammonia atmosphere having a strong nitriding reactivity. FIG. 4E shows the TiN layer 40 when RTN is performed in an ammonia atmosphere in the RTN process of FIG. 4C.
It is a figure showing a situation of formation of No. 5. FIG. 4F is the same as FIG.
It is a figure which shows a mode that the tank stainless plug 407 and the Al wiring layer 408 were formed in the structure of (e).
【０００７】ＴｉＮ層４０５は、半導体基板のシリコン
と配線に用いる金属の反応防止による耐熱性の確保、タ
ングステンＣＶＤ膜と層間絶縁膜４０３との密着性の改
善、タングステンＣＶＤ時に用いる６弗化タングステン
のＳｉ基板への侵食防止などの目的で使用されるもので
ある。The TiN layer 405 ensures heat resistance by preventing the reaction between the silicon of the semiconductor substrate and the metal used for the wiring, improves the adhesion between the tungsten CVD film and the interlayer insulating film 403, and uses tungsten hexafluoride for tungsten CVD. It is used for the purpose of preventing erosion of the Si substrate.
【０００８】チタンシリサイド４０６の形成は、不純物
拡散層４０１の表面での、ＳｉとＴｉＮ層の接触抵抗を
削減する目的で形成するものである。The titanium silicide 406 is formed for the purpose of reducing the contact resistance between the Si and TiN layers on the surface of the impurity diffusion layer 401.
【０００９】ＴｉＮ層４０５を形成する方法としては、
Ｔｉをターゲット材として窒素雰囲気中でスパッタを行
う、反応性スパッタで直接ＴｉＮ層を堆積させる方法も
ある。As a method of forming the TiN layer 405,
There is also a method of directly depositing a TiN layer by reactive sputtering in which sputtering is performed in a nitrogen atmosphere using Ti as a target material.
【００１０】[0010]
【発明が解決しようとする課題】従来の半導体装置の製
造方法においては、図４（ｃ）のＴｉ層４０４の窒素雰
囲気でのＲＴＮの工程において、コンタクトホール４０
２の底のＴｉ層については、窒化と、シリサイドの両方
が同時に進行する。この際、Ｔｉのシリサイド化の反応
は、窒化の反応よりも低温で生ずる。従って、コンタク
トホール４０２の底部においては、図４（ｃ）に示すと
おり、Ｔｉ層４０４は、不純物拡散層のＳｉとの反応が
先に始まりチタンシリサイド層４０６が形成され、コン
タクトホール４０２の底でのＴｉＮ層４０５の膜厚が薄
くなる。このため、コンタクト底部においては、ＴｉＮ
層４０５のバリアの効果がなくなり、高温において、配
線層に用いられている金属と、不純物拡散層中のＳｉが
反応してスパイク４０９を形成し、ジャンクション破壊
の原因となる。In the conventional method of manufacturing a semiconductor device, the contact hole 40 is formed in the RTN process of the Ti layer 404 of FIG.
For the bottom Ti layer of No. 2, both nitriding and silicide proceed simultaneously. At this time, the reaction of silicidation of Ti occurs at a lower temperature than the reaction of nitriding. Therefore, at the bottom of the contact hole 402, as shown in FIG. 4C, in the Ti layer 404, the reaction with Si of the impurity diffusion layer starts first, and the titanium silicide layer 406 is formed. The TiN layer 405 becomes thin. Therefore, at the bottom of the contact, TiN
The barrier effect of the layer 405 disappears, and at a high temperature, the metal used for the wiring layer reacts with Si in the impurity diffusion layer to form a spike 409, which causes a junction breakdown.
【００１１】一方、Ｔｉの窒化に窒化反応性の強いアン
モニア雰囲気でのＲＴＮを用いた場合、図４（ｅ）で示
すように、チタンシリサイドの形成の前に、Ｔｉ層がＴ
ｉＮ層となり、図４（ｅ）で示すように、コンタクトホ
ール底でのチタンシリサイド層４０６の膜厚が薄くな
る。チタンシリサイド層４０６の形成は、不純物拡散層
４０１の表面をシリサイド化し、ＴｉＮとの接触抵抗を
低減する為に必要なものであり、図４（ｆ）に示すコン
タクトではコンタクト抵抗が高くなる。On the other hand, when RTN in an ammonia atmosphere having a strong nitriding reactivity is used for nitriding Ti, as shown in FIG.
The iN layer is formed, and as shown in FIG. 4E, the film thickness of the titanium silicide layer 406 at the bottom of the contact hole is reduced. The formation of the titanium silicide layer 406 is necessary for siliciding the surface of the impurity diffusion layer 401 and reducing the contact resistance with TiN, and the contact shown in FIG. 4F has a high contact resistance.
【００１２】以上述べたようにのように、従来の半導体
装置の製造方法では、コンタクトの底部におけるチタン
シリサイド層４０６の膜厚とＴｉＮ層４０４の膜厚を独
立に制御することが難しく、チタンシリサイド層４０６
と、ＴｉＮ層４０５を、一定の膜厚で形成することは困
難である。As described above, in the conventional method of manufacturing a semiconductor device, it is difficult to control the thickness of the titanium silicide layer 406 and the thickness of the TiN layer 404 at the bottom of the contact independently. Layer 406
Therefore, it is difficult to form the TiN layer 405 with a constant film thickness.
【００１３】また、図４（ｃ）の工程で、ＴｉＮ層４０
５を、Ｔｉの窒化でなく、Ｔｉをターゲット材として窒
素雰囲気中でスパッタを行う反応性スパッタで、ＴｉＮ
層を堆積させる方法を用いることも可能であるが、反応
性スパッタにおいては、ターゲット材からのパーティク
ルの発生が問題となる。そのため、ＴｉＮ層の形成のた
めに長時間にわたりスパッタチャンバーにウェハを滞在
させることは好ましくなく、製造の歩留まりを低下させ
るという問題点があった。Further, in the step of FIG. 4C, the TiN layer 40 is
5 is not reactive with nitriding of Ti but reactive sputtering with Ti targeting in a nitrogen atmosphere.
Although a method of depositing a layer can be used, in reactive sputtering, generation of particles from the target material poses a problem. Therefore, it is not preferable to allow the wafer to stay in the sputtering chamber for a long time for forming the TiN layer, and there is a problem that the manufacturing yield is reduced.
【００１４】[0014]
【課題を解決するための手段】本発明の半導体装置は、 （１）半導体基板と、該半導体基板の所定領域に形成さ
れた不純物を含む不純物領域と、該不純物領域の上部に
開孔部を有する層間絶縁膜と、該開孔部の底部の不純物
領域表面に形成されたチタンシリサイド層と、チタンシ
リサイド層上に形成された第一のＴｉＮ層と、該第一の
ＴｉＮ層上に形成された第二のＴｉＮ層と、該第二のＴ
ｉＮ層上に形成された金属配線層を有することを特徴と
する。A semiconductor device according to the present invention comprises: (1) a semiconductor substrate, an impurity region containing an impurity formed in a predetermined region of the semiconductor substrate, and an opening above the impurity region. The interlayer insulating film has, the titanium silicide layer formed on the surface of the impurity region at the bottom of the opening, the first TiN layer formed on the titanium silicide layer, and formed on the first TiN layer. Second TiN layer and the second T
It is characterized by having a metal wiring layer formed on the iN layer.
【００１５】（２）前記第一のＴｉＮ層の膜厚が開口部
の底面において３ｎｍ以上、２０ｎｍ以下であることを
特徴とする。(2) The thickness of the first TiN layer is 3 nm or more and 20 nm or less on the bottom surface of the opening.
【００１６】（３）前記チタンシリサイド層の膜厚が、
開口部の底面において６ｎｍ以上、５０ｎｍ以下である
ことを特徴とする。(3) The thickness of the titanium silicide layer is
It is characterized in that it is 6 nm or more and 50 nm or less on the bottom surface of the opening.
【００１７】（４）前記第一のＴｉＮ層の結晶配向性が
第二のＴｉＮ層と異なっていることを特徴とする。(4) The crystal orientation of the first TiN layer is different from that of the second TiN layer.
【００１８】（５）前記第一のＴｉＮ層の平均粒径が第
二のＴｉＮ層と異なっていることを特徴とする。(5) The average grain size of the first TiN layer is different from that of the second TiN layer.
【００１９】（６）前記第一のＴｉＮ層が（１００）面
の配向を有することを特徴とする。(6) The first TiN layer has a (100) plane orientation.
【００２０】（７）前記第二のＴｉＮ層が（１１１）面
の配向を有することを特徴とする。(7) The second TiN layer has a (111) plane orientation.
【００２１】（８）前記第一のＴｉＮ層と第二のＴｉＮ
層のいずれか一方に、０．１原子％以上、１０原子％以
下の酸素を含むことを特徴とする。(8) The first TiN layer and the second TiN layer
One of the layers is characterized by containing 0.1 atomic% or more and 10 atomic% or less oxygen.
【００２２】（９）半導体基板と、該半導体基板の所定
領域に形成された不純物を含む不純物領域と、該不純物
領域の上部に開孔部を有する層間絶縁膜と、該開孔部の
底部の不純物領域表面に形成されたチタンシリサイド層
と、チタンシリサイド層上に形成されたＴｉＷ層と、該
ＴｉＷ層上に形成されたＴｉＮ層と、該ＴｉＮ層上に形
成された金属配線層を有することを特徴とする。(9) A semiconductor substrate, an impurity region containing an impurity formed in a predetermined region of the semiconductor substrate, an interlayer insulating film having an opening above the impurity region, and a bottom of the opening. A titanium silicide layer formed on the surface of the impurity region, a TiW layer formed on the titanium silicide layer, a TiN layer formed on the TiW layer, and a metal wiring layer formed on the TiN layer. Is characterized by.
【００２３】（１０）前記チタンシリサイド層の膜厚
が、開口部の底面において６ｎｍ以上、５０ｎｍ以下で
あることを特徴とする。(10) The thickness of the titanium silicide layer is 6 nm or more and 50 nm or less on the bottom surface of the opening.
【００２４】（１１）前記ＴｉＷ層の膜厚が、開口部の
底面において３ｎｍ以上であることを特徴とする。(11) The thickness of the TiW layer is 3 nm or more on the bottom surface of the opening.
【００２５】（１２）前記ＴｉＮ層に、０．１原子％以
上、１０原子％以下の酸素を含むことを特徴とする。(12) The TiN layer contains 0.1 atomic% or more and 10 atomic% or less oxygen.
【００２６】また、本発明の半導体装置の製造方法は、 （１３）半導体基板に不純物を含む不純物拡散層を形成
する工程と、該不純物拡散層を覆う層間絶縁膜を形成す
る工程と、該不純物拡散層上の層間絶縁膜に開口部を形
成する工程と、第一のＴｉ層を形成する工程と、該第一
のＴｉ層の表面を窒化する工程と、第二のＴｉ層を形成
する工程と、該第一のＴｉ層と該不純物拡散層の表面を
熱処理で反応させ、チタンシリサイド層を形成する工程
と、該第二のＴｉ層を窒化する工程と、金属配線層を形
成する工程を、少なくとも有することを特徴とする。Further, in the method for manufacturing a semiconductor device of the present invention, (13) a step of forming an impurity diffusion layer containing impurities on a semiconductor substrate, a step of forming an interlayer insulating film covering the impurity diffusion layer, and the impurities A step of forming an opening in the interlayer insulating film on the diffusion layer, a step of forming a first Ti layer, a step of nitriding the surface of the first Ti layer, and a step of forming a second Ti layer. A step of reacting the surfaces of the first Ti layer and the impurity diffusion layer by heat treatment to form a titanium silicide layer, a step of nitriding the second Ti layer, and a step of forming a metal wiring layer. , At least.
【００２７】（１４）前記第一のＴｉ層の表面を窒化す
る工程で、開口部の底面において３ｎｍ以上のＴｉ窒化
層を形成することを特徴とする。(14) In the step of nitriding the surface of the first Ti layer, a Ti nitride layer having a thickness of 3 nm or more is formed on the bottom surface of the opening.
【００２８】（１５）前記チタンシリサイド層の形成の
工程で形成される、チタンシリサイド層の厚さが、開口
部の底面において６ｎｍ以上、５０ｎｍ以下であること
を特徴とする。(15) The titanium silicide layer formed in the step of forming the titanium silicide layer has a thickness of 6 nm or more and 50 nm or less at the bottom surface of the opening.
【００２９】（１６）前記チタンシリサイド層の形成の
工程で、アルゴンなどの不活性ガス、または水素雰囲気
中で６００℃以上の温度で熱処理を行うことを特徴とす
る。(16) In the step of forming the titanium silicide layer, heat treatment is performed at a temperature of 600 ° C. or higher in an atmosphere of an inert gas such as argon or hydrogen.
【００３０】（１７）前記チタンシリサイド層を形成す
る工程において、窒素雰囲気、またはアンモニア雰囲気
で７５０℃以上の温度で熱処理を行い、第一のＴｉをシ
リサイド化するとともに、第二のＴｉ層の窒化を同時に
行うことを特徴とする。(17) In the step of forming the titanium silicide layer, heat treatment is performed at a temperature of 750 ° C. or higher in a nitrogen atmosphere or an ammonia atmosphere to silicify the first Ti and nitride the second Ti layer. Is performed at the same time.
【００３１】（１８）前記第一のＴｉ層の表面を窒化す
る工程において、アンモニア雰囲気で７５０℃以上の温
度で熱処理を行い、第一のＴｉ層、並びに第二のＴｉ層
を窒化することを特徴とする。(18) In the step of nitriding the surface of the first Ti layer, heat treatment is performed at a temperature of 750 ° C. or higher in an ammonia atmosphere to nitride the first Ti layer and the second Ti layer. Characterize.
【００３２】（１９）前記第一のＴｉ層を形成する工程
において、コリメーションスパッタを用いることを特徴
とする。(19) In the step of forming the first Ti layer, collimation sputtering is used.
【００３３】（２０）前記第二のＴｉ層を形成する工程
において、コリメーションスパッタを用いることを特徴
とする。(20) In the step of forming the second Ti layer, collimation sputtering is used.
【００３４】（２１）半導体基板に不純物を含む不純物
拡散層を形成する工程と、該不純物拡散層を覆う層間絶
縁膜を形成する工程と、該不純物拡散層上の層間絶縁膜
に開口部を形成する工程と、第一のＴｉ層を形成する工
程と、ＴｉＮ層をスパッタ法で堆積する工程と、第二の
Ｔｉ層を形成する工程と、該第一のＴｉ層と該不純物拡
散層の表面を熱処理で反応させ、チタンシリサイド層を
形成する工程と、該第二のＴｉ層を窒化する工程と、金
属配線層を形成する工程を、少なくとも有することを特
徴とする。(21) A step of forming an impurity diffusion layer containing impurities on a semiconductor substrate, a step of forming an interlayer insulating film covering the impurity diffusion layer, and an opening formed in the interlayer insulating film on the impurity diffusion layer. Forming step, a step of forming a first Ti layer, a step of depositing a TiN layer by a sputtering method, a step of forming a second Ti layer, and a surface of the first Ti layer and the impurity diffusion layer. And at least a step of forming a titanium silicide layer, a step of nitriding the second Ti layer, and a step of forming a metal wiring layer.
【００３５】（２２）前記ＴｉＮ層をスパッタ法で堆積
する工程で、開口部の底面において３ｎｍ以上、２０ｎ
ｍ以下のＴｉＮ層を形成することを特徴とする。(22) In the step of depositing the TiN layer by the sputtering method, the bottom surface of the opening has a thickness of 3 nm or more and 20 n or more.
The feature is that a TiN layer of m or less is formed.
【００３６】（２３）前記チタンシリサイド層の形成の
工程で形成される、チタンシリサイド層の厚さが、開口
部の底面において６ｎｍ以上、５０ｎｍ以下であること
を特徴とする。(23) The thickness of the titanium silicide layer formed in the step of forming the titanium silicide layer is 6 nm or more and 50 nm or less at the bottom surface of the opening.
【００３７】（２４）前記チタンシリサイド層の形成の
工程で、アルゴンなどの不活性ガス、または水素雰囲気
中で６００℃以上の温度で熱処理を行うことを特徴とす
る。(24) In the step of forming the titanium silicide layer, heat treatment is performed at a temperature of 600 ° C. or higher in an atmosphere of an inert gas such as argon or hydrogen.
【００３８】（２５）前記チタンシリサイド層を形成す
る工程において、窒素雰囲気、またはアンモニア雰囲気
で７５０℃以上の温度で熱処理を行い、第二のＴｉ層の
窒化を同時に行うことを特徴とする。(25) In the step of forming the titanium silicide layer, a heat treatment is performed at a temperature of 750 ° C. or higher in a nitrogen atmosphere or an ammonia atmosphere to simultaneously nitride the second Ti layer.
【００３９】（２６）前記第二のＴｉ層を窒化する工程
において、アンモニア雰囲気で７５０℃以上の温度で熱
処理を行い、第一のＴｉ層、並びに第二のＴｉ層を窒化
することを特徴とする。(26) In the step of nitriding the second Ti layer, a heat treatment is performed at a temperature of 750 ° C. or higher in an ammonia atmosphere to nitride the first Ti layer and the second Ti layer. To do.
【００４０】（２７）前記ＴｉＮ膜をスパッタで形成す
る工程において、コリメーションスパッタを用いること
を特徴とする。(27) In the step of forming the TiN film by sputtering, collimation sputtering is used.
【００４１】（２８）前記第一のＴｉ層を形成する工程
において、コリメーションスパッタを用いることを特徴
とする。(28) In the step of forming the first Ti layer, collimation sputtering is used.
【００４２】（２９）前記第二のＴｉ層を形成する工程
において、コリメーションスパッタを用いることを特徴
とする。(29) In the step of forming the second Ti layer, collimation sputtering is used.
【００４３】（３０）半導体基板に不純物を含む不純物
拡散層を形成する工程と、該不純物拡散層を覆う層間絶
縁膜を形成する工程と、該不純物拡散層上の層間絶縁膜
に開口部を形成する工程と、第一のＴｉ層を形成する工
程と、ＴｉＷ層をスパッタ法で堆積する工程と、第二の
Ｔｉ層を形成する工程と、該第一のＴｉ層と該不純物拡
散層の表面を熱処理で反応させ、チタンシリサイド層を
形成する工程と、該第二のＴｉ層を窒化する工程と、金
属配線層を形成する工程を、少なくとも有することを特
徴とする。(30) Forming an impurity diffusion layer containing impurities on a semiconductor substrate, forming an interlayer insulating film covering the impurity diffusion layer, and forming an opening in the interlayer insulating film on the impurity diffusion layer. Forming step, a step of forming a first Ti layer, a step of depositing a TiW layer by a sputtering method, a step of forming a second Ti layer, and a surface of the first Ti layer and the impurity diffusion layer. And at least a step of forming a titanium silicide layer, a step of nitriding the second Ti layer, and a step of forming a metal wiring layer.
【００４４】（３１）前記ＴｉＷ層をスパッタ法で堆積
する工程で、開口部の底面において３ｎｍ以上のＴｉＷ
層を形成することを特徴とする。(31) In the step of depositing the TiW layer by the sputtering method, TiW of 3 nm or more is formed on the bottom surface of the opening.
It is characterized by forming a layer.
【００４５】（３２）前記チタンシリサイド層の形成の
工程で形成される、チタンシリサイド層の厚さが、開口
部の底面において６ｎｍ以上、５０ｎｍ以下であること
を特徴とする。(32) The titanium silicide layer formed in the step of forming the titanium silicide layer has a thickness of 6 nm or more and 50 nm or less at the bottom surface of the opening.
【００４６】（３３）前記チタンシリサイド層の形成の
工程で、アルゴンなどの不活性ガス、または水素雰囲気
中で６００℃以上の温度で熱処理を行うことを特徴とす
る。(33) In the step of forming the titanium silicide layer, heat treatment is performed at a temperature of 600 ° C. or higher in an atmosphere of an inert gas such as argon or hydrogen.
【００４７】（３４）前記第一のＴｉ層を形成する工程
において、コリメーションスパッタを用いることを特徴
とする。(34) In the step of forming the first Ti layer, collimation sputtering is used.
【００４８】（３５）前記ＴｉＷをスパッタ法で堆積す
る工程において、コリメーションスパッタを用いること
を特徴とする。(35) In the step of depositing the TiW by the sputtering method, collimation sputtering is used.
【００４９】（３６）前記第二のＴｉ層を形成する工程
において、コリメーションスパッタを用いることを特徴
とする。(36) In the step of forming the second Ti layer, collimation sputtering is used.
【００５０】[0050]
【実施例】本発明の第一の実施例を図面を用いて詳細に
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described in detail with reference to the drawings.
【００５１】図１は、本発明の第一の実施例よる半導体
装置の製造方法を示した工程図である。まず、図１
（ａ）に示すように、Ｎ型シリコン基板（比抵抗１０Ω
ｃｍ）にＭＯＳトランジスタを形成する。ＭＯＳトラン
ジスタのソース、ドレインとなる不純物拡散層１０１の
不純物濃度は、表面付近で、Ｐ型のＭＯＳトランジスタ
でボロンが１０18〜１０20／ｃｍ3、Ｎ型のＭＯＳトラ
ンジスタでＡｓが１０18〜１０21／ｃｍ3である。次
に、層間絶縁膜１０３を１０００ｎｍ形成し、フォトエ
ッチングによって不純物拡散層１０１上に０．３〜１．
０μｍのコンタクトホール１０２を設ける。この時、層
間絶縁膜１０３はＳｉＯ2をＣＶＤ法で堆積することに
よって形成する。FIG. 1 is a process chart showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention. First, Fig. 1
As shown in (a), N-type silicon substrate (specific resistance 10Ω
cm) form a MOS transistor. MOS transistor source, the impurity concentration of the impurity diffusion layers 101 serving as the drain, near the surface, boron 1018 P-type MOS transistor ~1020 / cm3, N-type As is1018 in MOS transistorsIt is 21 / cm3 . Next, an interlayer insulating film 103 is formed to a thickness of 1000 nm, and 0.3 to 1.
A contact hole 102 of 0 μm is provided. At this time, the interlayer insulating film 103 is formed by depositing SiO2 by the CVD method.
【００５２】次に、図１（ｂ）に示すように、第一のＴ
ｉ層１０４をスパッタ法により形成する。Ｔｉ層１０４
のスパッタは、ウェハ温度３００℃、圧力６ｍＴｏｒ
ｒ、アルゴン雰囲気、ＤＣパワー１ｋＷで行う。Ｔｉ層
１０４の膜厚は、コンタクトホール１０２の底におい
て、６〜２８ｎｍとなることが望ましい。Next, as shown in FIG. 1B, the first T
The i layer 104 is formed by the sputtering method. Ti layer 104
Is sputtered at a wafer temperature of 300 ° C. and a pressure of 6 mTorr
r, argon atmosphere, DC power 1 kW. The film thickness of the Ti layer 104 is preferably 6 to 28 nm at the bottom of the contact hole 102.
【００５３】次に、図１（ｃ）に示すように、第一のＴ
ｉ層１０４の表面を窒素プラズマ中にさらし、Ｔｉ層の
表面のごく薄い部分に対してのみ窒化させ、薄いＴｉＮ
層１０５を形成する。薄いＴｉＮ層１０５の膜厚は、コ
ンタクトホール底において３ｎｍ以上とすることが望ま
しい。Next, as shown in FIG. 1C, the first T
The surface of the i layer 104 is exposed to a nitrogen plasma, and only a very thin portion of the surface of the Ti layer is nitrided.
The layer 105 is formed. The thickness of the thin TiN layer 105 is desirably 3 nm or more at the bottom of the contact hole.
【００５４】次に、図１（ｄ）に示すように、第二のＴ
ｉ層１０６をスパッタ法により形成する。第二のＴｉ層
１０６の厚さは、コンタクトホール１０２の底におい
て、５ｎｍ以上となることが望ましい。Next, as shown in FIG. 1D, the second T
The i layer 106 is formed by the sputtering method. The thickness of the second Ti layer 106 is preferably 5 nm or more at the bottom of the contact hole 102.
【００５５】次に、図１（ｅ）に示すように、アルゴン
等の不活性ガス雰囲気または水素雰囲気で６００℃以上
の温度でアニールを行い、コンタクトホールの底部にお
いて、不純物拡散層１０１のＳｉと第一のＴｉ層１０４
を反応させ、チタンシリサイド層１０７を生成させる。
この際のコンタクトホール底でのＴｉとシリコンの反応
は、薄いＴｉＮ層１０５で阻まれるので、第二のＴｉ層
１０６まで反応が及ぶことはない。従って、図１（ｅ）
に示すようにコンタクトホール１０２の底において、チ
タンシリサイド層１０７の上には、薄いＴｉＮ層１０５
と第二のＴｉ層１０６がシリサイド化されないまま残っ
ている。この時、チタンシリサイド層１０７の厚さは、
６〜５０ｎｍとなることが望ましい。Next, as shown in FIG. 1E, annealing is performed at a temperature of 600 ° C. or higher in an atmosphere of an inert gas such as argon or in a hydrogen atmosphere, and Si of the impurity diffusion layer 101 is formed at the bottom of the contact hole. First Ti layer 104
Are reacted to generate a titanium silicide layer 107.
At this time, the reaction between Ti and silicon at the bottom of the contact hole is blocked by the thin TiN layer 105, so that the reaction does not reach the second Ti layer 106. Therefore, FIG. 1 (e)
At the bottom of the contact hole 102, a thin TiN layer 105 is formed on the titanium silicide layer 107 as shown in FIG.
And the second Ti layer 106 remains unsilicided. At this time, the thickness of the titanium silicide layer 107 is
It is desirable to be 6 to 50 nm.
【００５６】次に、図１（ｆ）に示すように、７５０℃
で３０秒の窒素雰囲気、またはアンモニア雰囲気でのＲ
ＴＮを行い、第二のＴｉ層１０６を窒化し、ＴｉＮを生
成させる。これにより、図１（ｆ）に示すように、Ｔｉ
Ｎに変化した第二のＴｉ層１０６と薄いＴｉＮ層１０４
とで厚いＴｉＮ層１０８が形成される。この時、コンタ
クトホールの底における、厚いＴｉＮ層１０８とチタン
シリサイド層１０７の膜厚の比は、図１（ｃ）で形成し
た、第一のＴｉ層１０４と、薄いＴｉＮ層１０５と、第
二のＴｉ層１０６の膜厚の比で決定され、熱処理の温度
が変動しても一定の膜厚比を保つことができる。この
時、窒化反応性の強いアンモニア雰囲気で７５０℃３０
秒のＲＴＮを行った場合、Ｔｉ層の窒化は第二のＴｉ層
１０６だけでなく、コンタクトホール１０２の側壁部、
及び層間絶縁膜１０３上に存在するシリサイド化されて
いない第一のＴｉ層１０４にまで及び、厚いＴｉＮ層１
０８の下層のＴｉ層が消え、コンタクトホール１０２の
側壁部、及び層間絶縁膜１０３上ではＴｉＮ層だけのバ
リアメタルの構造となる。Next, as shown in FIG. 1 (f), 750 ° C.
R for 30 seconds in nitrogen atmosphere or ammonia atmosphere
TN is performed to nitride the second Ti layer 106 to generate TiN. As a result, as shown in FIG.
Second Ti layer 106 changed to N and thin TiN layer 104
A thick TiN layer 108 is formed by. At this time, the ratio of the thicknesses of the thick TiN layer 108 and the titanium silicide layer 107 at the bottom of the contact hole is such that the first Ti layer 104, the thin TiN layer 105, and the second TiN layer 105 formed in FIG. It is determined by the ratio of the film thickness of the Ti layer 106, and a constant film thickness ratio can be maintained even if the temperature of the heat treatment changes. At this time, 750 ° C. 30 in an ammonia atmosphere having strong nitriding reactivity.
When the RTN is performed for 2 seconds, the Ti layer is nitrided not only on the second Ti layer 106 but also on the sidewall portion of the contact hole 102.
And the thick TiN layer 1 extending to the non-silicided first Ti layer 104 existing on the interlayer insulating film 103.
The lower Ti layer of 08 disappears, and a barrier metal structure of only the TiN layer is formed on the sidewall of the contact hole 102 and on the interlayer insulating film 103.
【００５７】次に、図１（ｇ）に示すように、６弗化タ
ングステンを用いたＣＶＤによるタングステンの堆積
と、全面エッチバックの組み合わせにより、コンタクト
ホール内にタングステンプラグ１０９を形成する。次
に、Ａｌ配線層１１０をスパッタにより堆積し、エッチ
ングにより配線パターンを形成し、半導体装置の１層目
の配線層が完成する。図１（ｆ）の窒化の工程で、窒化
反応性の強いアンモニア雰囲気で７５０℃３０秒のＲＴ
Ｎを行った場合、第一のＴｉ層１０４は窒化でＴｉＮに
なり、Ａｌ層１１０と層間絶縁膜１０３の間がＴｉＮ／
Ｔｉの２層構造からＴｉＮの１層構造になるので、Ａｌ
配線層１１０のエッチのプロセスが簡略化される。Next, as shown in FIG. 1G, a tungsten plug 109 is formed in the contact hole by a combination of tungsten deposition by CVD using tungsten hexafluoride and overall etch back. Next, the Al wiring layer 110 is deposited by sputtering, and a wiring pattern is formed by etching to complete the first wiring layer of the semiconductor device. In the nitriding step of FIG. 1 (f), RT at 750 ° C. for 30 seconds in an ammonia atmosphere having strong nitriding reactivity.
When N is performed, the first Ti layer 104 is nitrided to become TiN, and the space between the Al layer 110 and the interlayer insulating film 103 is TiN /
Since the two-layer structure of Ti is changed to the one-layer structure of TiN, Al
The process of etching the wiring layer 110 is simplified.
【００５８】図１（ｃ）における薄いＴｉＮ層１０５の
厚さは、シリサイド化を進行させない為に、コンタクト
ホールの底部において、少なくとも３ｎｍ以上必要であ
る。The thickness of the thin TiN layer 105 in FIG. 1C must be at least 3 nm or more at the bottom of the contact hole in order to prevent the silicidation from proceeding.
【００５９】また、第一のＴｉ層１０４において、その
表面に薄いＴｉＮ層１０５が３ｎｍ以上形成された後
も、コンタクトホールの底にシリサイドの形成のための
Ｔｉが残っていなければならない。ホール底の第一のＴ
ｉ層１０４のシリサイド化で、Ｓｉと金属との接触抵抗
を低下させる効果を生じさせるためには、図１（ｃ）に
おいて、６ｎｍ以上のチタンシリサイド層１０７を形成
する必要があり、薄いＴｉＮ層１０５の下層のＴｉ厚は
少なくとも、３ｎｍ以上の膜厚が必要である。しかし、
チタンシリサイド層１０７の厚さが極端に厚いと、不純
物拡散層１０１のジャンクション破壊を生ずるので、チ
タンシリサイド層１０７の膜厚を５０ｎｍ以下に抑える
ことが必要であり、図１（ｃ）の工程で作製する薄いＴ
ｉＮ層１０４の下層のＴｉの膜厚は、コンタクトホール
１０２の底で２５ｎｍ以下とする必要がある。Further, in the first Ti layer 104, Ti for forming a silicide must remain at the bottom of the contact hole even after the thin TiN layer 105 having a thickness of 3 nm or more is formed on the surface thereof. The first T at the bottom of the hole
In order to produce the effect of reducing the contact resistance between Si and metal by silicidation of the i layer 104, it is necessary to form a titanium silicide layer 107 having a thickness of 6 nm or more in FIG. The Ti thickness of the lower layer of 105 needs to be at least 3 nm or more. But,
If the thickness of the titanium silicide layer 107 is extremely thick, junction breakdown of the impurity diffusion layer 101 occurs, so it is necessary to suppress the film thickness of the titanium silicide layer 107 to 50 nm or less, and in the step of FIG. Thin T to make
The film thickness of Ti below the iN layer 104 needs to be 25 nm or less at the bottom of the contact hole 102.
【００６０】コンタクトホールの底でのＴｉの膜厚を確
保するためには、スパッタ法での堆積にコリメーターを
用いたコリメーションスパッタを用いることが有効であ
る。第一のＴｉ層１０４は、コンタクトホール底で、少
なくとも薄いＴｉＮ層形成のために３ｎｍ、チタンシリ
サイド層形成のために３ｎｍ、合計６ｎｍ必要である。
コンタクトホール１０２のホール径が０．５μｍ、層間
絶縁膜１０３が１．０μｍのアスペクト比２のコンタク
トホール１０２の底に６ｎｍの第一のＴｉ層１０４を形
成するためには、コリメーターを用いない通常のスパッ
タでは１００ｎｍの膜厚を層間絶縁膜１０３上に堆積す
る必要がある。このため、コンタクトホール内に形成さ
れるＴｉ層のオーバーハング量が大きく、タンクステン
プラグ１０９の形成時にタングステン材料のコンタクト
ホール１０２内部への着き回りが悪くなり、タンクステ
ンプラグ１０９の中心部でのボイドの発生の原因とな
る。また、層間絶縁膜１０３上のバリアメタルの厚膜化
は、Ａｌ配線層１１０の段差を増大させ、１層目の配線
層の形成以後、形成される絶縁膜の平坦性を悪化させ
る。しかし、コリメーションスパッタによりＴｉを堆積
すれば、層間膜上に２０〜３０ｎｍのＴｉを形成するだ
けでアスペクト比２のコンタクトホール底に６ｎｍのＴ
ｉが形成できるので、ホール内のＴｉのオーバーハング
を抑え、平坦性も確保できる。また、ホール径が０．２
５μｍ、層間絶縁膜１０３のアスペクト比４のコンタク
トホール底に６ｎｍの第一のＴｉ層１０４を形成するに
は、コリメーターを用いない通常のスパッタでは層間絶
縁膜１０３上に３００ｎｍ堆積する必要があり、オーバ
ーハング量が多くなるため、次の工程で第二のＴｉ層１
０６を形成することは、ほとんど不可能となる。コリメ
ーションスパッタを用いると、５０〜６０ｎｍ堆積する
だけですむので、オーバーハングは少なくなり、第一の
Ｔｉ層１０４と第二、及び第二のＴｉ層１０６、及び、
タングステンプラグ１０９を形成することができる。す
なわち、半導体装置の高集積化で、コンタクトホール径
が小さくなり、高アスペクト比になるほど、第一のＴｉ
層１０４のスパッタの際には、コリメーションスパッタ
を用いることが有効となる。In order to secure the Ti film thickness at the bottom of the contact hole, it is effective to use collimation sputtering using a collimator for the deposition by the sputtering method. The first Ti layer 104 needs to have a total thickness of 6 nm at the bottom of the contact hole, at least 3 nm for forming a thin TiN layer and 3 nm for forming a titanium silicide layer.
A collimator is not used to form a 6 nm first Ti layer 104 on the bottom of the contact hole 102 having an aspect ratio of 2 in which the hole diameter of the contact hole 102 is 0.5 μm and the interlayer insulating film 103 is 1.0 μm. In normal sputtering, it is necessary to deposit a film thickness of 100 nm on the interlayer insulating film 103. For this reason, the amount of overhang of the Ti layer formed in the contact hole is large, and when the tank stainless plug 109 is formed, the tungsten material is less likely to get around the contact hole 102, so that the central portion of the tank stainless plug 109 is impaired. It causes the generation of voids. Further, increasing the thickness of the barrier metal on the interlayer insulating film 103 increases the step of the Al wiring layer 110 and deteriorates the flatness of the insulating film formed after the formation of the first wiring layer. However, if Ti is deposited by collimation sputtering, it is only necessary to form Ti having a thickness of 20 to 30 nm on the interlayer film, and a T having a thickness of 6 nm is formed on the bottom of the contact hole having an aspect ratio of 2.
Since i can be formed, the overhang of Ti in the hole can be suppressed and the flatness can be secured. Also, the hole diameter is 0.2
In order to form the first Ti layer 104 having a thickness of 5 μm and a thickness of 6 nm on the bottom of the contact hole with the aspect ratio of 4 of the interlayer insulating film 103, it is necessary to deposit 300 nm on the interlayer insulating film 103 by normal sputtering without using a collimator. , The amount of overhang increases, so the second Ti layer 1
It is almost impossible to form 06. When the collimation sputter is used, it is only necessary to deposit 50 to 60 nm, so the overhang is reduced, and the first Ti layer 104 and the second and second Ti layers 106, and
The tungsten plug 109 can be formed. That is, as the semiconductor device is highly integrated and the contact hole diameter becomes smaller and the aspect ratio becomes higher, the first Ti
When sputtering the layer 104, it is effective to use collimation sputtering.
【００６１】図５（ａ）に、窒化反応性の強いアンモニ
ア雰囲気でのＲＴＮでＴｉＮ層４０５を形成した場合の
従来の半導体装置の製造方法で作成した、図４（ｆ）の
構造のコンタクトと、本発明による第一の実施例の半導
体装置の製造方法で作成した図１（ｇ）の構造のコンタ
クトのコンタクト抵抗のホール径依存性を示した特性図
を示す。層間絶縁膜は１μｍであり、コンタクトホール
径は０．５μｍで、アスペクト比は２．０である。Ｔｉ
層の形成には、従来の製造方法においても、本発明の製
造方法においても、コリメーターを用いない通常のスパ
ッタで形成した。コンタクト抵抗の測定はケルビン法に
よるもので、電流値１ｍＡで測定した。グラフ上の測定
値は５０チップで平均をとったものである。図５（ａ）
の５０１は、従来の半導体装置の製造方法で作成した図
４（ｆ）の構造のコンタクトのコンタクト抵抗であり、
５０２は、本発明による半導体装置の製造方法で作成し
た図１（ｇ）の構造のコンタクトのコンタクト抵抗であ
る。従来の半導体装置の製造方法で作成された、図４
（ｆ）のコンタクト構造では、ＲＴＮの工程において、
コンタクトホール４０２の底でＴｉＮ層４０５が先に生
成されるので、ホール底のチタンシリサイド層４０６の
厚さが薄くなり、接触抵抗を下げる効果が少なくなる。
その結果、不純物拡散層４０１とＴｉＮ層４０５との接
触抵抗が高くなり、コンタクトの抵抗値は、本発明の半
導体装置で作成したものと比較して高い値となってい
る。特に、従来の半導体装置の製造方法で作成したコン
タクト構造では、図５（ａ）中の５０１に示すように、
コンタクトホール径が小さくなれば、スパッタでホール
の底に形成されるＴｉ層の厚さが薄くなり、その分、チ
タンシリサイド層が形成されなくなるので、コンタクト
抵抗は急激に上昇する。一方、本発明による半導体装置
の製造方法で作成したコンタクト構造では、図５（ａ）
中の５０２に示すように、コンタクトホール径が小さく
なり、ホール底のＴｉが薄くなっても、ホール底に一定
の膜厚でＴｉＮ層とチタンシリサイド層が形成されるの
で、コンタクト抵抗を低く抑えることができる。FIG. 5 (a) shows a contact having the structure of FIG. 4 (f) created by the conventional method of manufacturing a semiconductor device when the TiN layer 405 is formed by RTN in an ammonia atmosphere having a strong nitriding reactivity. FIG. 3 is a characteristic diagram showing the hole diameter dependence of the contact resistance of the contact of the structure of FIG. 1G created by the method of manufacturing a semiconductor device according to the first embodiment of the present invention. The interlayer insulating film is 1 μm, the contact hole diameter is 0.5 μm, and the aspect ratio is 2.0. Ti
The layer was formed by ordinary sputtering without using a collimator in both the conventional manufacturing method and the manufacturing method of the present invention. The contact resistance was measured by the Kelvin method, and the current value was 1 mA. The measured values on the graph are averaged at 50 chips. Figure 5 (a)
501 is the contact resistance of the contact of the structure of FIG. 4 (f) created by the conventional semiconductor device manufacturing method,
Reference numeral 502 is the contact resistance of the contact having the structure of FIG. 1 (g) created by the method of manufacturing a semiconductor device according to the present invention. FIG. 4 produced by the conventional method of manufacturing a semiconductor device.
In the contact structure of (f), in the RTN process,
Since the TiN layer 405 is first formed at the bottom of the contact hole 402, the thickness of the titanium silicide layer 406 at the bottom of the hole is reduced, and the effect of lowering the contact resistance is reduced.
As a result, the contact resistance between the impurity diffusion layer 401 and the TiN layer 405 increases, and the resistance value of the contact is higher than that produced by the semiconductor device of the present invention. Particularly, in the contact structure created by the conventional method for manufacturing a semiconductor device, as shown by 501 in FIG.
As the diameter of the contact hole becomes smaller, the thickness of the Ti layer formed at the bottom of the hole by sputtering becomes thinner, and the titanium silicide layer is not formed correspondingly, so that the contact resistance rapidly increases. On the other hand, in the contact structure formed by the method for manufacturing a semiconductor device according to the present invention, the contact structure shown in FIG.
As indicated by reference numeral 502, even if the diameter of the contact hole becomes small and the Ti at the bottom of the hole becomes thin, the TiN layer and the titanium silicide layer are formed at a constant film thickness at the bottom of the hole, so the contact resistance is kept low. be able to.
【００６２】図５（ｂ）に、窒素雰囲気でのＲＴＮでＴ
ｉＮ層４０５を形成した場合の従来の半導体装置の製造
方法で作成した、図４（ｄ）の構造のコンタクトと、本
発明による第一の実施例の半導体装置の製造方法で作成
した図１（ｇ）の構造のコンタクトにおけるジャンクシ
ョン破壊率のホール径依存性を示した特性図を示す。リ
ーク電流の測定は、Ｐ＋拡散層上の２０００個のコンタ
クト対し、−５Ｖの電圧を印加して、Ｎ＋基板に流れる
電流を測定したものである。半導体装置の形成直後と、
５００℃３０分の熱処理を行った耐熱試験の後とでリー
ク電流を比較し、１０倍以上の増加が見られたチップに
ついてジャンクション破壊とし、５０チップについて測
定して破壊率を求めた。図５（ｂ）の５０３は、従来の
半導体装置の製造方法で作成した図４（ｄ）の構造での
コンタクトのジャンクション破壊率であり、５０２は、
本発明による半導体装置の製造方法で作成した図１
（ｇ）の構造でのコンタクトのジャンクション破壊率で
ある。従来の半導体装置の製造方法で作成された、図４
（ｄ）のコンタクト構造においては、ＲＴＮの工程にお
いて、コンタクトホール４０２の底でチタンシリサイド
層４０６が先に生成されるので、ホール底のＴｉＮ層４
０５の厚さが薄くなる。このため、コンタクト底部にお
いては、高温で、配線に用いられている金属と基板のＳ
ｉが反応し、スパイク４０９が不純物拡散層４０１に侵
入し、ジャンクションリークの原因となる。特に、従来
の半導体装置の製造方法で作成したコンタクト構造で
は、コンタクトホール径が小さくなれば、スパッタでホ
ールの底に形成されるＴｉ層の厚さが薄くなり、ＴｉＮ
層の形成がさらに難しくなるため、図５（ｂ）中の５０
３に示すように、コンタクトでのジャンクション破壊率
は０．６μｍのホール径以下で急激に上昇する。一方、
本発明による半導体装置の製造方法で作成した、図１
（ｇ）のコンタクト構造のジャンクション破壊率は、コ
ンタクトホール径が小さくなり、ホール底のＴｉが薄く
なっても、ホール底に一定の膜厚でＴｉＮ層とチタンシ
リサイド層が形成されるので、図５（ｂ）の５０４に示
すように、ジャンクション破壊を低く抑えることができ
る。FIG. 5 (b) shows that T was measured by RTN in a nitrogen atmosphere.
The contact having the structure shown in FIG. 4D, which is formed by the conventional method for manufacturing a semiconductor device when the iN layer 405 is formed, and the contact formed by the method for manufacturing the semiconductor device according to the first embodiment of the present invention, as shown in FIG. The characteristic diagram which showed the hole diameter dependence of the junction destruction rate in the contact of the structure of g) is shown. The leak current is measured by applying a voltage of -5 V to 2000 contacts on the P + diffusion layer and measuring the current flowing through the N + substrate. Immediately after the formation of the semiconductor device,
The leakage current was compared with that after a heat resistance test in which heat treatment was performed at 500 ° C. for 30 minutes, and a chip in which a 10 times or more increase was observed was determined to be junction destruction, and 50 chips were measured to obtain a destruction rate. Reference numeral 503 in FIG. 5B is the junction destruction rate of the contact in the structure of FIG. 4D created by the conventional semiconductor device manufacturing method, and 502 is
1 produced by the method for manufacturing a semiconductor device according to the present invention.
It is the junction destruction rate of the contact in the structure of (g). FIG. 4 produced by the conventional method of manufacturing a semiconductor device.
In the contact structure of (d), since the titanium silicide layer 406 is first formed at the bottom of the contact hole 402 in the RTN process, the TiN layer 4 at the bottom of the hole is formed.
05 becomes thinner. Therefore, at the bottom of the contact, the metal used for wiring and the S
i reacts, the spike 409 penetrates into the impurity diffusion layer 401, and causes a junction leak. Particularly, in the contact structure formed by the conventional method for manufacturing a semiconductor device, the smaller the contact hole diameter, the smaller the thickness of the Ti layer formed at the bottom of the hole by sputtering.
Since it becomes more difficult to form a layer, 50 in FIG.
As shown in FIG. 3, the junction destruction rate at the contact sharply increases below the hole diameter of 0.6 μm. on the other hand,
1 produced by the method of manufacturing a semiconductor device according to the present invention.
The junction destruction rate of the contact structure of (g) shows that the TiN layer and the titanium silicide layer are formed with a constant film thickness at the hole bottom even if the contact hole diameter becomes small and the Ti at the hole bottom becomes thin. As indicated by 504 in 5 (b), the junction breakdown can be suppressed low.
【００６３】従来の半導体装置の製造方法において、図
４（ｃ）の工程でＴｉ層４０４の窒化を表面にとどめる
為に、窒素雰囲気でのＲＴＮを用いていたが、本発明に
よる製造方法によれば、図１（ｆ）の工程において厚い
ＴｉＮ層１０８を生成する熱処理は、ＲＴＮでなく、炉
アニール装置を用いてもよい。In the conventional method of manufacturing a semiconductor device, RTN in a nitrogen atmosphere was used in order to keep the nitridation of the Ti layer 404 on the surface in the step of FIG. 4C, but according to the manufacturing method of the present invention. For example, the heat treatment for forming the thick TiN layer 108 in the step of FIG. 1F may use a furnace annealing device instead of RTN.
【００６４】図１（ｅ）におけるチタンシリサイド層１
０７の形成の熱処理と、図１（ｆ）における第二のＴｉ
層１０６の窒化の熱処理を組み合わせて、図１（ｅ）の
工程において、窒素雰囲気でのシリサイド化アニールを
行い、厚いＴｉＮ層１０８とチタンシリサイド層１０７
を同時に形成し、直接、図１（ｆ）の構造を形成する事
で、工程の短縮を行うことができる。Titanium silicide layer 1 in FIG. 1 (e)
Heat treatment for forming 07 and the second Ti in FIG.
In combination with the heat treatment for nitriding the layer 106, silicidation annealing is performed in a nitrogen atmosphere in the step of FIG. 1E, and a thick TiN layer 108 and a titanium silicide layer 107 are formed.
By simultaneously forming and forming the structure of FIG. 1F, it is possible to shorten the process.
【００６５】図１（ｈ）に、図１（ｇ）で形成された、
半導体装置におけるコンタクトホールの底のタングステ
ンプラグ１０９とチタンシリサイド層１０７の間の厚い
ＴｉＮ層１０８の断面の様子を示す拡大図を示す。図１
（ｈ）に示すように、厚いＴｉＮ層１０８は、窒素プラ
ズマで窒化された第一のＴｉＮ層１１１と、第二のＴｉ
層１０６のＲＴＮによる窒化で形成された第二のＴｉＮ
層１１２の２層で構成されている。In FIG. 1 (h), formed in FIG. 1 (g),
An enlarged view showing a state of a cross section of a thick TiN layer 108 between a tungsten plug 109 at the bottom of a contact hole and a titanium silicide layer 107 in a semiconductor device is shown. Figure 1
As shown in (h), the thick TiN layer 108 includes a first TiN layer 111 nitrided by nitrogen plasma and a second TiN layer 111.
Second TiN formed by RTN nitridation of layer 106
It is composed of two layers, layer 112.
【００６６】半導体装置の耐熱性の確保のため、コンタ
クトホール１０２の底部において、厚いＴｉＮ層１０８
は、窒素プラズマで窒化された第一のＴｉＮ層１１１
と、ＲＴＮで窒化された第二のＴｉ層１１２の２層で合
計８ｎｍ以上必要である。第二のＴｉ層１０６も第一の
Ｔｉ層１０４と同様、コリメーションスパッタによるＴ
ｉの形成が好ましい。特に、アスペクト比が２．０以上
の高アスペクト比のコンタクトホールにたいしては、コ
リメーションスパッタが有効である。To secure the heat resistance of the semiconductor device, a thick TiN layer 108 is formed at the bottom of the contact hole 102.
Is a first TiN layer 111 nitrided with a nitrogen plasma.
Then, the total of two layers of the second Ti layer 112 nitrided by RTN needs to be 8 nm or more. Similarly to the first Ti layer 104, the second Ti layer 106 has a T value obtained by collimation sputtering.
The formation of i is preferred. In particular, collimation sputtering is effective for contact holes having a high aspect ratio of 2.0 or more.
【００６７】第一のＴｉＮ層１１１と第二のＴｉＮ層１
１２のうち、どちらか一方のＴｉＮ層に０．１〜１０原
子％の酸素が含有されることが厚いＴｉＮ層１０８のバ
リア性を向上させるために好ましい。また、もう片方の
ＴｉＮ層はＴｉＮのバルク抵抗の低下を招かないよう
に、酸素を含まないＴｉＮ組成を保つことが好ましい。
第一のＴｉＮ層１１０の酸素処理は、図１（ｃ）のプラ
ズマ窒化の工程において、窒化の途中、または窒化の後
で、酸素プラズマにさらすことで行われる。第二のＴｉ
Ｎ層１１１の酸素処理は、図１（ｆ）のＲＴＮの工程
で、ＲＴＮの後、酸素アニールを行う。First TiN layer 111 and second TiN layer 1
It is preferable that one of the 12 TiN layers contains 0.1 to 10 atomic% of oxygen in order to improve the barrier property of the thick TiN layer 108. Further, it is preferable that the other TiN layer keeps a TiN composition containing no oxygen so that the bulk resistance of TiN is not lowered.
The oxygen treatment of the first TiN layer 110 is performed by exposing it to oxygen plasma during or after the nitriding in the plasma nitriding step of FIG. 1C. Second Ti
The oxygen treatment of the N layer 111 is performed by oxygen annealing after RTN in the step of RTN in FIG.
【００６８】続いて、第二の実施例について説明する。Next, the second embodiment will be described.
【００６９】図２は、本発明の第二の実施例による半導
体装置の製造方法を示した工程図である。図２（ａ）の
工程は、図１（ａ）で示した第一の実施例の製造工程と
同様のものであり、不純物拡散層２０１上の層間絶縁膜
２０３に、コンタクトホール２０２が形成されている。FIG. 2 is a process chart showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention. The process of FIG. 2A is the same as the manufacturing process of the first embodiment shown in FIG. 1A, and a contact hole 202 is formed in the interlayer insulating film 203 on the impurity diffusion layer 201. ing.
【００７０】次に、図２（ｂ）に示すように、第一のＴ
ｉ層２０４をスパッタ法により形成する。第一のＴｉ層
２０４の膜厚は、コンタクトホール２０２の底におい
て、３〜２５ｎｍとなることが望ましい。第一の実施例
と同様、第一のＴｉ層２０４の形成にコリメーションス
パッタを用いることが有効である。Next, as shown in FIG. 2B, the first T
The i layer 204 is formed by the sputtering method. The thickness of the first Ti layer 204 is preferably 3 to 25 nm at the bottom of the contact hole 202. As in the first embodiment, it is effective to use collimation sputtering for forming the first Ti layer 204.
【００７１】次に、図２（ｃ）に示すように、薄いＴｉ
Ｎ層２０５を、Ｔｉをターゲット材として窒化雰囲気中
でスパッタを行う反応性スパッタで形成する。薄いＴｉ
Ｎ層２０５の膜厚は、コンタクトホール２０２の底にお
いて、３〜２０ｎｍとなることが望ましい。ＴｉＮの反
応性スパッタは、ウェハ温度３００℃、圧力５ｍＴｏｒ
ｒ、Ａｒ／窒素＝３／５、ＤＣパワー６ｋＷで行う。Next, as shown in FIG. 2C, thin Ti
The N layer 205 is formed by reactive sputtering in which Ti is used as a target material and sputtering is performed in a nitriding atmosphere. Thin Ti
The film thickness of the N layer 205 is preferably 3 to 20 nm at the bottom of the contact hole 202. Reactive sputtering of TiN is performed at a wafer temperature of 300 ° C. and a pressure of 5 mTorr.
r, Ar / nitrogen = 3/5, DC power 6 kW.
【００７２】次に、図２（ｄ）に示すように、その上か
ら第二のＴｉ層２０６をスパッタ法により堆積する。第
二のＴｉ層２０６の膜厚は、コンタクトホール２０２の
底において、５ｎｍ以上が望ましい。Next, as shown in FIG. 2D, a second Ti layer 206 is deposited on the second Ti layer 206 by sputtering. The thickness of the second Ti layer 206 is preferably 5 nm or more at the bottom of the contact hole 202.
【００７３】次に、図２（ｅ）に示すように、アルゴン
等の不活性ガスまたは水素雰囲気で６００℃以上の温度
でアニールを行い、コンタクトホールの底部において、
不純物拡散層２０１のＳｉと第一のＴｉ層２０４を反応
させ、チタンシリサイド層２０７を生成させる。この際
のコンタクトホール底でのＴｉとシリコンの反応は、反
応性スパッタで形成された薄いＴｉＮ層２０５で阻まれ
るので、第二のＴｉ層２０６まで反応が及ぶことはな
い。従って、図２（ｅ）に示すようにコンタクトホール
２０２の底において、チタンシリサイド層２０７の上に
は、薄いＴｉＮ層２０５と第二のＴｉ層２０６がシリサ
イド化されないまま残っている。この時、チタンシリサ
イド層２０７の厚さは、６〜５０ｎｍとなることが望ま
しい。Next, as shown in FIG. 2E, annealing is performed at a temperature of 600 ° C. or higher in an atmosphere of an inert gas such as argon or hydrogen, and at the bottom of the contact hole,
The Si of the impurity diffusion layer 201 and the first Ti layer 204 are reacted with each other to form a titanium silicide layer 207. At this time, the reaction between Ti and silicon at the bottom of the contact hole is blocked by the thin TiN layer 205 formed by reactive sputtering, so that the reaction does not reach the second Ti layer 206. Therefore, as shown in FIG. 2E, at the bottom of the contact hole 202, the thin TiN layer 205 and the second Ti layer 206 remain unsilicided on the titanium silicide layer 207. At this time, it is desirable that the thickness of the titanium silicide layer 207 be 6 to 50 nm.
【００７４】次に、図２（ｆ）に示すように、７５０℃
で３０秒の窒素雰囲気、またはアンモニア雰囲気でのＲ
ＴＮを行い、第二のＴｉ層２０６を窒化し、ＴｉＮを生
成させる。これにより、図２（ｆ）に示すように、Ｔｉ
Ｎに変化した第二のＴｉ層２０６と薄いＴｉＮ層２０５
とで厚いＴｉＮ層２０８が形成される。この時、コンタ
クトホールの底における、厚いＴｉＮ層２０８とチタン
シリサイド層２０７の膜厚の比は、図２（ｄ）で形成し
た、第一のＴｉ層２０４と、薄いＴｉＮ層２０５と、第
二のＴｉ層２０６の膜厚の比で決定され、熱処理の温度
が変動しても一定の膜厚比を保つことができる。Next, as shown in FIG. 2 (f), 750 ° C.
R for 30 seconds in nitrogen atmosphere or ammonia atmosphere
TN is performed to nitride the second Ti layer 206 and generate TiN. As a result, as shown in FIG.
Second Ti layer 206 changed to N and thin TiN layer 205
A thick TiN layer 208 is formed by. At this time, the thickness ratio of the thick TiN layer 208 and the titanium silicide layer 207 at the bottom of the contact hole is such that the first Ti layer 204, the thin TiN layer 205, and the second TiN layer 205 formed in FIG. It is determined by the ratio of the film thickness of the Ti layer 206, and a constant film thickness ratio can be maintained even if the temperature of the heat treatment changes.
【００７５】図２（ｆ）の工程から、Ａｌ配線層を形成
するまでの工程は、第一の実施例における図１（ｇ）の
工程と全く同様のものであるので、説明は省略する。Since the steps from FIG. 2F to the formation of the Al wiring layer are exactly the same as the steps of FIG. 1G in the first embodiment, description thereof will be omitted.
【００７６】図２（ｂ）の工程の後、厚いＴｉＮ層２０
８を、Ｔｉをターゲット材として窒化雰囲気中でスパッ
タを行う反応性スパッタで直接形成し、コンタクトホー
ル底に確実にＴｉＮ層を形成する方法もある。しかし、
反応性スパッタにおいては、ターゲット材からのパーテ
ィクルの発生問題となる。特に、コリメーターを用いた
コリメーションスパッタにおいては、ターゲット材のみ
ならず、コリメーターからのパーティクルの発生があ
り、ＴｉＮ層の形成のために長時間にわたりスパッタチ
ャンバーにウェハを滞在させることは好ましくない。一
方、本発明の第二の実施例における半導体装置の製造方
法によれば、薄いＴｉＮ層２０５の形成は短時間ですむ
ので、コリメーションスパッタを行う場合でも、パーテ
ィクルの影響は少なく、半導体装置の製造における歩留
まりの向上を図ることができる。After the step of FIG. 2B, the thick TiN layer 20 is formed.
There is also a method in which 8 is directly formed by reactive sputtering in which sputtering is performed in a nitriding atmosphere using Ti as a target material, and the TiN layer is surely formed at the bottom of the contact hole. But,
In reactive sputtering, there is a problem that particles are generated from the target material. Particularly, in collimation sputtering using a collimator, not only the target material but also particles are generated from the collimator, and it is not preferable to allow the wafer to stay in the sputtering chamber for a long time for forming the TiN layer. On the other hand, according to the method for manufacturing a semiconductor device in the second embodiment of the present invention, the thin TiN layer 205 can be formed in a short time. Therefore, even when collimation sputtering is performed, the influence of particles is small and the semiconductor device is manufactured. The yield can be improved.
【００７７】図２（ｃ）における薄いＴｉＮ層２０５の
厚さは、Ｔｉのシリサイド化を進行させない為に、コン
タクトホールの底部において、少なくとも３ｎｍ以上必
要である。The thickness of the thin TiN layer 205 shown in FIG. 2C is required to be at least 3 nm or more at the bottom of the contact hole in order to prevent the silicidation of Ti from proceeding.
【００７８】また、ホール底の第一のＴｉ層２０４のシ
リサイド化で、Ｓｉと金属との接触抵抗を低下させる効
果を生じさせるためには、図２（ｃ）において、６ｎｍ
以上のチタンシリサイド層２０７を形成する必要があ
り、第一のＴｉ層２０４のＴｉ厚は少なくとも、３ｎｍ
以上の膜厚が必要である。しかし、チタンシリサイド層
２０７の厚さが極端に厚いと、不純物拡散層２０１のジ
ャンクション破壊を生ずるので、チタンシリサイド層２
０７の膜厚を５０ｎｍ以下に抑えることが必要であり、
第一のＴｉ層２０４の膜厚は、コンタクトホール２０２
の底で２５ｎｍ以下とする必要がある。In order to produce the effect of lowering the contact resistance between Si and metal by silicidation of the first Ti layer 204 at the bottom of the hole, in FIG.
It is necessary to form the above titanium silicide layer 207, and the Ti thickness of the first Ti layer 204 is at least 3 nm.
The above film thickness is required. However, if the thickness of the titanium silicide layer 207 is extremely large, junction breakdown of the impurity diffusion layer 201 will occur.
It is necessary to suppress the film thickness of 07 to 50 nm or less,
The thickness of the first Ti layer 204 is equal to that of the contact hole 202.
Must be 25 nm or less at the bottom.
【００７９】厚いＴｉＮ層２０８は、反応性スパッタで
形成された薄いＴｉＮ層２０５と、ＲＴＮで窒化された
第二のＴｉ層２０６の２層で構成されている。反応性ス
パッタで形成したＴｉＮ層は、比較的粒径の小さい結晶
で構成され、結晶面（１００）の配向性を有するが、Ｒ
ＴＮで窒化したＴｉＮ膜においては、比較的粒径の大き
い結晶で構成され、結晶面（１１１）の配向性がある。The thick TiN layer 208 is composed of two layers, a thin TiN layer 205 formed by reactive sputtering and a second Ti layer 206 nitrided by RTN. The TiN layer formed by reactive sputtering is composed of crystals with a relatively small grain size and has a crystal plane (100) orientation, but R
The TiN film nitrided by TN is composed of crystals having a relatively large grain size and has a crystal plane (111) orientation.
【００８０】半導体装置の耐熱性の確保のため、コンタ
クトホール２０２の底部において、厚いＴｉＮ層２０８
は、反応性スパッタで形成された薄いＴｉＮ層２０５
と、ＲＴＮで窒化された第二のＴｉ層２０６の２層で合
計８ｎｍ以上必要である。厚いＴｉＮ層２０８を形成す
るためのＴｉとＴｉＮのスパッタにおいても、第一の実
施例と同様、コリメーションスパッタを用いることが有
効である。ただし、ＴｉＮの反応性スパッタにおけるコ
リメーションスパッタは、パーティクルの発生が多いの
で、薄いＴｉＮ層２０５のスパッタ時間を可能な限り短
時間にする必要がある。このため、ホール底での薄いＴ
ｉＮ層２０５の膜厚は十分に薄く３ｎｍ以上、２０ｎｍ
以下であることが好ましい。To secure the heat resistance of the semiconductor device, a thick TiN layer 208 is formed at the bottom of the contact hole 202.
Is a thin TiN layer 205 formed by reactive sputtering.
Then, two layers of the second Ti layer 206 nitrided by RTN require a total thickness of 8 nm or more. Also in the sputtering of Ti and TiN for forming the thick TiN layer 208, it is effective to use the collimation sputtering as in the first embodiment. However, since many particles are generated in the collimation sputtering in the TiN reactive sputtering, it is necessary to make the sputtering time of the thin TiN layer 205 as short as possible. Therefore, a thin T at the bottom of the hole
The film thickness of the iN layer 205 is sufficiently thin, 3 nm or more, 20 nm
The following is preferable.
【００８１】続いて、第三の実施例について説明する。Next, the third embodiment will be described.
【００８２】図３は、本発明の第三の実施例による半導
体装置の製造方法を示した工程図である。図３（ａ）の
工程は、図１（ａ）で示した第一の実施例の製造工程と
同様のものであり、不純物拡散層３０１上の層間絶縁膜
３０３に、コンタクトホール３０２が形成されている。FIG. 3 is a process chart showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention. The process of FIG. 3A is the same as the manufacturing process of the first embodiment shown in FIG. 1A, and a contact hole 302 is formed in the interlayer insulating film 303 on the impurity diffusion layer 301. ing.
【００８３】次に、図３（ｂ）に示すように、第一のＴ
ｉ層３０４をスパッタ法により形成する。第一のＴｉ層
３０４の膜厚は、コンタクトホール３０２の底におい
て、３〜２５ｎｍとすることが望ましい。第一の実施例
と同様、第一のＴｉ層３０４の形成にコリメーションス
パッタを用いることが有効である。Next, as shown in FIG. 3B, the first T
The i layer 304 is formed by the sputtering method. The thickness of the first Ti layer 304 is preferably 3 to 25 nm at the bottom of the contact hole 302. As in the first embodiment, it is effective to use collimation sputtering for forming the first Ti layer 304.
【００８４】次に、図３（ｃ）に示すように、薄いＴｉ
Ｗ層３０５を、ＴｉＷをターゲット材としたスパッタ法
で形成する。薄いＴｉＷ層３０５の膜厚は、コンタクト
ホール３０２の底において、３ｎｍ以上とすることが望
ましい。Next, as shown in FIG. 3C, thin Ti
The W layer 305 is formed by a sputtering method using TiW as a target material. The thickness of the thin TiW layer 305 is preferably 3 nm or more at the bottom of the contact hole 302.
【００８５】次に、図３（ｄ）に示すように、その上か
ら第二のＴｉ層３０６をスパッタ法により堆積する。第
二のＴｉ層３０６の膜厚は、コンタクトホール３０２の
底において、５ｎｍ以上とする事が望ましい。Next, as shown in FIG. 3D, a second Ti layer 306 is deposited thereon by a sputtering method. The thickness of the second Ti layer 306 is preferably 5 nm or more at the bottom of the contact hole 302.
【００８６】次に、図３（ｅ）に示すように、アルゴン
雰囲気または水素雰囲気で６００℃以上の温度でアニー
ルを行い、コンタクトホールの底部において、不純物拡
散層３０１のＳｉと第一のＴｉ層３０４を反応させ、チ
タンシリサイド層３０７を生成させる。この際のコンタ
クトホール底でのＴｉとシリコンの反応は、スパッタで
形成された薄いＴｉＷ層３０４で阻まれるので、第二の
Ｔｉ層３０６まで反応が及ぶことはない。従って、図３
（ｅ）に示すようにコンタクトホール３０２の底におい
て、チタンシリサイド層３０７の上には、薄いＴｉＷ層
３０５と第二のＴｉ層３０６がシリサイド化されないま
ま残っている。この時、チタンシリサイド層３０７の厚
さは、６〜５０ｎｍとすることが望ましい。Next, as shown in FIG. 3E, annealing is performed at a temperature of 600 ° C. or higher in an argon atmosphere or a hydrogen atmosphere, and Si of the impurity diffusion layer 301 and the first Ti layer are formed at the bottom of the contact hole. 304 is reacted to form a titanium silicide layer 307. At this time, the reaction between Ti and silicon at the bottom of the contact hole is blocked by the thin TiW layer 304 formed by sputtering, so that the reaction does not reach the second Ti layer 306. Therefore, FIG.
As shown in (e), at the bottom of the contact hole 302, the thin TiW layer 305 and the second Ti layer 306 remain unsilicided on the titanium silicide layer 307. At this time, it is desirable that the thickness of the titanium silicide layer 307 be 6 to 50 nm.
【００８７】次に、図３（ｆ）に示すように、７５０℃
で３０秒の窒素雰囲気、またはアンモニアでのＲＴＮを
行い、第二のＴｉ層３０６を窒化し、ＴｉＮ層３０８を
生成させる。Next, as shown in FIG. 3 (f), 750 ° C.
Then, the second Ti layer 306 is nitrided to form a TiN layer 308 by performing RTN with a nitrogen atmosphere or ammonia for 30 seconds.
【００８８】ＴｉＷ層は、ＴｉＮ層と同様、バリアメタ
ルとしての性質を有しており、薄いＴｉＷ層３０５とＴ
ｉＮ層３０８の２層で、実施例１の図１（ｆ）の工程で
形成した厚いＴｉＮ層１０８と同様のバリア層を形成す
ることができた。The TiW layer has a property as a barrier metal like the TiN layer, and has a thin TiW layer 305 and a TW layer.
With the two layers of the iN layer 308, a barrier layer similar to the thick TiN layer 108 formed in the step of FIG. 1F of Example 1 could be formed.
【００８９】図３（ｆ）の工程から、Ａｌ配線層３１０
を形成するまでの工程は、第一の実施例における図１
（ｇ）の工程と全く同様のものであるので、説明は省略
する。From the step shown in FIG. 3F, the Al wiring layer 310 is formed.
The steps until the formation of the film are as shown in FIG.
Since it is exactly the same as the step (g), the description thereof is omitted.
【００９０】図３（ｈ）に、図３（ｇ）で形成された、
半導体装置におけるコンタクトホールの底のタングステ
ンプラグ３０９とチタンシリサイド層３０７の間のバリ
ア層の様子を示す拡大図を示す。図３（ｈ）に示すよう
に、バリア層は、スパッタで形成された薄いＴｉＷ層３
０５と、第二のＴｉ層３０６のＲＴＮによる窒化で形成
されたＴｉＮ層３０８の２層で構成されている。In FIG. 3 (h), formed in FIG. 3 (g),
An enlarged view showing a state of a barrier layer between a tungsten plug 309 and a titanium silicide layer 307 at the bottom of a contact hole in a semiconductor device is shown. As shown in FIG. 3H, the barrier layer is a thin TiW layer 3 formed by sputtering.
05 and a TiN layer 308 formed by nitriding the second Ti layer 306 by RTN.
【００９１】ＴｉＮ層３０８には０．１〜１０原子％の
酸素が含有されることがバリア層のバリア性を向上させ
るためには好ましい。ＴｉＮ層３０８の酸素処理は、図
３（ｆ）のＲＴＮの工程で、ＲＴＮの後で酸素アニール
を行うことで行われる。The TiN layer 308 preferably contains 0.1 to 10 atomic% of oxygen in order to improve the barrier property of the barrier layer. The oxygen treatment of the TiN layer 308 is performed by performing oxygen annealing after the RTN in the RTN process of FIG.
【００９２】図３（ｃ）における薄いＴｉＷ層３０５の
厚さは、Ｔｉのシリサイド化を進行させない為に、コン
タクトホールの底部において、少なくとも３ｎｍ以上必
要である。The thickness of the thin TiW layer 305 in FIG. 3C must be at least 3 nm or more at the bottom of the contact hole in order to prevent the silicidation of Ti from proceeding.
【００９３】また、ホール底の第一のＴｉ層３０４のシ
リサイド化で、Ｓｉと金属との接触抵抗を低下させる効
果を生じさせるためには、図３（ｃ）において、６ｎｍ
以上のチタンシリサイド層３０７を形成する必要があ
り、第一のＴｉ層３０４のＴｉ厚は少なくとも、３ｎｍ
以上の膜厚が必要である。しかし、チタンシリサイド層
３０７の厚さが極端に厚いと、不純物拡散層３０１のジ
ャンクション破壊を生ずるので、チタンシリサイド層３
０７の膜厚を５０ｎｍ以下に抑えることが必要であり、
第一のＴｉ層３０４の膜厚は、コンタクトホール３０２
の底で２５ｎｍ以下とする必要がある。Further, in order to produce the effect of reducing the contact resistance between Si and metal by silicidation of the first Ti layer 304 at the bottom of the hole, in FIG.
It is necessary to form the above titanium silicide layer 307, and the Ti thickness of the first Ti layer 304 is at least 3 nm.
The above film thickness is required. However, if the thickness of the titanium silicide layer 307 is extremely large, junction breakdown of the impurity diffusion layer 301 will occur, so the titanium silicide layer 3
It is necessary to suppress the film thickness of 07 to 50 nm or less,
The thickness of the first Ti layer 304 is equal to that of the contact hole 302.
Must be 25 nm or less at the bottom.
【００９４】半導体装置の耐熱性の確保のため、コンタ
クトホール３０２の底部において、バリア層は薄いＴｉ
Ｗ層３０５と、ＴｉＮ層３０８の２層で合計８ｎｍ以上
必要である。バリア層を形成するためのＴｉＷスパッタ
とＴｉスパッタにおいても、第一の実施例と同様、コリ
メーションスパッタを用いることが有効である。In order to ensure the heat resistance of the semiconductor device, the barrier layer is made of thin Ti at the bottom of the contact hole 302.
A total of 8 nm or more is required for the two layers of the W layer 305 and the TiN layer 308. Also in TiW sputtering and Ti sputtering for forming the barrier layer, it is effective to use collimation sputtering as in the first embodiment.
【００９５】尚、本発明は、図１、図２、図３の実施例
に限らず、半導体素子の配線構造全般に広く応用でき
る。The present invention is not limited to the embodiments shown in FIGS. 1, 2 and 3 and can be widely applied to the overall wiring structure of semiconductor elements.
【００９６】[0096]
【発明の効果】本発明の半導体装置およびその製造方法
によれば、コンタクトホール径が小さくなることによる
アスペクト比の増大で、ホール底に形成されるスパッタ
膜の厚さが減少しても、コンタクトホール底のチタンシ
リサイド層とバリアメタル層の２層を、簡便な方法で、
一定の膜厚比で安定して形成することが可能であり、半
導体装置のコンタクトにおける電気的特性とバリアメタ
ルの耐熱性の両方を向上させることができ、半導体装置
の高集積化と信頼性の向上を図ることができる。According to the semiconductor device and the method of manufacturing the same of the present invention, even if the thickness of the sputtered film formed at the bottom of the hole is reduced due to the increase in the aspect ratio due to the decrease in the diameter of the contact hole, the contact is reduced. The two layers of the titanium silicide layer and the barrier metal layer at the bottom of the hole are formed by a simple method.
It is possible to form stably with a constant film thickness ratio, and it is possible to improve both the electrical characteristics in the contact of the semiconductor device and the heat resistance of the barrier metal, and to achieve high integration and reliability of the semiconductor device. It is possible to improve.
【図１】 本発明の第一の実施例よる半導体装置の製造
方法を示す工程図。FIG. 1 is a process drawing showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】 本発明の第二の実施例よる半導体装置の製造
方法を示す工程図。FIG. 2 is a process drawing showing the method of manufacturing a semiconductor device according to the second embodiment of the present invention.
【図３】 本発明の第三の実施例よる半導体装置の製造
方法を示す工程図。FIG. 3 is a process drawing showing the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
【図４】 従来の半導体装置の製造方法を示す工程図。FIG. 4 is a process diagram showing a conventional method of manufacturing a semiconductor device.
【図５】 （ａ）は、コンタクト抵抗のホール径依存性
を示す特性図。（ｂ）は、コンタクトにおけるジャンク
ション破壊率のホール径依存性を示す特性図。FIG. 5A is a characteristic diagram showing the hole diameter dependence of contact resistance. FIG. 6B is a characteristic diagram showing the hole diameter dependence of the junction destruction rate in the contact.
１０１・・・・・不純物拡散層 １０２・・・・・コンタクトホール １０３・・・・・層間絶縁膜 １０４・・・・・第一のＴｉ層 １０５・・・・・薄いＴｉＮ層 １０６・・・・・第二のＴｉ層 １０７・・・・・チタンシリサイド層 １０８・・・・・厚いＴｉＮ層 １０９・・・・・タングステンプラグ １１０・・・・・Ａｌ層 １１１・・・・・第一のＴｉＮ層 １１２・・・・・第二のＴｉＮ層 ２０１・・・・・不純物拡散層 ２０２・・・・・コンタクトホール ２０３・・・・・層間絶縁膜 ２０４・・・・・第一のＴｉ層 ２０５・・・・・薄いＴｉＮ層 ２０６・・・・・第二のＴｉ層 ２０７・・・・・チタンシリサイド層 ２０８・・・・・厚いＴｉＮ層 ３０１・・・・・不純物拡散層 ３０２・・・・・コンタクトホール ３０３・・・・・層間絶縁膜 ３０４・・・・・第一のＴｉ層 ３０５・・・・・薄いＴｉＷ層 ３０６・・・・・第二のＴｉ層 ３０７・・・・・チタンシリサイド層 ３０８・・・・・ＴｉＮ層 ３０９・・・・・タングステンプラグ ３１０・・・・・Ａｌ層 ４０１・・・・・不純物拡散層 ４０２・・・・・コンタクトホール ４０３・・・・・層間絶縁膜 ４０４・・・・・Ｔｉ層 ４０５・・・・・ＴｉＮ層 ４０６・・・・・チタンシリサイド層 ４０７・・・・・タングステンプラグ ４０８・・・・・Ａｌ層 ４０９・・・・・スパイク 101 ... Impurity diffusion layer 102 ... Contact hole 103 ... Interlayer insulating film 104 ... First Ti layer 105 ... Thin TiN layer 106 ... ..Second Ti layer 107 ... titanium silicide layer 108 ... thick TiN layer 109 ... tungsten plug 110 ... Al layer 111 ... first TiN layer 112-second TiN layer 201-impurity diffusion layer 202-contact hole 203-interlayer insulating film 204-first Ti layer 205 ... Thin TiN layer 206 ... Second Ti layer 207 ... Titanium silicide layer 208 ... Thick TiN layer 301 ... Impurity diffusion layer 302 ...・ ・ ・ Contact hole 303 ・ ・ ・..Interlayer insulating film 304..first Ti layer 305..thin TiW layer 306..second Ti layer 307..titanium silicide layer 308 .. -TiN layer 309 ... Tungsten plug 310 ... Al layer 401 ... Impurity diffusion layer 402 ... Contact hole 403 ... Interlayer insulating film 404 ... -Ti layer 405 ... TiN layer 406 ... Titanium silicide layer 407 ... Tungsten plug 408 ... Al layer 409 ... Spike
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP107893AJPH06204170A (en) | 1993-01-07 | 1993-01-07 | Semiconductor device and manufacturing method thereof |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP107893AJPH06204170A (en) | 1993-01-07 | 1993-01-07 | Semiconductor device and manufacturing method thereof |
| Publication Number | Publication Date |
|---|---|
| JPH06204170Atrue JPH06204170A (en) | 1994-07-22 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP107893APendingJPH06204170A (en) | 1993-01-07 | 1993-01-07 | Semiconductor device and manufacturing method thereof |
| Country | Link |
|---|---|
| JP (1) | JPH06204170A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565708A (en)* | 1994-10-06 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising composite barrier layer |
| EP0697729A3 (en)* | 1994-08-18 | 1996-11-13 | Oki Electric Ind Co Ltd | Contact structure using barrier metal and method of manufacturing the same |
| JP2006216909A (en)* | 2005-02-07 | 2006-08-17 | Denso Corp | Semiconductor device and its manufacturing method |
| JP2007295004A (en)* | 2007-07-27 | 2007-11-08 | Toshiba Corp | Manufacturing method of semiconductor device |
| JP2008311457A (en)* | 2007-06-15 | 2008-12-25 | Renesas Technology Corp | Manufacturing method of semiconductor device |
| JP2011222600A (en)* | 2010-04-05 | 2011-11-04 | Ulvac Japan Ltd | Method and apparatus for manufacturing semiconductor device |
| JP2016171341A (en)* | 2016-05-26 | 2016-09-23 | ローム株式会社 | Semiconductor device |
| CN106206273A (en)* | 2015-06-01 | 2016-12-07 | 富士电机株式会社 | Manufacturing method of semiconductor device |
| US9570604B2 (en) | 2011-02-04 | 2017-02-14 | Rohm Co., Ltd. | Semiconductor device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697729A3 (en)* | 1994-08-18 | 1996-11-13 | Oki Electric Ind Co Ltd | Contact structure using barrier metal and method of manufacturing the same |
| US5654235A (en)* | 1994-08-18 | 1997-08-05 | Oki Electric Industry Co., Ltd. | Method of manufacturing contact structure using barrier metal |
| US5920122A (en)* | 1994-08-18 | 1999-07-06 | Oki Electric Industry Co., Ltd. | Contact structure using barrier metal and method of manufacturing the same |
| US5565708A (en)* | 1994-10-06 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device comprising composite barrier layer |
| JP2006216909A (en)* | 2005-02-07 | 2006-08-17 | Denso Corp | Semiconductor device and its manufacturing method |
| JP2008311457A (en)* | 2007-06-15 | 2008-12-25 | Renesas Technology Corp | Manufacturing method of semiconductor device |
| JP2007295004A (en)* | 2007-07-27 | 2007-11-08 | Toshiba Corp | Manufacturing method of semiconductor device |
| JP2011222600A (en)* | 2010-04-05 | 2011-11-04 | Ulvac Japan Ltd | Method and apparatus for manufacturing semiconductor device |
| US9570604B2 (en) | 2011-02-04 | 2017-02-14 | Rohm Co., Ltd. | Semiconductor device |
| CN106206273A (en)* | 2015-06-01 | 2016-12-07 | 富士电机株式会社 | Manufacturing method of semiconductor device |
| JP2016225512A (en)* | 2015-06-01 | 2016-12-28 | 富士電機株式会社 | Semiconductor device manufacturing method |
| CN113436969A (en)* | 2015-06-01 | 2021-09-24 | 富士电机株式会社 | Method for manufacturing semiconductor device |
| JP2016171341A (en)* | 2016-05-26 | 2016-09-23 | ローム株式会社 | Semiconductor device |
| Publication | Publication Date | Title |
|---|---|---|
| US6830820B2 (en) | Chemical vapor deposition of titanium | |
| JP3132750B2 (en) | Multilayer structure, semiconductor structure, capacitor of semiconductor device, method of preventing oxidation of silicon structure, and method of preventing diffusion of dopant | |
| US5652180A (en) | Method of manufacturing semiconductor device with contact structure | |
| US6514841B2 (en) | Method for manufacturing gate structure for use in semiconductor device | |
| US6593219B2 (en) | Method for fabricating electrode structure and method for fabricating semiconductor device | |
| US6509254B1 (en) | Method of forming electrode structure and method of fabricating semiconductor device | |
| JPH11145474A (en) | Method for forming gate electrode of semiconductor device | |
| JP3057435B2 (en) | Method of forming electrode protection film for semiconductor device | |
| JPH06204170A (en) | Semiconductor device and manufacturing method thereof | |
| US6239492B1 (en) | Semiconductor structure with a titanium aluminum nitride layer and method for fabricating same | |
| US6143362A (en) | Chemical vapor deposition of titanium | |
| KR100290467B1 (en) | Method of forming a metal barrier film in a semiconductor device | |
| JP2000311871A (en) | Method for manufacturing semiconductor device | |
| US5885898A (en) | Method for forming diffusion barrier layer | |
| JP2848333B2 (en) | Method for manufacturing semiconductor device | |
| JP2000183349A (en) | Manufacturing method of silicon FET | |
| JP3109091B2 (en) | Method for manufacturing semiconductor device | |
| JP3247099B2 (en) | Method for forming electrode structure and method for manufacturing semiconductor device | |
| US6004877A (en) | Method of forming a tungsten layer with N2 plasma treatment | |
| US6855630B1 (en) | Method for making contact with a doping region of a semiconductor component | |
| JPS61224435A (en) | semiconductor equipment | |
| JPH06120479A (en) | Semiconductor device and manufacturing method thereof | |
| KR0175016B1 (en) | Selective tungsten nitride thin film formation method and metallization method using the same | |
| JP3868043B2 (en) | Tungsten nitride film manufacturing method and metal wiring manufacturing method using the same | |
| JPH05308057A (en) | Manufacture of semiconductor device |