【０００１】[0001]
【産業上の利用分野】本発明は、入出力回路を有する半
導体装置に関し、特に、該入出力回路の構造に係るもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an input / output circuit, and more particularly to the structure of the input / output circuit.
【０００２】[0002]
【従来の技術】一般に、半導体装置においては、複数個
の同一導電型の電界効果トランジスタを電源配線とグラ
ンド配線間に直列接続し、任意のドレイン電極またはソ
ース電極とボンディングパッドとを接続した入出力回路
が設けられている。そこで、以下、従来の半導体装置に
おける入出力回路について図面を参照しながら説明す
る。図２は、一般的な入出力回路の回路図である。Q1お
よびQ2は、Ｎ型の第１電界効果トランジスタおよび第２
電界効果トランジスタ、１，２および３は、それぞれ上
記第１電界効果トランジスタQ1のゲート電極、ドレイン
電極およびソース電極である。また、４，５および６
は、それぞれ上記第２電界効果トランジスタQ2のゲート
電極、ドレイン電極およびソース電極であり、７は、ボ
ンディングパッド、８は、該ボンディングパッド７から
入力された信号を内部回路に伝えるための入力端子であ
る。そして、上記第１電界効果トランジスタQ1のドレイ
ン電極２は、電源配線９に接続され、さらに、第１電界
効果トランジスタQ1のソース電極３は、第２電界効果ト
ランジスタQ2のドレイン電極５とボンディングパッド７
と入力端子８に接続される一方、第２電界効果トランジ
スタQ2のソース電極６は、グランド配線10に接続されて
いる。2. Description of the Related Art Generally, in a semiconductor device, a plurality of field effect transistors of the same conductivity type are connected in series between a power supply wiring and a ground wiring, and an arbitrary drain electrode or source electrode and a bonding pad are connected to an input / output. A circuit is provided. Therefore, an input / output circuit in a conventional semiconductor device will be described below with reference to the drawings. FIG. 2 is a circuit diagram of a general input / output circuit. Q1 and Q2 are the N-type first field effect transistor and the second
The field effect transistors 1, 2, and 3 are the gate electrode, drain electrode, and source electrode of the first field effect transistor Q1, respectively. Also, 4, 5 and 6
Is a gate electrode, a drain electrode and a source electrode of the second field effect transistor Q2, 7 is a bonding pad, and 8 is an input terminal for transmitting a signal input from the bonding pad 7 to an internal circuit. is there. The drain electrode 2 of the first field effect transistor Q1 is connected to the power supply wiring 9, and the source electrode 3 of the first field effect transistor Q1 is the drain electrode 5 of the second field effect transistor Q2 and the bonding pad 7.
Is connected to the input terminal 8 and the source electrode 6 of the second field effect transistor Q2 is connected to the ground wiring 10.
【０００３】そこで、上記入出力回路の入出力動作につ
いて説明する。まず、データの出力時には、両電界効果
トランジスタQ1, Q2のゲート電極１またはゲート電極４
のいずれか一方がハイレベル、他方がロウレベルにな
る。すなわち、ボンディングパッド７の電位をハイレベ
ルにしたい時は、第１電界効果トランジスタQ1のゲート
電極１がハイレベルになって、該第１電界効果トランジ
スタQ1がオン状態になる一方、第２電界効果トランジス
タQ2のゲート電極４がロウレベルになって、該第２電界
効果トランジスタQ2がオフ状態となる。また、反対に、
上記ボンディングパッド７の電位をロウレベルにしたい
時は、第２電界効果トランジスタQ2のゲート電極４がハ
イレベルになって、該第２電界効果トランジスタQ2がオ
ン状態になる一方、第１電界効果トランジスタQ1のゲー
ト電極１がロウレベルになって、該第１電界効果トラン
ジスタQ1がオフ状態となる。また、データの入力時に
は、両電界効果トランジスタQ1, Q2のゲート電極１およ
びゲート電極４が共にロウレベルになって、該両電界効
果トランジスタQ1、Q2が共にオフ状態になり、ボンディ
ングパッド７からの入力信号は入力端子８を経て内部回
路に伝えられることになる。The input / output operation of the input / output circuit will be described. First, when outputting data, the gate electrode 1 or the gate electrode 4 of both field effect transistors Q1 and Q2
One of these becomes high level and the other becomes low level. That is, when it is desired to set the potential of the bonding pad 7 to the high level, the gate electrode 1 of the first field effect transistor Q1 goes to the high level and the first field effect transistor Q1 is turned on, while the second field effect transistor Q1 is turned on. The gate electrode 4 of the transistor Q2 becomes low level, and the second field effect transistor Q2 is turned off. On the contrary,
When it is desired to set the potential of the bonding pad 7 to the low level, the gate electrode 4 of the second field effect transistor Q2 goes to the high level and the second field effect transistor Q2 is turned on, while the first field effect transistor Q1 is turned on. The gate electrode 1 becomes low level and the first field effect transistor Q1 is turned off. Further, at the time of inputting data, the gate electrodes 1 and 4 of both field effect transistors Q1 and Q2 become low level, both field effect transistors Q1 and Q2 are turned off, and the input from the bonding pad 7 is made. The signal is transmitted to the internal circuit via the input terminal 8.
【０００４】図３は、従来の入出力回路の構造を示す断
面図である。この図３において、11は、Ｐ型シリコン基
板、12は、厚い絶縁膜であって、該シリコン基板11に
は、上記第１電界効果トランジスタQ1としての第１ＭＯ
ＳトランジスタＱ11と、上記第２電界効果トランジスタ
Q2としての第２ＭＯＳトランジスタＱ21とが形成されて
いる。そして、13および14は、第１ＭＯＳトランジスタ
Ｑ11のドレイン電極２およびソース電極３となるＮ型拡
散層、15および16は、第２ＭＯＳトランジスタＱ21のド
レイン電極５およびソース電極６になるＮ型拡散層であ
る。また、17は、ゲート酸化膜、18および19は、各ＭＯ
ＳトランジスタＱ11, Ｑ21のゲート電極１，４となる多
結晶シリコン配線であって、20は、層間絶縁膜である。
さらに、21は、電源配線９となるアルミなどの金属配
線、22は、グランド配線10となるアルミなどの金属配
線、23は、ボンディングパッド７および入力端子８に接
続されるアルミなどの金属配線であって、24は、表面保
護膜である。FIG. 3 is a sectional view showing the structure of a conventional input / output circuit. In FIG. 3, 11 is a P-type silicon substrate, 12 is a thick insulating film, and the silicon substrate 11 has a first MO transistor as the first field effect transistor Q1.
S transistor Q11 and the second field effect transistor
A second MOS transistor Q21 serving as Q2 is formed. And, 13 and 14 are N-type diffusion layers which will be the drain electrode 2 and the source electrode 3 of the first MOS transistor Q11, and 15 and 16 are N-type diffusion layers which will be the drain electrode 5 and the source electrode 6 of the second MOS transistor Q21. is there. Further, 17 is a gate oxide film, and 18 and 19 are each MO.
Reference numeral 20 denotes an interlayer insulating film, which is a polycrystalline silicon wiring which becomes the gate electrodes 1 and 4 of the S transistors Q11 and Q21.
Further, 21 is a metal wiring such as aluminum which becomes the power supply wiring 9, 22 is a metal wiring such as aluminum which is the ground wiring 10, and 23 is a metal wiring such as aluminum which is connected to the bonding pad 7 and the input terminal 8. There, 24 is a surface protective film.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上述し
た従来の入出力回路においては、ＭＯＳトランジスタＱ
11, Ｑ21を用いているので、該Ｎ型のＭＯＳトランジス
タＱ11, Ｑ21のスレッシュホールド電圧（以下、Ｖtnと
称す。）が１Ｖ以下である場合、ボンディングパッド７
に−１Ｖ程度の電圧が印加されると、第１ＭＯＳトラン
ジスタＱ11のゲート・ソース間電圧がＶtn以上となり、
該第１ＭＯＳトランジスタＱ11がオン状態になる。そし
て、この第１ＭＯＳトランジスタＱ11のオン状態時にお
いて、該第１ＭＯＳトランジスタＱ11のソース電極３で
あるＮ型拡散層14からシリコン基板11に少数キャリアが
注入されることになる。この結果、注入された少数キャ
リヤが、入出力回路の近傍の他の回路部分に到達し、デ
バイスの電気特性および信頼性を悪化させるという問題
があった。However, in the above-mentioned conventional input / output circuit, the MOS transistor Q is used.
Since 11, Q21 is used, if the threshold voltage (hereinafter referred to as Vtn) of the N-type MOS transistors Q11, Q21 is 1 V or less, the bonding pad 7 is used.
When a voltage of about -1 V is applied to the gate, the gate-source voltage of the first MOS transistor Q11 becomes Vtn or more,
The first MOS transistor Q11 is turned on. Then, when the first MOS transistor Q11 is on, minority carriers are injected into the silicon substrate 11 from the N-type diffusion layer 14 which is the source electrode 3 of the first MOS transistor Q11. As a result, the injected minority carriers reach another circuit portion in the vicinity of the input / output circuit, which causes a problem of deteriorating the electrical characteristics and reliability of the device.
【０００６】本発明は、斯かる点に鑑みてなされたもの
で、入出力回路のうち電源側に接続されるトランジスタ
を薄膜トランジスタで形成することにより、該薄膜トラ
ンジスタがオンしても半導体基板への少数キャリアの注
入が生じないようにし、その結果、電気特性および信頼
性の悪化を防止するようにした半導体装置を提供するこ
とを目的とする。The present invention has been made in view of the above problems, and by forming a transistor connected to the power source side of the input / output circuit with a thin film transistor, even if the thin film transistor is turned on, a small number of semiconductor substrates are provided. It is an object of the present invention to provide a semiconductor device in which injection of carriers does not occur, and as a result, deterioration of electrical characteristics and reliability is prevented.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明が講じた手段は、まず、入出力回路が薄膜
トランジスタを備えて構成されている。そして、該薄膜
トランジスタは、半導体基板を覆う絶縁膜上に形成され
たゲート電極と、該ゲート電極を覆うように形成された
ゲート絶縁膜と、該ゲート絶縁膜上に薄膜で形成された
ソース電極、ドレイン電極およびチャネル領域とより形
成されている。加えて、上記薄膜トランジスタのソース
電極またはドレイン電極がボンディングパッドに接続さ
れた構成としている。In order to achieve the above object, in the means taken by the present invention, first, an input / output circuit is provided with a thin film transistor. The thin film transistor includes a gate electrode formed on an insulating film covering the semiconductor substrate, a gate insulating film formed so as to cover the gate electrode, and a source electrode formed on the gate insulating film as a thin film. It is formed of a drain electrode and a channel region. In addition, the source electrode or the drain electrode of the thin film transistor is connected to the bonding pad.
【０００８】[0008]
【作用】上記の構成により、本発明では、ボンディング
パッドにマイナスの電圧が印加された場合、電源側に接
続された薄膜トランジスタがオンすることになるが、該
薄膜トランジスタが半導体基板上に絶縁膜を介してソー
ス電極等が形成されて構成されているので、半導体基板
に対して少数キャリアの注入が生ずることがない。その
結果、入出力回路の周辺回路に少数キャリアが到達する
ことがないので、該周辺回路の電気特性および信頼性の
悪化が防止されることになる。また、相補型電界効果ト
ランジスタにおいては、ラッチアップ現象が防止される
ことになる。With the above structure, in the present invention, when a negative voltage is applied to the bonding pad, the thin film transistor connected to the power supply side is turned on. However, the thin film transistor is provided on the semiconductor substrate via the insulating film. Since the source electrode and the like are formed on the semiconductor substrate, minority carriers are not injected into the semiconductor substrate. As a result, the minority carriers do not reach the peripheral circuit of the input / output circuit, so that the deterioration of the electrical characteristics and reliability of the peripheral circuit can be prevented. Further, in the complementary field effect transistor, the latch-up phenomenon is prevented.
【０００９】[0009]
【実施例】以下、本発明の一実施例について図面に基づ
いて詳細に説明する。なお、入出力回路の回路構成につ
いては、既述しているので（図２参照）、その詳細な説
明は省略する。図１は、本発明による入出力回路の構造
を示す断面図である。この図１において、31は、半導体
基板であるＰ型シリコン基板、32は、該シリコン基板31
を覆う厚い絶縁膜であって、該シリコン基板31には、図
２に示す第１電界効果トランジスタQ1としての薄膜トラ
ンジスタＱ12と、第２電界効果トランジスタQ2としての
ＭＯＳトランジスタＱ22とが形成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings. The circuit configuration of the input / output circuit has already been described (see FIG. 2), and thus detailed description thereof will be omitted. FIG. 1 is a sectional view showing the structure of an input / output circuit according to the present invention. In FIG. 1, 31 is a P-type silicon substrate which is a semiconductor substrate, and 32 is the silicon substrate 31.
2, which is a thick insulating film for covering the above, a thin film transistor Q12 as a first field effect transistor Q1 and a MOS transistor Q22 as a second field effect transistor Q2 shown in FIG. 2 are formed.
【００１０】また、33および34は、薄膜トランジスタＱ
12のドレイン電極２およびソース電極３となるＮ型シリ
コン配線、35および36は、ＭＯＳトランジスタＱ22のド
レイン電極５およびソース電極６となるＮ型拡散層であ
る。そして、37は、ＭＯＳトランジスタＱ22のゲート酸
化膜、38は、薄膜トランジスタＱ12のゲート電極１とな
る多結晶シリコン配線、39は、ＭＯＳトランジスタＱ22
のゲート電極４となる多結晶シリコン配線であって、40
は、層間絶縁膜である。さらに、41は、電源配線９とな
るアルミなどの金属配線、42は、グランド配線10となる
アルミなどの金属配線、43は、ボンディングパッド７お
よび入力端子８に接続されるアルミなどの金属配線であ
り、44は、表面保護膜である。Further, 33 and 34 are thin film transistors Q.
N-type silicon wirings serving as the drain electrode 2 and the source electrode 3 of 12 and 35 and 36 are N-type diffusion layers serving as the drain electrode 5 and the source electrode 6 of the MOS transistor Q22. Further, 37 is a gate oxide film of the MOS transistor Q22, 38 is a polycrystalline silicon wiring which becomes the gate electrode 1 of the thin film transistor Q12, and 39 is a MOS transistor Q22.
Which is a polycrystalline silicon wiring to be the gate electrode 4 of
Is an interlayer insulating film. Further, 41 is a metal wiring such as aluminum to be the power supply wiring 9, 42 is a metal wiring such as aluminum to be the ground wiring 10, 43 is a metal wiring such as aluminum connected to the bonding pad 7 and the input terminal 8. Yes, 44 is a surface protective film.
【００１１】また、45は、薄膜トランジスタＱ12のゲー
ト絶縁膜であるゲート酸化膜、46は、薄膜トランジスタ
Ｑ12のチャネル領域が形成されるＰ型シリコン配線であ
る。そして、上記ゲート酸化膜45は、ゲート電極１であ
る多結晶シリコン配線38を覆って上記絶縁膜32上に形成
され、該ゲート酸化膜45上には、上記ドレイン電極２お
よびソース電極３であるＮ型シリコン配線33, 34と、チ
ャネル領域となるＰ型シリコン配線46とが薄膜で形成さ
れている。Further, 45 is a gate oxide film which is a gate insulating film of the thin film transistor Q12, and 46 is a P-type silicon wiring in which a channel region of the thin film transistor Q12 is formed. The gate oxide film 45 is formed on the insulating film 32 so as to cover the polycrystalline silicon wiring 38 which is the gate electrode 1, and the drain electrode 2 and the source electrode 3 are formed on the gate oxide film 45. The N-type silicon wirings 33 and 34 and the P-type silicon wiring 46 serving as the channel region are formed of thin films.
【００１２】次に、上記入出力回路の動作について説明
する。なお、入出力動作については、既述しているの
で、その詳細な説明は省略するとする。そこで、上述し
た入出力回路において、ボンディングパッド７（金属配
線43）に−１Ｖ程度の電圧が印加されると、薄膜トラン
ジスタＱ12はオン状態になる。しかしながら、薄膜トラ
ンジスタＱ12のソース電極３であるＮ型シリコン配線34
はシリコン基板31から絶縁膜32によって分離されている
ので、該Ｎ型シリコン配線34から少数キャリアがシリコ
ン基板31に注入されることはない。したがって、周辺の
各デバイスの電気特性および信頼性の悪化が起こること
はない。Next, the operation of the input / output circuit will be described. Since the input / output operation has already been described, detailed description thereof will be omitted. Therefore, in the above-mentioned input / output circuit, when a voltage of about -1 V is applied to the bonding pad 7 (metal wiring 43), the thin film transistor Q12 is turned on. However, the N-type silicon wiring 34 which is the source electrode 3 of the thin film transistor Q12
Is separated from the silicon substrate 31 by the insulating film 32, so that minority carriers are not injected into the silicon substrate 31 from the N-type silicon wiring 34. Therefore, the electrical characteristics and reliability of the peripheral devices do not deteriorate.
【００１３】なお、本実施例は、Ｐ型シリコン基板31を
有する入出力回路について説明したが、本発明は、Ｎ型
シリコン基板および相補型電界効果トランジスタの場合
にも適用することができる。また、上記入出力回路は、
電源側およびグランド側にそれぞれ１個のトランジスタ
Ｑ12, Ｑ22を備えた回路としたが、それぞれに複数個の
トランジスタを並直列に接続した場合にも適用できるこ
とは言うまでもない。Although the present embodiment has been described with respect to the input / output circuit having the P-type silicon substrate 31, the present invention can be applied to the case of the N-type silicon substrate and the complementary field effect transistor. The input / output circuit is
Although the circuit is provided with one transistor Q12 and one transistor Q22 on the power supply side, respectively, it is needless to say that the present invention can be applied to the case where a plurality of transistors are connected in parallel in each circuit.
【００１４】[0014]
【発明の効果】以上のように、本発明に係る半導体装置
によれば、入出力回路に薄膜トランジスタを用い、該薄
膜トランジスタは、厚い絶縁膜で覆われた半導体基板上
に形成したゲート電極と、該ゲート電極を覆うゲート絶
縁膜と、該ゲート絶縁膜上に形成したソース電極、ドレ
イン電極およびチャネル領域とから構成され、上記薄膜
トランジスタのソース電極またはドレイン電極をボンデ
ィングパッドに接続するようにしたために、上記薄膜ト
ランジスタがオンした際、該薄膜トランジスタから半導
体基板に少数キャリアが注入されることを確実に防止す
ることができる。この結果、上記入出力回路における周
辺回路の電気特性および信頼性の悪化を防ぐことができ
る。また、相補型電界効果トランジスタにおいては、ラ
ッチアップ現象を確実に防止することができる。As described above, according to the semiconductor device of the present invention, a thin film transistor is used for the input / output circuit, and the thin film transistor includes a gate electrode formed on a semiconductor substrate covered with a thick insulating film, A gate insulating film covering the gate electrode, and a source electrode, a drain electrode and a channel region formed on the gate insulating film, and the source electrode or the drain electrode of the thin film transistor is connected to a bonding pad. When the thin film transistor is turned on, it is possible to reliably prevent minority carriers from being injected from the thin film transistor into the semiconductor substrate. As a result, it is possible to prevent deterioration of the electrical characteristics and reliability of the peripheral circuits in the input / output circuit. Moreover, in the complementary field effect transistor, the latch-up phenomenon can be reliably prevented.
【図１】本発明の一実施例である半導体装置の入出力回
路を示す断面図である。FIG. 1 is a cross-sectional view showing an input / output circuit of a semiconductor device which is an embodiment of the present invention.
【図２】半導体装置の入出力回路を示す回路図である。FIG. 2 is a circuit diagram showing an input / output circuit of a semiconductor device.
【図３】従来の半導体装置の入出力回路を示す断面図で
ある。FIG. 3 is a cross-sectional view showing an input / output circuit of a conventional semiconductor device.
1,4 ゲート電極 2,5 ドレイン電極 3,6 ソース電極 7 ボンディングパッド 8 入力端子 31 Ｐ型シリコン基板 32 絶縁膜 33,34 Ｎ型シリコン配線 35,36 Ｎ型拡散層 37 ゲート酸化膜 38,39 多結晶シリコン配線 40 層間絶縁膜 41,42,43 金属配線 44 表面保護膜 45 ゲート酸化膜 46 Ｐ型シリコン配線 Ｑ12 薄膜トランジスタ（第１電界効果ト
ランジスタQ1） Ｑ22 ＭＯＳトランジスタ（第２電界効果
トランジスタQ2）1,4 Gate electrode 2,5 Drain electrode 3,6 Source electrode 7 Bonding pad 8 Input terminal 31 P type silicon substrate 32 Insulation film 33,34 N type silicon wiring 35,36 N type diffusion layer 37 Gate oxide film 38,39 Polycrystalline silicon wiring 40 Interlayer insulation film 41, 42, 43 Metal wiring 44 Surface protection film 45 Gate oxide film 46 P-type silicon wiring Q12 Thin film transistor (first field effect transistor Q1) Q22 MOS transistor (second field effect transistor Q2)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8221−5Ｊ Ｈ０３Ｋ 17/687 Ｆ 8941−5Ｊ 19/00 １０１ Ｓ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl.5 Identification number Office reference number FI technical display location H03K 19/0175 8221-5J H03K 17/687 F 8941-5J 19/00 101 S
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| JP4277617AJPH06132532A (en) | 1992-10-16 | 1992-10-16 | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2015111706A (en)* | 2007-06-29 | 2015-06-18 | 株式会社半導体エネルギー研究所 | Semiconductor device |
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