【０００１】[0001]
【産業上の利用分野】この発明は、ディジタル画像信号
を例えばディジタルＶＴＲによって記録／再生するのに
適用されるディジタル画像信号の受信／再生装置、特
に、エラーである画素データの補間に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital image signal receiving / reproducing apparatus applied to recording / reproducing a digital image signal by, for example, a digital VTR, and more particularly to interpolation of error pixel data.
【０００２】[0002]
【従来の技術】ディジタルビデオ信号を磁気テープ等の
記録媒体を用いて伝送する時に、記録／再生の過程でエ
ラーが発生する。通常は、エラー対策のために、エラー
訂正符号が使用される。しかしながら、エラー訂正符号
の訂正能力を超える程度のエラーが発生した場合には、
再生画像中でエラーが目立たないように、補間処理がな
される。2. Description of the Related Art When a digital video signal is transmitted using a recording medium such as a magnetic tape, an error occurs during the recording / reproducing process. Normally, an error correction code is used as a countermeasure against errors. However, if an error that exceeds the correction capability of the error correction code occurs,
Interpolation processing is performed so that the error is not noticeable in the reproduced image.
【０００３】補間処理は、画像情報の持つ空間的な相関
を利用するもので、エラー画素の近傍の正しい２個の画
素の値の平均値を演算し、エラー画素の値を平均値で置
き換えるものである。なるべくエラー画素の真値に近い
補間値を生成するために、複数の補間値の中で選択した
ものを補間値として採用する適応補間が好ましい。すな
わち、エラーである補間対象画素に対して、異なった方
向（水平方向、垂直方向、斜め方向等）に位置する２個
の画素データの平均値を生成する。そして、各補間値を
生成するための２個の画素データの差分値の絶対値を演
算し、この絶対差分値の中で最小であるものを検出し、
これと対応する補間値を最適なものとして選択する。The interpolation processing utilizes the spatial correlation of image information, calculates the average value of the values of two correct pixels near the error pixel, and replaces the error pixel value with the average value. Is. In order to generate an interpolated value that is as close as possible to the true value of the error pixel, adaptive interpolation that employs a selected one of a plurality of interpolated values as the interpolated value is preferable. That is, an average value of two pieces of pixel data located in different directions (horizontal direction, vertical direction, diagonal direction, etc.) is generated for the interpolation target pixel in error. Then, the absolute value of the difference value between the two pieces of pixel data for generating each interpolation value is calculated, and the smallest of the absolute difference values is detected,
The interpolation value corresponding to this is selected as the optimum one.
【０００４】[0004]
【発明が解決しようとする課題】従来の適応補間装置
は、複数の補間値の中の最適値を選択するために、２個
の画素データの絶対差分値の大きさ、すなわち、補間対
象画素を中心とする１次元の方向のレベル傾斜を用い、
この傾斜が最小の場合が最適と判断している。しかしな
がら、最適な補間を検出するのに、１次元方向のレベル
傾斜で判定しても、充分な精度が期待できず、選択補間
値の精度も低くなる問題があった。さらに、最適な補間
値を選択するために、減算回路、比較回路等のハードウ
ェアを必要とする問題がある。In order to select the optimum value among a plurality of interpolated values, the conventional adaptive interpolating apparatus determines the magnitude of the absolute difference value of two pixel data, that is, the interpolation target pixel. Using the level inclination in the one-dimensional direction as the center,
The case where this inclination is the minimum is judged to be optimal. However, in order to detect the optimum interpolation, even if the determination is made by the level inclination in the one-dimensional direction, sufficient accuracy cannot be expected and there is a problem that the accuracy of the selected interpolation value becomes low. Furthermore, there is a problem that hardware such as a subtraction circuit and a comparison circuit is required to select the optimum interpolation value.
【０００５】従って、この発明の目的は、精度が従来の
装置より高くでき、ハードウェアが簡単なディジタル画
像信号の受信／再生装置を提供することにある。Therefore, an object of the present invention is to provide a digital image signal receiving / reproducing apparatus which can be more accurate than conventional apparatuses and which has a simple hardware.
【０００６】この発明の他の目的は、現在の最適補間を
過去の受信／再生されたデータを学習することで求める
ことができるディジタル画像信号の受信／再生装置を提
供することにある。Another object of the present invention is to provide a digital image signal receiving / reproducing apparatus capable of obtaining the present optimum interpolation by learning the past received / reproduced data.
【０００７】[0007]
【課題を解決するための手段】請求項１の発明は、受信
または再生されたディジタル画像信号中でエラーの画素
データを補間するようにしたディジタル画像信号の受信
／再生装置において、補間対象画素に対して近接する複
数の画素データを圧縮符号化するための符号化回路と、
補間対象画素の真値と複数の画素データを使用した複数
の補間値とに基づいて最適な補間を決定し、最適補間デ
ータを出力するための回路と、複数の画素データの圧縮
符号化出力と最適補間データとからなるアドレスをｋ個
のメモリ装置に対して順次供給するスイッチング回路
と、ｋ個のメモリ装置に蓄えられたｋフレーム分の度数
分布表を加算し、各アドレスで最大度数を検出するため
の回路と、検出された最大度数情報を記憶するためのメ
モリ装置と、メモリ装置からの最大度数情報に応答して
最適補間値を出力するための回路と、エラーである補間
対象画素の代わりに、最適補間値を選択的に出力するた
めの回路とからなることを特徴とするディジタル画像信
号の受信／再生装置である。According to a first aspect of the present invention, in a digital image signal receiving / reproducing apparatus adapted to interpolate error pixel data in a received or reproduced digital image signal, the interpolation target pixel is set. An encoding circuit for compressing and encoding a plurality of pixel data that are close to each other,
A circuit for determining the optimum interpolation based on the true value of the pixel to be interpolated and a plurality of interpolation values using a plurality of pixel data and outputting the optimum interpolation data, and a compression encoding output of the plurality of pixel data, The maximum frequency is detected at each address by adding the switching circuit that sequentially supplies the addresses consisting of the optimum interpolation data to the k memory devices and the frequency distribution table for k frames stored in the k memory devices. A circuit for doing so, a memory device for storing the detected maximum frequency information, a circuit for outputting an optimum interpolation value in response to the maximum frequency information from the memory device, and an interpolation target pixel which is an error. Instead, it is a receiving / reproducing apparatus for a digital image signal, which comprises a circuit for selectively outputting an optimum interpolation value.
【０００８】請求項２の発明は、最適補間データが格納
されたマッピングテーブルとして、固定のものと、可変
のものとを有するものである。固定のマッピングテーブ
ルは、トレーニングによって予め用意される。可変のマ
ッピングテーブルは、ｋフレームの受信／再生データの
解析に基づくものである。The invention according to claim 2 has a fixed mapping table and a variable mapping table in which the optimum interpolation data is stored. The fixed mapping table is prepared in advance by training. The variable mapping table is based on an analysis of the received / reproduced data of k frames.
【０００９】[0009]
【作用】補間対象画素をそれに対して近接する複数の画
素によって補間する時に、最適補間を行うための演算式
あるいは使用すべき画素がメモリ装置に格納されたマッ
ピングテーブルにより指定される。このマッピングテー
ブルは、現在から過去のｋフレームの受信／再生データ
に関して、最適補間を決定するもので、可変のものであ
る。可変マッピングテーブルによって、実際に受信／再
生される画像データに適応して高精度にエラーを補間す
ることができる。When a pixel to be interpolated is interpolated by a plurality of pixels close to it, an arithmetic expression for optimum interpolation or a pixel to be used is specified by a mapping table stored in the memory device. This mapping table is a variable table for determining the optimum interpolation for the received / reproduced data of the current to past k frames. With the variable mapping table, the error can be interpolated with high accuracy by adapting to the image data actually received / reproduced.
【００１０】[0010]
【実施例】以下、この発明の一実施例について説明す
る。図１は、この一実施例、すなわち、ディジタルＶＴ
Ｒの信号処理の概略的構成を示す。１で示す入力端子か
らビデオ信号が供給され、Ａ／Ｄ変換器２によって、１
サンプルが例えば８ビットにディジタル化される。この
Ａ／Ｄ変換器２の出力データがブロック化回路３に供給
される。この実施例では、ブロック化回路３では、１フ
レームの有効領域が（４×４）画素、（８×８）画素等
の大きさのブロックに分割される。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below. FIG. 1 shows an example of this embodiment, namely, a digital VT.
1 shows a schematic configuration of R signal processing. A video signal is supplied from the input terminal 1 and the A / D converter 2 outputs 1
The sample is digitized to, for example, 8 bits. The output data of the A / D converter 2 is supplied to the blocking circuit 3. In this embodiment, the blocking circuit 3 divides the effective area of one frame into blocks each having a size of (4 × 4) pixels, (8 × 8) pixels, or the like.
【００１１】ブロック化回路３からのブロックの順序に
走査変換されたディジタルビデオ信号がシャフリング回
路４に供給される。シャフリング回路４では、例えばブ
ロックの単位で、シャフリングがなされる。シャフリン
グは、ブロックの空間的な位置をシャッフルするもので
ある。シャフリング回路４の出力がブロック符号化回路
５に供給される。ブロック符号化回路５は、ブロック毎
に画素データを圧縮符号化する。ＡＤＲＣ、コサイン変
換（ＤＣＴ）等をブロック符号化として採用できる。シ
ャフリング回路４がブロック符号化回路５の後に設けら
れることもある。The digital video signal scan-converted in the order of blocks from the blocking circuit 3 is supplied to the shuffling circuit 4. In the shuffling circuit 4, shuffling is performed in block units, for example. Shuffling shuffles the spatial position of blocks. The output of the shuffling circuit 4 is supplied to the block encoding circuit 5. The block coding circuit 5 compresses and codes pixel data for each block. ADRC, cosine transform (DCT), etc. can be adopted as block coding. The shuffling circuit 4 may be provided after the block encoding circuit 5.
【００１２】この一実施例では、ブロック符号化とし
て、ＡＤＲＣを用いている。ブロック符号化回路５で
は、各ブロックのダイナミックレンジＤＲと最小値ＭＩ
Ｎとが検出され、最小値が除去されたビデオデータが量
子化ステップで再量子化される。４ビット固定長のＡＤ
ＲＣの場合では、ダイナミックレンジＤＲを1/16とする
ことによって、量子化ステップΔが得られる。この量子
化ステップΔで、最小値が除去されたビデオデータが除
算され、商を切り捨てにより整数化した値が量子化デー
タとされる。ダイナミックレンジＤＲ、最小値ＭＩＮお
よび量子化データがブロック符号化回路５の出力データ
である。各ブロックに重要語として、ダイナミックレン
ジＤＲおよび最小値ＭＩＮが発生する。In this embodiment, ADRC is used as the block coding. In the block coding circuit 5, the dynamic range DR of each block and the minimum value MI
N and N are detected, and the video data from which the minimum value has been removed are requantized in the quantization step. 4-bit fixed length AD
In the case of RC, the quantization step Δ is obtained by setting the dynamic range DR to 1/16. In this quantization step Δ, the video data from which the minimum value has been removed is divided, and a value obtained by rounding down the quotient to obtain an integer is used as the quantized data. The dynamic range DR, the minimum value MIN and the quantized data are output data of the block encoding circuit 5. The dynamic range DR and the minimum value MIN are generated as important words in each block.
【００１３】ブロック符号化回路５の出力データがフレ
ーミング回路６に供給される。フレーミング回路６は、
エラー訂正符号のパリティを発生するとともに、シンク
ブロックが連続する構造の記録データを発生する。エラ
ー訂正符号としては、例えばデータのマトリクス状配列
の水平方向および垂直方向のそれぞれに対してエラー訂
正符号化を行う積符号を採用することができる。符号化
データおよびパリティに対して、シンクブロック同期信
号およびＩＤ信号が付加される。シンクブロックが連続
する記録データがチャンネル符号化回路７に供給され、
直流分を低減させるためのチャンネル符号化の処理を受
ける。The output data of the block coding circuit 5 is supplied to the framing circuit 6. The framing circuit 6 is
The parity of the error correction code is generated, and the record data having a structure in which sync blocks are continuous is generated. As the error correction code, for example, a product code that performs error correction coding in each of the horizontal direction and the vertical direction of the matrix array of data can be adopted. The sync block synchronization signal and the ID signal are added to the encoded data and the parity. The recording data in which the sync blocks are continuous is supplied to the channel encoding circuit 7,
The channel coding process for reducing the DC component is performed.
【００１４】チャンネル符号化回路７の出力データがビ
ットストリームに変換され、さらに記録アンプ８を介し
て回転ヘッドＨに供給され、記録データが磁気テープＴ
上に斜めのトラックとして記録される。通常、複数の回
転ヘッドが使用されるが、簡単のために、一つのヘッド
のみが図示されている。The output data of the channel encoding circuit 7 is converted into a bit stream and further supplied to the rotary head H via the recording amplifier 8, and the recording data is recorded on the magnetic tape T.
Recorded as a diagonal track on top. Multiple rotary heads are typically used, but for simplicity only one head is shown.
【００１５】磁気テープＴから回転ヘッドＨにより取り
出された再生データは、再生アンプ１１を介してチャン
ネル復号回路１２に供給され、チャンネル符号化の復号
がなされる。チャンネル復号回路１２の出力データがフ
レーム分解回路１３に供給され、記録データからの各種
のデータの分離とエラー訂正がなされる。フレーム分解
回路１３から発生する出力データには、再生データの他
にエラー訂正した後のエラーの有無を示すエラーフラグ
が含まれる。The reproduction data taken out from the magnetic tape T by the rotary head H is supplied to the channel decoding circuit 12 via the reproduction amplifier 11 and subjected to channel decoding. The output data of the channel decoding circuit 12 is supplied to the frame decomposing circuit 13, and various data is separated from the recording data and error correction is performed. The output data generated from the frame disassembling circuit 13 includes an error flag indicating the presence or absence of an error after error correction, in addition to the reproduced data.
【００１６】フレーム分解回路１３の出力データが重要
語訂正回路１４に供給される。重要語訂正回路１４は、
エラーフラグによって、エラーであることが示される重
要語（すなわち、ブロック毎のダイナミックレンジＤＲ
および最小値ＭＩＮ）を訂正するものである。重要語訂
正回路１４の出力データがブロック復号回路１５に供給
される。この復号回路１５は、エラーでない重要語を使
用してＡＤＲＣ復号を行い、また、重要語がエラーのブ
ロックに関しては、重要語訂正回路１４において、訂正
された重要語を使用してＡＤＲＣの復号を行う。重要語
訂正回路１４は、エラーを訂正できない場合に、重要語
を推定する機能を有しているのが好ましい。The output data of the frame decomposition circuit 13 is supplied to the important word correction circuit 14. The important word correction circuit 14
An important word that indicates an error by the error flag (that is, the dynamic range DR for each block
And the minimum value MIN). The output data of the important word correction circuit 14 is supplied to the block decoding circuit 15. The decoding circuit 15 performs ADRC decoding using a significant word that is not an error, and regarding a block in which the significant word is in error, the significant word correction circuit 14 uses the corrected significant word to perform ADRC decoding. To do. The important word correction circuit 14 preferably has a function of estimating an important word when an error cannot be corrected.
【００１７】ブロック復号回路１５では、例えばＡＤＲ
Ｃ復号の場合、量子化コードのビット数を４ビットとす
る時に、各画素の復号値Ｌｉを発生する。この復号値Ｌ
ｉは次式で表される。 Ｌｉ＝〔（ＤＲ／２4 ）×ｘｉ＋ＭＩＮ＋０．５〕 ＝〔Δ×ｘｉ＋ＭＩＮ＋０．５〕In the block decoding circuit 15, for example, ADR
In the case of C decoding, when the number of bits of the quantization code is 4 bits, the decoded value Li of each pixel is generated. This decrypted value L
i is represented by the following equation. Li = [(DR / 24 ) × xi + MIN + 0.5] = [Δ × xi + MIN + 0.5]
【００１８】但し、ｘｉはコード信号の値、Δは量子化
ステップ、〔 〕はガウス記号である。上式の〔 〕内
の演算を例えばＲＯＭで実現し、最小値ＭＩＮの加算を
行う構成をブロック復号回路１５が有している。Here, xi is the value of the code signal, Δ is the quantization step, and [] is a Gauss symbol. The block decoding circuit 15 has a configuration in which the operation in [] in the above equation is realized by, for example, a ROM, and the minimum value MIN is added.
【００１９】ブロック復号回路１５の復号データ、すな
わち、各画素と対応する復元データがディシャフリング
回路１６に供給される。この回路１６は、記録側のシャ
フリング回路４と相補的なもので、ブロックの空間的な
位置を元の位置に戻す処理を行う。ディシャフリング回
路１６の出力データがブロック分解回路１７に供給され
る。ブロック分解回路１７によって、データの順序がブ
ロックの順序からラスター走査の順序へ戻される。ブロ
ック分解回路１７の出力データがエラー補間回路１８に
供給される。エラー補間回路１８は、画素単位でエラー
であるデータを周辺の画素データで補間する。エラー補
間回路１８の出力データがＤ／Ａ変換器１９に供給さ
れ、出力端子２０には、各画素と対応し、ラスター走査
の順序の復元データが得られる。The decoded data of the block decoding circuit 15, that is, the restored data corresponding to each pixel is supplied to the deshuffling circuit 16. This circuit 16 is complementary to the shuffling circuit 4 on the recording side and performs processing for returning the spatial position of the block to the original position. The output data of the deshuffling circuit 16 is supplied to the block decomposition circuit 17. The block decomposition circuit 17 restores the data order from the block order to the raster scan order. The output data of the block decomposition circuit 17 is supplied to the error interpolation circuit 18. The error interpolation circuit 18 interpolates error data in pixel units with peripheral pixel data. The output data of the error interpolation circuit 18 is supplied to the D / A converter 19, and the restored data of the raster scanning order corresponding to each pixel is obtained at the output terminal 20.
【００２０】エラー補間回路１８に対してこの発明が適
用される。図２は、この発明によるエラー補間回路１８
の一例である。２１で示す入力端子から再生データが供
給され、これがデータメモリ２３に蓄えられる。２２で
示す入力端子から再生データに付随するエラーフラグが
供給され、これがエラーフラグメモリ２４に蓄えられ
る。これらのメモリ２２および２４は、１フレーム分の
データおよびエラーフラグを記憶できる容量を有してい
る。The present invention is applied to the error interpolation circuit 18. FIG. 2 shows an error interpolation circuit 18 according to the present invention.
Is an example. Reproduction data is supplied from the input terminal 21 and is stored in the data memory 23. An error flag associated with the reproduced data is supplied from the input terminal 22 and is stored in the error flag memory 24. These memories 22 and 24 have a capacity capable of storing one frame of data and an error flag.
【００２１】データメモリ２３は、補間対象画素を中心
とする（５×５）画素のブロックの画素データを同時に
発生する。図３において、ＢＬＫ１は、一つのブロック
を示す。黒いドットで示す補間対象画素Ｘを中心とする
（５×５）のブロックが構成される。この２５個の画素
の中で、Ａ〜Ｐの１６個の画素が補間演算に使用され
る。補間演算は、下記のように、種々の補間方向に関し
ての補間値ＩＰ１〜ＩＰ８を形成するものである。The data memory 23 simultaneously generates pixel data of a block of (5 × 5) pixels centered on the pixel to be interpolated. In FIG. 3, BLK1 indicates one block. A (5 × 5) block centered on the interpolation target pixel X indicated by a black dot is formed. Among these 25 pixels, 16 pixels A to P are used for the interpolation calculation. The interpolation calculation forms interpolation values IP1 to IP8 for various interpolation directions as described below.
【００２２】 ＩＰ１＝（Ａ＋Ｂ）／２ ＩＰ２＝（Ｃ＋Ｄ）／２ ＩＰ３＝（Ｅ＋Ｆ）／２ ＩＰ４＝（Ｇ＋Ｈ）／２ ＩＰ５＝（Ｉ＋Ｊ）／２ ＩＰ６＝（Ｋ＋Ｌ）／２ ＩＰ７＝（Ｍ＋Ｎ）／２ ＩＰ８＝（Ｏ＋Ｐ）／２IP1 = (A + B) / 2 IP2 = (C + D) / 2 IP3 = (E + F) / 2 IP4 = (G + H) / 2 IP5 = (I + J) / 2 IP6 = (K + L) / 2 IP7 = (M + N) / 2 IP8 = (O + P) / 2
【００２３】データメモリ２３から出力されるブロック
の画素データＡ〜Ｐと補間対象画素Ｘとは、順次ブロッ
クに含まれる。図３に示すように、データメモリ２３の
読出しは、ブロックＢＬＫ１を形成すると、次にブロッ
クＢＬＫ２を形成するようになされる。すなわち、水平
方向に１画素ずつずれたブロックを順次形成する。重複
したブロックの形成のために、データメモリ２３が設け
られている。また、１ライン期間にわたってブロックの
形成を終了して、その下に、新たなブロックを形成する
時には、１ラインずれたブロックを形成する。エラーフ
ラグメモリ２４からのエラーフラグも、各データと同期
して出力される１ビットのフラグである。The pixel data A to P of the block and the interpolation target pixel X output from the data memory 23 are sequentially included in the block. As shown in FIG. 3, the data memory 23 is read out after forming the block BLK1 and then forming the block BLK2. That is, blocks that are shifted by one pixel in the horizontal direction are sequentially formed. A data memory 23 is provided for the formation of overlapping blocks. In addition, when the formation of a block is completed for one line period and a new block is formed under the block, a block shifted by one line is formed. The error flag from the error flag memory 24 is also a 1-bit flag output in synchronization with each data.
【００２４】データメモリ２３からの画素Ａ〜ＰがＡＤ
ＲＣ符号化回路２５および演算回路２６に供給される。
補間対象画素Ｘが遅延回路２７を介してセレクタ２８に
供給される。演算回路２６は、最適補間と指定された演
算式に応じて、補間値ＩＰ１〜ＩＰ８の何れかを出力す
る。この例では、最適補間のための演算式を指定する情
報がセレクタ２９から演算回路２６に供給され、演算回
路２６がこの指定された演算式で補間値を生成する。演
算回路２６の出力がその一方の入力としてセレクタ２８
に供給される。セレクタ２８の他方の入力として遅延回
路２７の出力が供給される。Pixels A to P from the data memory 23 are AD
It is supplied to the RC encoding circuit 25 and the arithmetic circuit 26.
The pixel to be interpolated X is supplied to the selector 28 via the delay circuit 27. The arithmetic circuit 26 outputs any of the interpolation values IP1 to IP8 in accordance with the optimum interpolation and the designated arithmetic expression. In this example, information designating an arithmetic expression for optimal interpolation is supplied from the selector 29 to the arithmetic circuit 26, and the arithmetic circuit 26 generates an interpolation value by the designated arithmetic expression. The output of the arithmetic circuit 26 is used as one input of the selector 28.
Is supplied to. The output of the delay circuit 27 is supplied to the other input of the selector 28.
【００２５】遅延回路３１を介されたエラーフラグがセ
レクタ２８に対して、制御信号として供給される。補間
対象画素がエラーであることがエラーフラグで示される
時には、セレクタ２８が演算回路２６からの補間値を選
択し、この補間値が出力端子３２に発生する。補間対象
画素がエラーでない時には、遅延回路２７からの実際の
画素データが選択的に出力端子３２に取り出される。The error flag passed through the delay circuit 31 is supplied to the selector 28 as a control signal. When the error flag indicates that the pixel to be interpolated has an error, the selector 28 selects the interpolated value from the arithmetic circuit 26, and this interpolated value is generated at the output terminal 32. When the pixel to be interpolated is not in error, the actual pixel data from the delay circuit 27 is selectively taken out to the output terminal 32.
【００２６】ＡＤＲＣ符号化回路２５は、２５画素のブ
ロック毎に画素値の最大値ＭＡＸ、最小値ＭＩＮ、ＭＡ
ＸとＭＩＮの差であるダイナミックレンジＤＲを検出
し、このダイナミックレンジＤＲに適応して画素値をｎ
ビットに再量子化する。但し、画素値が８ビットの時に
は、（７≧ｎ≧１）であり、データが圧縮される。The ADRC encoding circuit 25 has a maximum pixel value MAX and a minimum pixel value MIN, MA for each block of 25 pixels.
The dynamic range DR which is the difference between X and MIN is detected, and the pixel value is adjusted to n by adapting to this dynamic range DR.
Requantize to bits. However, when the pixel value is 8 bits, (7 ≧ n ≧ 1), and the data is compressed.
【００２７】ＡＤＲＣ符号化回路２５の一例を図４に示
す。図４において、入力端子４１からのデータに関し
て、検出回路４２がブロック毎に最大値ＭＡＸ、最小値
ＭＩＮを検出する。減算回路４３に対してＭＡＸおよび
ＭＩＮが供給され、その出力にダイナミックレンジＤＲ
が発生する。遅延回路４４を介された入力データおよび
ＭＩＮが減算回路４５に供給され、減算回路４５から最
小値が除去されることで、正規化された画素データが発
生する。ダイナミックレンジＤＲが量子化回路４６に供
給され、正規化された画素データがダイナミックレンジ
ＤＲで割算され、出力端子４７にｎビットの量子化デー
タが取り出される。An example of the ADRC encoding circuit 25 is shown in FIG. In FIG. 4, with respect to the data from the input terminal 41, the detection circuit 42 detects the maximum value MAX and the minimum value MIN for each block. MAX and MIN are supplied to the subtraction circuit 43, and its output has a dynamic range DR.
Occurs. The input data and MIN that have passed through the delay circuit 44 are supplied to the subtraction circuit 45, and the minimum value is removed from the subtraction circuit 45, so that normalized pixel data is generated. The dynamic range DR is supplied to the quantization circuit 46, the normalized pixel data is divided by the dynamic range DR, and n-bit quantized data is extracted at the output terminal 47.
【００２８】図２に戻って説明すると、上述のｎビット
ＡＤＲＣ符号化回路２５の出力データの中で、中央位置
の補間対象画素Ｘを除くそのブロックの１６画素Ａ〜Ｐ
の量子化データを同時化した（１６×ｎビット）の出力
データ（データＭと称する）を発生する。このデータＭ
が遅延回路３１を介して固定のマッピングテーブル３３
に読出しアドレス信号として供給される。従って、マッ
ピングテーブル３３のアドレスは、（２n*16）個存在す
る。Returning to FIG. 2, in the output data of the n-bit ADRC encoding circuit 25 described above, 16 pixels A to P of the block excluding the pixel X to be interpolated at the central position are included.
(16 × n bits) output data (referred to as data M) is generated by synchronizing the quantized data of This data M
Fixed mapping table 33 via delay circuit 31
As a read address signal. Therefore, there are (2n * 16 ) addresses in the mapping table 33.
【００２９】また、データメモリ２２からの補間対象画
素Ｘと画素Ａ〜Ｐとが最適補間決定回路３５に対して供
給される。決定回路３５は、周辺画素Ａ〜Ｐを使用して
前述の８種類の補間値ＩＰ１〜ＩＰ８を発生し、真値で
ある補間対象画素Ｘと各補間値ＩＰ１〜ＩＰ８との差分
の絶対値を生成し、この値が最小のものを最適補間と決
定する。補間演算が８種類存在するので、決定回路５４
からの出力データ（データＳと称する）は、３ビットで
ある。ＡＤＲＣ符号化回路２５の出力である、データＭ
とこのデータＳの両者を併せた（１６×ｎ＋３）ビット
がスイッチング回路３６に供給される。Further, the interpolation target pixel X and the pixels A to P from the data memory 22 are supplied to the optimum interpolation determining circuit 35. The determination circuit 35 uses the peripheral pixels A to P to generate the above-described eight types of interpolation values IP1 to IP8, and obtains the absolute value of the difference between the interpolation target pixel X that is a true value and each of the interpolation values IP1 to IP8. It is generated, and the one having the smallest value is determined as the optimum interpolation. Since there are eight types of interpolation calculations, the decision circuit 54
The output data (referred to as data S) from is 3 bits. The data M, which is the output of the ADRC encoding circuit 25,
And (16 × n + 3) bits including both the data S and the data S are supplied to the switching circuit 36.
【００３０】スイッチング回路３６は、ｋ個の積算メモ
リＭ１〜Ｍｋに対して、（１６×ｎ＋３）ビットを１フ
レーム毎にアドレスとして供給する。メモリＭ１〜Ｍｋ
は、各アドレスに関する度数分布表を形成するものであ
る。つまり、１フレーム内で（１６×ｎビット）のデー
タＭと３ビットのデータＳとが出現する度数が積算され
る。あるフレームの度数分布表がメモリＭｉに形成され
ると、次のフレームの度数分布表がメモリＭi+1 に形成
される。このようにして、現在処理しているフレームか
ら過去ｋフレーム分の度数分布表がメモリＭ１〜Ｍｋに
それぞれ格納される。この場合、メモリＭ１〜Ｍｋに対
して、遅延回路３１を介されたエラーフラグが供給さ
れ、補間対象画素Ｘがエラーの場合には、度数としてカ
ウントすることが禁止される。これは、補間対象画素Ｘ
がエラーの場合には、最適補間決定回路３５からのデー
タＳの信頼性が乏しいからである。The switching circuit 36 supplies (16 × n + 3) bits as an address for each frame to the k integrating memories M1 to Mk. Memories M1 to Mk
Forms a frequency distribution table for each address. That is, the frequencies of appearance of (16 × n bits) data M and 3-bit data S in one frame are integrated. When the frequency distribution table of a certain frame is formed in the memory Mi, the frequency distribution table of the next frame is formed in the memory Mi + 1. In this way, the frequency distribution tables for the past k frames from the currently processed frame are stored in the memories M1 to Mk, respectively. In this case, the error flag via the delay circuit 31 is supplied to the memories M1 to Mk, and when the interpolation target pixel X has an error, counting as a frequency is prohibited. This is the interpolation target pixel X
This is because if S is an error, the reliability of the data S from the optimum interpolation determination circuit 35 is poor.
【００３１】メモリＭ１〜Ｍｋに格納された度数分布表
が加算回路３７にて足し合わされる。加算回路３７は、
端子３８からの重み係数ｗｉによって、重み加算を行う
ようにされている。重み係数ｗｉ（ｉ＝１，２，・・
・，ｋ）は、ｋフレーム分の度数を単純加算する時に
は、常に１である。これは、画像が時間方向に大きな変
化を有しないとき、並びに通常の場合である。また、シ
ーンチェンジのような時間方向の画像の変化が大きい時
には、変化の前後で度数分布が大きく変化する。この時
には、シーンチェンジより以前の度数分布を使用しなで
精度を高める必要がある。この必要に応えるために、変
化より前のフレームに関しては、重み係数ｗｉが０とさ
れ、その後のフレームに関しては重み係数ｗi+1 が１と
される。The frequency distribution tables stored in the memories M1 to Mk are added up by the adder circuit 37. The adder circuit 37
Weight addition is performed by the weight coefficient wi from the terminal 38. Weighting factor wi (i = 1, 2, ...
., K) is always 1 when the frequencies for k frames are simply added. This is the case when the image has no significant changes in time as well as the normal case. In addition, when there is a large change in the image in the time direction such as a scene change, the frequency distribution largely changes before and after the change. At this time, it is necessary to improve the accuracy without using the frequency distribution before the scene change. To meet this need, the weighting factor wi is set to 0 for the frames before the change, and the weighting factor wi + 1 is set to 1 for the subsequent frames.
【００３２】加算回路３７の出力が検出回路３９に供給
される。検出回路３９は、ｋフレームの加算された度数
分布表の各データＭに関しての最大値を検出し、検出さ
れた最大値と対応する情報、すなわち、データＭとｋフ
レームに関しての最適補間番号を示すデータＳとの対を
可変マッピングテーブル３４に送る。具体的には、デー
タＭを順次変化させ、データＭの各値における最大度数
と対応するデータＳを検出し、これらのデータＭとデー
タＳとの対を可変マッピングテーブル３４が受け取る。The output of the adder circuit 37 is supplied to the detection circuit 39. The detection circuit 39 detects the maximum value for each data M in the added frequency distribution table of k frames, and indicates the information corresponding to the detected maximum value, that is, the optimum interpolation number for the data M and k frames. The pair with the data S is sent to the variable mapping table 34. Specifically, the data M is sequentially changed, the data S corresponding to the maximum frequency in each value of the data M is detected, and the variable mapping table 34 receives these data M and data S pairs.
【００３３】可変マッピングテーブル３４は、検出回路
３９からのデータＭとデータＳとの対を受け取り、デー
タＭをアドレスとし、データＳの値を書込む。その結
果、データＭをアドレスとし、データＳを出力とするマ
ッピングテーブルが作成される。また、可変マッピング
テーブル３４に対しては、遅延回路３１を介されたデー
タＭが入力される。従って、周辺のデータＡ〜Ｐの符号
化出力（データＭ）によって定まる最適な補間を示すデ
ータＳが可変マッピングテーブル３４から発生する。The variable mapping table 34 receives a pair of data M and data S from the detection circuit 39, writes the value of the data S with the data M as an address. As a result, a mapping table having data M as an address and data S as an output is created. Further, the data M via the delay circuit 31 is input to the variable mapping table 34. Therefore, the variable mapping table 34 generates the data S indicating the optimum interpolation determined by the encoded output (data M) of the peripheral data A to P.
【００３４】固定マッピングテーブル３３も、遅延回路
３１を介されたデータＭを入力とし、データＳを出力す
るテーブルである。但し、テーブルは、予めトレーニン
グによって形成されている。二つのマッピングテーブル
３３および３４の出力がセレクタ２９に供給され、その
一方が端子３０からの制御信号に応じて選択される。こ
の制御信号は、使用するマッピングテーブルを指定する
ものである。セレクタ２９からのデータＳが演算回路２
６に供給され、データＳで示される最適な補間演算が演
算回路２６でなされる。その結果の補間値がセレクタ２
８に供給される。The fixed mapping table 33 is also a table for inputting the data M passed through the delay circuit 31 and outputting the data S. However, the table is formed in advance by training. The outputs of the two mapping tables 33 and 34 are supplied to the selector 29, and one of them is selected according to the control signal from the terminal 30. This control signal specifies the mapping table to be used. The data S from the selector 29 is the arithmetic circuit 2
6, the optimum interpolation calculation indicated by the data S is performed by the calculation circuit 26. The resulting interpolated value is selector 2
8 are supplied.
【００３５】可変マッピングテーブル３３の作成を説明
する前に、図５を参照して、固定マッピングテーブル３
３の作成について説明する。図５において、５１には、
ディジタルビデオ信号が供給され、これがデータメモリ
５２に供給される。データメモリ５２からの順次ブロッ
クの出力がＡＤＲＣ符号化回路５３および最適補間決定
回路５４に供給される。ＡＤＲＣ符号化回路５３の出力
（データＭに相当する）および決定回路５４の出力（デ
ータＳに相当する）がメモリ５５に対して、アドレスと
して供給される。Before explaining the creation of the variable mapping table 33, the fixed mapping table 3 will be described with reference to FIG.
3 will be described. In FIG. 5, 51 is
A digital video signal is supplied to the data memory 52. The output of the sequential block from the data memory 52 is supplied to the ADRC encoding circuit 53 and the optimum interpolation determining circuit 54. The output of the ADRC encoding circuit 53 (corresponding to the data M) and the output of the determining circuit 54 (corresponding to the data S) are supplied to the memory 55 as an address.
【００３６】これらのデータメモリ５２、ＡＤＲＣ符号
化回路５３、決定回路５４は、図２中の補間回路１８の
データメモリ２３、ＡＤＲＣ符号化回路２５、決定回路
３５と同様のものである。但し、入力データは、トレー
ニングのための標準的なビデオデータであるのが好まし
く、例えば種々の絵柄の静止画像からなる信号を採用で
きる。The data memory 52, the ADRC encoding circuit 53, and the determining circuit 54 are the same as the data memory 23, the ADRC encoding circuit 25, and the determining circuit 35 of the interpolation circuit 18 in FIG. However, the input data is preferably standard video data for training, and for example, a signal composed of still images of various patterns can be adopted.
【００３７】決定回路５４は、周辺画素Ａ〜Ｐを使用し
て前述の８種類の補間値ＩＰ１〜ＩＰ８を発生し、真値
である補間対象画素Ｘと各補間値ＩＰ１〜ＩＰ８との差
分の絶対値を生成し、この値が最小のものを最適補間と
決定する。補間演算が８種類存在するので、決定回路５
４からの出力データは、３ビットである。一方、ＡＤＲ
Ｃ符号化回路５３の出力は、１６×ｎビットである。こ
れらの二つのデータを併せた（１６×ｎ＋３）ビットが
メモリ５５のアドレスとされる。The decision circuit 54 generates the above-mentioned eight kinds of interpolation values IP1 to IP8 by using the peripheral pixels A to P, and determines the difference between the interpolation target pixel X which is a true value and each interpolation value IP1 to IP8. An absolute value is generated, and the one with the smallest value is determined as the optimum interpolation. Since there are eight types of interpolation calculations, the decision circuit 5
The output data from 4 is 3 bits. On the other hand, ADR
The output of the C encoding circuit 53 is 16 × n bits. The (16 × n + 3) bits obtained by combining these two data are used as the address of the memory 55.
【００３８】図６Ａは、メモリ５５のメモリ領域を表し
ている。ＡＤＲＣ符号化回路５３で発生したデータで規
定される（２n*16）個のアドレスによってメモリ領域の
縦方向が規定され、横方向が最適補間の種類と対応する
２3個のアドレスで規定される。メモリ５５は、指定さ
れたアドレスに関して、読出し動作および書込み動作を
１サイクル期間に行う。メモリ５５の読出し出力が加算
回路５６に供給され、加算回路５６によって＋１された
値がメモリ５５の同一アドレスに再び書込まれる。FIG. 6A shows a memory area of the memory 55. The vertical direction of the memory area is defined by the (2n * 16 ) addresses defined by the data generated by the ADRC encoding circuit 53, and the horizontal direction is defined by the 23 addresses corresponding to the type of optimum interpolation. It The memory 55 performs a read operation and a write operation for the designated address in one cycle period. The read output of the memory 55 is supplied to the adder circuit 56, and the value incremented by the adder circuit 56 is rewritten to the same address of the memory 55.
【００３９】種々の絵柄の静止画像信号の供給が終了す
ると、すなわち、トレーニングが終了すると、メモリ５
５には、度数分布表が蓄えられる。図６Ａにおいて矢印
で示すように、縦方向のあるアドレスについて見ると、
図６Ｂに示すように、８個のアドレスのそれぞれの度数
のデータが存在する。When the supply of the still image signals of various patterns is completed, that is, the training is completed, the memory 5
A frequency distribution table is stored in 5. As shown by the arrow in FIG. 6A, looking at an address in the vertical direction,
As shown in FIG. 6B, there is data of each frequency of 8 addresses.
【００４０】メモリ５５の読出しアドレスは、アドレス
カウンタ５７で形成される。トレーニングが終了する
と、この読出しアドレスによって、メモリ５５の各アド
レスのデータが読出される。読出しアドレスは、０〜２
n*16まで、インクリメントする。読出されたデータが検
出回路５８に供給される。検出回路５８は、各アドレス
の度数分布表（図６Ｂ）の中の最大度数のアドレス（す
なわち、最適補間番号）を検出する。The read address of the memory 55 is formed by the address counter 57. When the training is completed, the data at each address of the memory 55 is read by this read address. Read address is 0-2
Increment up ton * 16 . The read data is supplied to the detection circuit 58. The detection circuit 58 detects the address of the maximum frequency (that is, the optimum interpolation number) in the frequency distribution table (FIG. 6B) of each address.
【００４１】検出回路５８の検出信号がメモリ５９に対
して、データ入力として供給され、アドレスカウンタ５
７からのアドレスに従って書込まれる。このようにし
て、トレーニングを行った結果、メモリ５９には、５×
５の領域において、補間に使用する１６画素のＡＤＲＣ
符号化データで規定されるアドレス（データＭ）と、そ
のアドレスの最適補間データ（データＳ）が格納され
る。このメモリ５９に格納されたテーブルが上述のよう
に、補間回路１８において使用される固定マッピングテ
ーブル３３である。The detection signal of the detection circuit 58 is supplied to the memory 59 as a data input, and the address counter 5
It is written according to the address from 7. In this way, as a result of the training, 5 × is stored in the memory 59.
16-pixel ADRC used for interpolation in area 5
An address (data M) defined by encoded data and optimum interpolation data (data S) at that address are stored. The table stored in the memory 59 is the fixed mapping table 33 used in the interpolation circuit 18, as described above.
【００４２】可変マッピングテーブル３４も、上述の固
定マッピングテーブル３３の形成と同様の考え方でなさ
れる。但し、固定のマッピングテーブル３３は、標準的
な絵柄のデータを使用するのに対して、可変マッピング
テーブル３４は、以前のｋフレームの再生データを使用
する。積算用のメモリＭ１〜Ｍｋには、それぞれ図６Ａ
に示す度数分布表が形成される。この度数分布表が加算
回路３７において加算されることによって、ｋフレーム
分の度数分布表が得られる。The variable mapping table 34 has the same concept as the formation of the fixed mapping table 33 described above. However, the fixed mapping table 33 uses standard pattern data, whereas the variable mapping table 34 uses the reproduction data of the previous k frames. Each of the memories M1 to Mk for accumulation has a structure shown in FIG.
The frequency distribution table shown in is formed. The frequency distribution table is added in the adder circuit 37 to obtain a frequency distribution table for k frames.
【００４３】そして、検出回路３９において、データＭ
のそれぞれに関して、最大度数のデータＳが検出され
る。データＭと最大度数のデータＳとの対が可変マッピ
ングテーブル３４に供給される。そして、可変マッピン
グテーブル３４と上述のように予め作成された固定マッ
ピングテーブル３３との一方によって、最適補間を示す
データＳが出力される。このデータＳに応じた演算式で
演算回路２６が補間値を発生する。この補間値がエラー
である補間対象画素Ｘに代えてセレクタ２８により選択
される。Then, in the detection circuit 39, the data M
For each of the above, the maximum frequency data S is detected. A pair of the data M and the maximum frequency data S is supplied to the variable mapping table 34. Then, one of the variable mapping table 34 and the fixed mapping table 33 created in advance as described above outputs the data S indicating the optimum interpolation. The arithmetic circuit 26 generates an interpolation value by an arithmetic expression according to the data S. This interpolation value is selected by the selector 28 instead of the interpolation target pixel X in which the error is present.
【００４４】なお、演算回路２６には、遅延回路３１を
介してエラーフラグが供給され、画素Ａ〜Ｐの何れかに
エラーが存在する時には、上述のマッピングテーブル３
３あるいは３４からの最適補間データが使用できないこ
とが検出される。この場合には、エラーでない２画素の
値の平均値を補間値として形成し、これをセレクタ２８
に出力する。The arithmetic circuit 26 is supplied with an error flag via the delay circuit 31, and when an error exists in any of the pixels A to P, the above mapping table 3 is generated.
It is detected that the optimum interpolation data from 3 or 34 is not available. In this case, the average value of the values of the two pixels that are not in error is formed as an interpolation value, and this is used as the selector 28.
Output to.
【００４５】なお、上述の実施例と異なり、補間に使用
する複数画素のデータ量を圧縮するために、複数画素の
平均値を演算し、この平均値に対する各画素値の差をベ
クトル量子化するようにしても良い。また、補間方法と
しては、空間的補間のみならず、時間方向の補間をも最
適補間の候補の一つとして採用しても良い。さらに、ブ
ロック符号化回路５がＤＣＴであっても良い。Unlike the above-described embodiment, in order to compress the data amount of a plurality of pixels used for interpolation, the average value of a plurality of pixels is calculated, and the difference of each pixel value with respect to this average value is vector-quantized. You may do it. As the interpolation method, not only spatial interpolation but also interpolation in the time direction may be adopted as one of the candidates for optimum interpolation. Furthermore, the block coding circuit 5 may be a DCT.
【００４６】[0046]
【発明の効果】この発明は、周辺画素の値に応じた最適
な補間を過去のｋフレームの受信／再生データを解析す
ることによって、あるいは予めトレーニングによって求
めているので、単に２画素の差の絶対値の大小に基づい
て最適な補間を決定するのと比較して、より精度を高く
できる。さらに、最適な補間を決定するための減算回
路、比較回路を必要とせず、ハードウエアを簡単とでき
る。According to the present invention, the optimum interpolation according to the value of the peripheral pixel is obtained by analyzing the received / reproduced data of the past k frames or by the training in advance. The accuracy can be made higher than that in which the optimum interpolation is determined based on the magnitude of the absolute value. Furthermore, the hardware can be simplified without the need for a subtraction circuit or a comparison circuit for determining the optimum interpolation.
【図１】この発明を適用することができるディジタルＶ
ＴＲの記録／再生回路のブロック図である。FIG. 1 is a digital V to which the present invention can be applied.
It is a block diagram of a recording / reproducing circuit of TR.
【図２】この発明の一実施例におけるエラー補間回路の
一例の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of an example of an error interpolation circuit according to an embodiment of the present invention.
【図３】この発明の一実施例におけるブロックの構成の
一例を示す略線図である。FIG. 3 is a schematic diagram showing an example of a configuration of a block in one embodiment of the present invention.
【図４】この発明の一実施例におけるＡＤＲＣ符号化回
路のブロック図である。FIG. 4 is a block diagram of an ADRC encoding circuit according to an embodiment of the present invention.
【図５】この発明の一実施例におけるマッピングテーブ
ルを作成するためのトレーニング時の構成を示すブロッ
ク図である。FIG. 5 is a block diagram showing a configuration at the time of training for creating a mapping table in one embodiment of the present invention.
【図６】マッピングテーブルを作成する時の説明のため
の略線図である。FIG. 6 is a schematic diagram for explaining a case of creating a mapping table.
【符号の説明】 １８ エラー補間回路 ２５ ＡＤＲＣ符号化回路 ２６ 補間演算回路 ２８ セレクタ ３３ 固定マッピングテーブル ３４ 可変マッピングテーブル[Explanation of Codes] 18 Error Interpolation Circuit 25 ADRC Encoding Circuit 26 Interpolation Operation Circuit 28 Selector 33 Fixed Mapping Table 34 Variable Mapping Table
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28072592AJP3306928B2 (en) | 1992-09-25 | 1992-09-25 | Digital image signal receiving / reproducing device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28072592AJP3306928B2 (en) | 1992-09-25 | 1992-09-25 | Digital image signal receiving / reproducing device |
| Publication Number | Publication Date |
|---|---|
| JPH06113275Atrue JPH06113275A (en) | 1994-04-22 |
| JP3306928B2 JP3306928B2 (en) | 2002-07-24 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28072592AExpired - LifetimeJP3306928B2 (en) | 1992-09-25 | 1992-09-25 | Digital image signal receiving / reproducing device |
| Country | Link |
|---|---|
| JP (1) | JP3306928B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114915842A (en)* | 2021-02-08 | 2022-08-16 | 晶晨半导体(上海)股份有限公司 | Video data processing method, module, chip and storage medium |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114915842A (en)* | 2021-02-08 | 2022-08-16 | 晶晨半导体(上海)股份有限公司 | Video data processing method, module, chip and storage medium |
| Publication number | Publication date |
|---|---|
| JP3306928B2 (en) | 2002-07-24 |
| Publication | Publication Date | Title |
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