【０００１】[0001]
【産業上の利用分野】本発明は、メモリ内蔵型半導体集
積回路およびその論理設計方法に関し、特に内蔵メモリ
と共にそのテスト回路が埋め込まれた半導体集積回路お
よびその論理設計方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit having a built-in memory and a logic design method thereof, and more particularly to a semiconductor integrated circuit having a built-in memory and a test circuit embedded therein and a logic design method thereof.
【０００２】[0002]
【従来の技術】ゲートアレイ等の半導体集積回路に、Ｒ
ＡＭ等のメモリが内蔵されるようになってきている。こ
の半導体集積回路の奥深に内蔵されたメモリをテストす
ることは、その入力の制御が困難であるため容易ではな
い。このため、従来、種々のテスト回路が考案されてお
り、例えば、セレクタを用いて外部入力を共用し、テス
トモード時にその外部入力を選択するいわゆるブロック
アイソレーション方式のテスト回路や、セルフテスト機
能をデバイス内に組み込み、ボードレベルで多くのデバ
イスを同時に、かつ内部のパターン発生器や比較器を使
用して自動的にテストするＢＩＳＴ(built-in-self-tes
t)方式のテスト回路等が知られている。2. Description of the Related Art In semiconductor integrated circuits such as gate arrays, R
A memory such as AM is becoming built in. It is not easy to test the memory embedded deep inside the semiconductor integrated circuit because it is difficult to control its input. Therefore, various test circuits have been conventionally devised, for example, a so-called block isolation type test circuit that shares an external input with a selector and selects the external input in a test mode, and a self-test function. BIST (built-in-self-tes) that is embedded in the device and automatically tests many devices simultaneously at the board level using the internal pattern generator and comparator.
A test circuit of the t) method is known.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、前者の
ブロックアイソレーション方式では、配線数が増え、そ
のパターンの引き回しに面積を要することから、チップ
面積が著しく増大してしまうという不具合があった。一
方、後者のＢＩＳＴ方式では、アドレスを生成するカウ
ンタ、ランダムパターンデータを発生するパターン発生
器、入力に対する期待値とメモリから出力される値とを
比較する比較器等の回路をメモリの近辺に組み込むた
め、配線に伴う面積は縮小できるものの、ゲート規模が
増大するという不具合があった。However, in the former block isolation system, the number of wirings increases, and an area is required for routing the pattern, so that there is a problem that the chip area increases remarkably. On the other hand, in the latter BIST method, circuits such as a counter for generating an address, a pattern generator for generating random pattern data, and a comparator for comparing an expected value with respect to an input and a value output from the memory are incorporated in the vicinity of the memory. Therefore, although the area accompanying the wiring can be reduced, there is a problem that the gate scale increases.
【０００４】本発明は、上述した点に鑑みてなされたも
のであり、より少ないハードウェアにて内蔵メモリのテ
スト回路を実現可能とした内蔵メモリ型半導体集積回路
を提供することを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a built-in memory type semiconductor integrated circuit capable of realizing a test circuit of a built-in memory with less hardware.
【０００５】[0005]
【課題を解決するための手段】本発明による内蔵メモリ
型半導体集積回路は、内蔵メモリおよびこの内蔵メモリ
のテスト回路が埋め込まれた集積回路であって、内蔵メ
モリのデータ入力側およびデータ出力側の少なくともデ
ータ入力側並びにアドレス入力側に各ノードに対応して
シリアルに接続配置されたスキャンレジスタを備え、こ
のスキャンレジスタが、動作モードに応じて入力データ
を選択するデータセレクタを有し、テスト動作モードで
は所定のパターンデータをシフト入力する構成となって
いる。A built-in memory type semiconductor integrated circuit according to the present invention is an integrated circuit in which a built-in memory and a test circuit for the built-in memory are embedded, and the built-in memory has a data input side and a data output side. At least a data input side and an address input side are provided with scan registers serially connected and arranged corresponding to each node, and this scan register has a data selector that selects input data according to an operation mode, and a test operation mode In the configuration, the predetermined pattern data is shifted and input.
【０００６】また、本発明による内蔵メモリ型半導体集
積回路は、内蔵メモリのデータ入力側に、入力ノードに
対応して配置されかつ動作モードに応じて入力データを
選択するデータセレクタを備え、このデータセレクタ
が、テスト動作モードではアドレス入力の１つをデータ
入力とする構成となっている。さらに、本発明による論
理設計方法は、内蔵メモリおよびこの内蔵メモリのテス
ト回路が埋め込まれた半導体集積回路において、論理設
計時にはテスト回路の各信号を、テスト回路がノーマル
動作モードとなる信号レベルに固定する。The internal memory type semiconductor integrated circuit according to the present invention further comprises a data selector arranged on the data input side of the internal memory, corresponding to the input node and for selecting the input data according to the operation mode. In the test operation mode, the selector is configured to receive one of the address inputs as the data input. Further, in the logic design method according to the present invention, in the internal memory and the semiconductor integrated circuit in which the test circuit of the internal memory is embedded, each signal of the test circuit is fixed to the signal level at which the test circuit is in the normal operation mode during the logic design. To do.
【０００７】[0007]
【作用】半導体集積回路に埋め込まれた内蔵メモリに対
し、そのアドレス入力→データ入力→データ出力の順に
スキャンレジスタをシリアルに接続配置し、テスト動作
モード時に、Ｍ系列のパターンデータをスキャンレジス
タへ順次シフト入力することにより、メモリの全アドレ
ス空間に対しランダムデータを書き込み、又これを読み
出す。With the built-in memory embedded in the semiconductor integrated circuit, scan registers are serially connected and arranged in the order of address input → data input → data output, and in the test operation mode, M series pattern data is sequentially input to the scan registers. By shift-inputting, random data is written in and read from the entire address space of the memory.
【０００８】また、内蔵メモリのデータ入力側にデータ
セレクタを配し、テスト動作モードにおいて、アドレス
入力の１つをデータ入力とすることにより、チェッカー
ボードのパターンデータをデータ入力とする。さらに、
半導体集積回路に埋め込まれた内蔵メモリのテスト回路
において、当該テスト回路の詳細を論理設計者に隠蔽
し、かつ論理設計上重要な情報を論理設計者へ伝え、実
動作と等価な論理シミュレーションを実現する。Further, a data selector is arranged on the data input side of the built-in memory, and in the test operation mode, one of the address inputs is used as the data input, so that the pattern data of the checkerboard is used as the data input. further,
In the test circuit of the built-in memory embedded in the semiconductor integrated circuit, the details of the test circuit are hidden from the logic designer, and important information in the logic design is transmitted to the logic designer to realize the logic simulation equivalent to the actual operation. To do.
【０００９】[0009]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。図１において、ＲＡＭ等のメモリ１のア
ドレス入力側には、入力ノードに対応した例えば４個の
スキャンレジスタ２1〜２4が互いにシリアルに接続配
置されており、これらスキャンレジスタ２1〜２4の各
出力がメモリ１の各アドレス入力となっている。スキャ
ンレジスタ２1〜２4は、図２（ａ）又は（ｂ）に示す
ように、セレクト信号Ｓに基づく動作モードに応じて入
力データＡ，Ｂの選択をなすデータセレクタ３およびフ
リップフロップ４によって構成されており、ノーマル動
作モード（Ｓ＝０）では、論理回路５からのデータＡを
それぞれ選択してメモリ１のアドレス入力とする。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of the present invention. In FIG. 1, on the address input side of the memory 1 such as a RAM, for example, four scan registers 21 to 24 corresponding to the input nodes are serially connected to each other, and these scan registers 21 to 24 are connected. The respective outputs of are the respective address inputs of the memory 1. As shown in FIG. 2A or 2B, the scan registers 21 to 24 are configured by the data selector 3 and the flip-flop 4 that select the input data A and B according to the operation mode based on the select signal S. In the normal operation mode (S = 0), the data A from the logic circuit 5 is selected and used as the address input of the memory 1.
【００１０】一方、テスト動作モード（Ｓ＝１）では、
スキャンレジスタ２1〜２4は一連のシフトレジスタと
して動作し、シフト入力ＳINとして入力されるＭ系列
（全周期系列）のパターンデータＢを順次シフトする。
Ｍ系列は、一般にｎ次の場合、連続するｎビットの２進
数の値が全て異なり、０から２n−１の値を尽くすこと
ができる。一例として、４次のＭ系列の場合を図３に示
す。同図から明らかなように、この系列の連続する４ビ
ットの２進数の値は全て異なり、０から１５の値を尽く
している。このＭ系列のパターンデータをスキャンレジ
スタ２1〜２4によって順次シフトすれば、アドレス入
力へは最終的に全アドレス指定がなされ、シフトする毎
にメモリ１を読み書きすることにより、メモリ１の全ア
ドレスについてデータの読み書きが可能となる。On the other hand, in the test operation mode (S = 1),
The scan registers 21 to 24 operate as a series of shift registers, and sequentially shift the pattern data B of M series (all cycle series) input as the shift input SIN.
In general, in the case of the n-th order, the M-sequence has different values of consecutive n-bit binary numbers, and the values of 0 to 2n -1 can be exhausted. As an example, FIG. 3 shows a case of a fourth-order M series. As is apparent from the figure, the values of continuous 4-bit binary numbers in this sequence are all different, and the values from 0 to 15 are exhausted. If sequentially shifts the pattern data of the M-sequence by the scan registers 21to24, finally all addressed been made to address input, by reading and writing memory 1 for each shift, all the addresses of the memory 1 Can read and write data.
【００１１】メモリ１のデータ入力側には、入力ノード
に対応した例えば３個のスキャンレジスタ６1〜６3が
互いにシリアルに接続配置されており、これらスキャン
レジスタ６1〜６3の各出力がメモリ１の各データ入力
となっている。スキャンレジスタ６1〜６3は、スキャ
ンレジスタ２1〜２4と同一の構成を採っており、ノー
マル動作モード（Ｓ＝０）では、論理回路７からのデー
タＡを選択してメモリ１のデータ入力とする一方、テス
ト動作モード（Ｓ＝１）では、シフトレジスタとして動
作し、排他的論理和（ＥＸ‐ＯＲ）ゲート８を介して供
給されるＭ系列のパターンデータＢを順次シフトしてデ
ータ入力へのランダムパターンデータとする。On the data input side of the memory 1, for example, three scan registers 61 to 63 corresponding to the input nodes are serially connected to each other, and respective outputs of these scan registers 61 to 63 are arranged. Each data is input to the memory 1. The scan registers 61 to 63 have the same configuration as the scan registers 21 to 24 , and in the normal operation mode (S = 0), the data A from the logic circuit 7 is selected and the data of the memory 1 is selected. On the other hand, in the test operation mode (S = 1) while operating as an input, it operates as a shift register and sequentially shifts the M-series pattern data B supplied through the exclusive OR (EX-OR) gate 8 to obtain data. Use random pattern data for input.
【００１２】排他的論理和ゲート８は、データの論理レ
ベルを反転する反転回路として作用するものであり、反
転制御信号ＩＮＶがＩＮＶ＝１のときには、Ｍ系列のパ
ターンデータをＩＮＶ＝０のときと論理レベルが反転し
たランダムパターンデータとしてスキャンレジスタ６1
〜６3へ供給する。これにより、メモリ１の全アドレス
に対して“０”および“１”を書き込み、またこれを読
み出すことができる。The exclusive OR gate 8 functions as an inverting circuit that inverts the logic level of data. When the inversion control signal INV is INV = 1, the pattern data of the M series is the same as when INV = 0. Scan register 61 as random pattern data whose logic level is inverted
Supply to ~ 63 . As a result, "0" and "1" can be written to and read from all addresses of the memory 1.
【００１３】メモリ１のデータ出力側にも、データ入力
側と同様に、出力ノードに対応した３個のスキャンレジ
スタ９1〜９3が互いにシリアルに接続配置されてい
る。これらスキャンレジスタ９1〜９3は、図４（ａ）
又は（ｂ）に示すように、メモリ１からのデータＡおよ
び前段のレジスタのシフトデータＢを２入力とする排他
的論理和ゲート１０、セレクト信号Ｓに基づいて入力デ
ータＡ，Ｂの選択をなすデータセレクタ１１およびフリ
ップフロップ１２によって構成されており、ノーマル動
作モード（Ｓ＝０）では、メモリ１からのデータＡをそ
れぞれ選択して論理回路１３へ供給し、テスト動作モー
ド（Ｓ＝１）では、排他的論理和ゲート１０の作用によ
って３ビットのデータのうち１つでもエラーの場合にエ
ラー判定データをシフト出力ＳOUT として導出する。On the data output side of the memory 1, similarly to the data input side, three scan registers 91 to 93 corresponding to output nodes are serially connected to each other. These scan registers 91 to 93 are shown in FIG.
Alternatively, as shown in (b), the input data A and B are selected based on the exclusive OR gate 10 which receives the data A from the memory 1 and the shift data B of the register of the previous stage as two inputs and the select signal S. It is composed of a data selector 11 and a flip-flop 12. In the normal operation mode (S = 0), the data A from the memory 1 is selected and supplied to the logic circuit 13, and in the test operation mode (S = 1). , The operation of the exclusive OR gate 10 derives the error determination data as the shift output SOUT when even one of the 3-bit data is in error.
【００１４】上述したように、スキャンレジスタ方式を
採用したことにより、ゲートおよび配線の増大を最小限
に抑えることができるとともに、単純なスキャンパス方
式に比べて１／ｎ（ｎはアドレス入力数）という短時間
で内蔵メモリ１のテストを実現できる。また、Ｍ系列の
パターンデータを使用したことにより、メモリ１の全ア
ドレス空間に対してランダムパターンデータを書き込
み、これを読み出すことができ、しかもデータ入力にも
このランダムパターンデータを加えるようにしたことに
より、データ入力を特別に生成する必要がなくなる。As described above, by adopting the scan register system, it is possible to minimize the increase in the number of gates and wirings, and 1 / n (n is the number of address inputs) as compared with the simple scan path system. The built-in memory 1 can be tested in a short time. Further, by using the M-series pattern data, the random pattern data can be written in and read from the entire address space of the memory 1, and the random pattern data is also added to the data input. This eliminates the need for special generation of data inputs.
【００１５】なお、本実施例では、データ出力側にもス
キャンレジスタを配する構成としたが、この構成に限定
されるものではなく、メモリ１の出力が直接あるいはセ
レクタ等を介してチップ出力に接続されても良く、また
シグネチャ・レジスタを配して出力データの圧縮を行う
ようにしても良い。また、内蔵メモリが複数個（例え
ば、２個）存在する場合でも、図５に示すように、２個
のメモリ１1，１2間において、先ずアドレス入力側、
続いてデータ入力側、最後にデータ出力側の順に各スキ
ャンレジスタをシリアルに接続し、１本のスキャンパス
を構成することにより、２個のメモリ１1，１2のテス
トを一度に実行することができる。In this embodiment, the scan register is arranged also on the data output side, but the present invention is not limited to this structure, and the output of the memory 1 is directly output to the chip output via a selector or the like. It may be connected or a signature register may be provided to compress the output data. Even when there are a plurality of (for example, two) built-in memories, as shown in FIG. 5, first between thetwo memories 11 and 12 , the address input side,
Then, the scan registers are serially connected in the order of the data input side and finally the data output side to form one scan path, so that the two memories 11 and 12 can be tested at one time. You can
【００１６】図６は、本発明の第２の実施例を示すブロ
ック図であり、図中、図１と同等部分には同一符号を付
してある。本実施例においては、ノーマル動作モードで
は、論理回路７からのデータＡをデータ入力とする一
方、テスト動作モードでは、排他的論理和ゲート８を介
して供給されるＭ系列のパターンデータＢ又はアドレス
入力の例えば最下位ビットデータＣをデータ入力とする
構成となっている。FIG. 6 is a block diagram showing a second embodiment of the present invention. In the figure, the same parts as those in FIG. 1 are designated by the same reference numerals. In this embodiment, in the normal operation mode, the data A from the logic circuit 7 is used as a data input, while in the test operation mode, the M-series pattern data B or the address supplied through the exclusive OR gate 8 is used. For example, the least significant bit data C of the input is used as the data input.
【００１７】すなわち、メモリ１のデータ入力側に配置
されたスキャンレジスタ１４1〜１４3が、図７に示す
ように、セレクト信号Ｓに基づいてＭ系列のパターンデ
ータＢとメモリ１のアドレス入力の最下位ビットデータ
Ｃとの選択をなすデータセレクタ１５と、このデータセ
レクタ１５によるセレクトデータをクロックＣＫに同期
して取り込むフリップフロップ１６と、セレクト信号Ｔ
に基づいて論理回路７からのデータＡとフリップフロッ
プ１６の出力データとの選択をなすデータセレクタ１７
とから構成されている。That is, as shown in FIG. 7, the scan registers 141 to 143 arranged on the data input side of the memory 1 input the M-series pattern data B and the address input of the memory 1 based on the select signal S. A data selector 15 for selecting the least significant bit data C, a flip-flop 16 for fetching the select data by the data selector 15 in synchronization with a clock CK, and a select signal T
A data selector 17 for selecting the data A from the logic circuit 7 and the output data of the flip-flop 16 based on
It consists of and.
【００１８】これらスキャンレジスタ１４1〜１４3に
おいて、ノーマル動作モード（Ｓ＝０）では、データセ
レクタ１７が論理回路７からのデータＡを選択してメモ
リ１のアドレス入力として供給する。一方、テスト動作
モード（Ｓ＝１）において、ランダムデータの書込みテ
スト時（Ｔ＝０）には、データセレクタ１５が排他的論
理和ゲート８を介して供給されるＭ系列のパターンデー
タＢを選択し、チェッカーボードテスト時（Ｔ＝１）に
は、メモリ１のアドレス入力の最下位ビットデータＣを
選択する。In the normal operation mode (S = 0) in these scan registers 141 to 143 , the data selector 17 selects the data A from the logic circuit 7 and supplies it as the address input of the memory 1. On the other hand, in the test operation mode (S = 1), at the write test of random data (T = 0), the data selector 15 selects the M-series pattern data B supplied via the exclusive OR gate 8. Then, during the checkerboard test (T = 1), the least significant bit data C of the address input of the memory 1 is selected.
【００１９】このように、テスト動作モードにおいて、
ランダムデータの書込みテスト時には、Ｍ系列のパター
ンデータ又はその反転データ（ＩＮＶ＝１）をデータ入
力とすることにより、第１の実施例の場合と同様にメモ
リ１の全アドレス空間に対してランダムデータを書き込
み、これを読み出すことができる一方、チェッカーボー
ドテスト時には、メモリ１のアドレス入力の最下位ビッ
トデータをデータ入力とすることより、メモリ１の全ア
ドレス空間に対してチェッカーボード（市松模様）のパ
ターンデータを書き込み、これを読み出すことができ
る。As described above, in the test operation mode,
At the time of the random data write test, the M-series pattern data or its inverted data (INV = 1) is used as the data input, so that random data can be written to the entire address space of the memory 1 as in the case of the first embodiment. Can be read and written, while at the time of the checkerboard test, the least significant bit data of the address input of the memory 1 is used as the data input, so that the checkerboard (checkerboard pattern) of the entire address space of the memory 1 is checked. Pattern data can be written and read.
【００２０】なお、本実施例のように、メモリ１のアド
レス入力の最下位ビットデータを用いてチェッカーボー
ドのパターンデータを書き込む場合には、メモリ１の構
造が論理アドレスの順に物理アドレスが配列されている
ことが必要となる。すなわち、データ入力として用いる
データは、メモリ１のアドレス入力の最下位ビットデー
タに限られるものではなく、どのビットデータを用いる
かはメモリ１の構造によって一意に定まるものである。When writing the checkerboard pattern data using the least significant bit data of the address input of the memory 1 as in the present embodiment, the physical address is arranged in the order of the logical addresses in the structure of the memory 1. Are required. That is, the data used as the data input is not limited to the least significant bit data of the address input of the memory 1, and which bit data is used is uniquely determined by the structure of the memory 1.
【００２１】また、本実施例では、第１の実施例と組み
合わせた場合について説明したが、図８に示すように、
メモリ１のデータ入力側に、各入力ノード毎にデータセ
レクタ１８1〜１８3を配し、チェッカーボードテスト
を実行するか否かのセレクト信号Ｔに基づいて論理回路
７からのデータＡ又はメモリ１のアドレス入力の例えば
最下位ビットデータＣをデータ入力とすることによって
も、チェッカーボードテスト（Ｔ＝１）で、メモリ１の
全アドレス空間に対してチェッカーボードのパターンデ
ータを書き込み、これを読み出すことができる。In this embodiment, the case of combining with the first embodiment has been described, but as shown in FIG.
Data selectors 181 to 183 are arranged on the data input side of the memory 1 for each input node, and the data A from the logic circuit 7 or the memory 1 is output based on the select signal T indicating whether or not to execute the checkerboard test. In the checkerboard test (T = 1), the checkerboard pattern data is written to and read from the entire address space of the memory 1 by using, for example, the least significant bit data C of the address input of 1. You can
【００２２】ところで、半導体集積回路のうち、論理ゲ
ートで構成される部分を効率的にテスト可能なテスト回
路として、外部からアクセスできるプローブラインとセ
ンスラインの交点に電子スイッチ（転送ゲート）を配し
てなる交叉チェック型テスト回路がある（例えば、特開
平１−１７９３３８号公報参照）。この交叉チェック型
テスト回路は、メモリについてはテストすることが著し
く困難であることから、メモリをテストするためには、
先の各実施例のメモリテスト回路との併用が考えられ
る。By the way, an electronic switch (transfer gate) is arranged at an intersection of a probe line and a sense line which can be accessed from the outside, as a test circuit capable of efficiently testing a portion constituted by a logic gate in a semiconductor integrated circuit. There is a cross-check type test circuit configured as described above (for example, see Japanese Patent Laid-Open No. 1-179338). This cross-check type test circuit is extremely difficult to test with respect to memory.
It can be considered to be used in combination with the memory test circuit of each of the above embodiments.
【００２３】図９に、交叉チェック型テスト回路と第２
の実施例のメモリテスト回路（図６参照）とを併用した
場合の構成を示す。図９において、破線で示すブロック
２１は、交叉チェック型テスト回路を埋め込んだ半導体
集積回路、この集積回路に含まれるメモリおよびこのメ
モリをテストするための第２の実施例のメモリテスト回
路を含む部分である。また、交叉チェック制御回路２２
は、交叉チェック型テスト回路を制御するために設けら
れたものであり、当該テスト回路と５本の信号線Ｌ１〜
Ｌ５によって接続されているとともに、データ入力ＴＤ
Ｉ，データ出力ＴＤＯ，スキャンクロックＴＣＫ，モー
ド切換え制御ＴＥＮＡ１の４つの外部ピンを有してい
る。FIG. 9 shows a cross check type test circuit and a second check circuit.
7 shows a configuration when used together with the memory test circuit of the embodiment (see FIG. 6). In FIG. 9, a block 21 indicated by a broken line is a portion including a semiconductor integrated circuit in which a cross-check type test circuit is embedded, a memory included in this integrated circuit, and a memory test circuit of the second embodiment for testing this memory. Is. Also, the cross check control circuit 22
Are provided for controlling the cross check type test circuit, and the test circuit and five signal lines L1 to L1 are provided.
Connected by L5 and data input TD
It has four external pins of I, data output TDO, scan clock TCK, and mode switching control TENA1.
【００２４】本例では、この交叉チェック制御回路２２
を、メモリテスト回路の制御回路に共用する。すなわ
ち、信号線Ｌ１〜Ｌ５を、第２の実施例のメモリテスト
回路に必要な信号ＣＫ，ＳIN，ＳOUT ，ＩＮＶ，Ｔの信
号線として用いる。そして、外部ピンＴＤＩ，ＴＣＫ，
ＴＥＮＡ１を操作することにより、交叉チェック制御回
路２２のモードを切り換える。これにより、外部ピンＴ
ＤＩと信号線Ｌ１（ＣＫ）、外部ピンＴＤＩと信号線Ｌ
２（ＳIN）、信号線Ｌ３（ＳOUT)と外部ピンＴＤＯとを
直接に接続できるため、交叉チェック制御回路２２の外
部ピンＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＥＮＡ１を、メモリ
テスト回路用の外部ピンとして兼用できる。このとき、
信号ＩＮＶと信号Ｔは任意の値に設定される。In this example, this cross check control circuit 22
Is shared by the control circuit of the memory test circuit. That is, the signal lines L1 to L5 are used as the signal lines for the signals CK, SIN, SOUT, INV and T necessary for the memory test circuit of the second embodiment. Then, the external pins TDI, TCK,
By operating the TENA 1, the mode of the cross check control circuit 22 is switched. This allows the external pin T
DI and signal line L1 (CK), external pin TDI and signal line L
Since 2 (SIN) and the signal line L3 (SOUT) can be directly connected to the external pin TDO, the external pins TDI, TDO, TCK, and TENA1 of the cross check control circuit 22 can also be used as external pins for the memory test circuit. . At this time,
The signal INV and the signal T are set to arbitrary values.
【００２５】このように、交叉チェック制御回路２２を
内蔵した半導体集積回路において、この交叉チェック制
御回路２２をメモリテスト回路の制御回路に共用するこ
とにより、第２の実施例のメモリテスト回路を制御する
のに必要な６個の信号Ｓ，ＣＫ，ＳIN，ＳOUT ，ＩＮ
Ｖ，Ｔのうち５個（ＣＫ，ＳIN，ＳOUT ，ＩＮＶ，Ｔ）
については外部ピンを新たに設ける必要はなく、メモリ
テスト回路の動作モードを切り換えるセレクト信号Ｓに
ついてのみ外部ピンを追加すれば良いため、テストに専
有される外部ピンの数を極力少なくできる。As described above, in the semiconductor integrated circuit having the built-in cross-check control circuit 22, the cross-check control circuit 22 is shared with the control circuit of the memory test circuit to control the memory test circuit of the second embodiment. 6 signals S, CK, SIN, SOUT, IN necessary for
5 out of V and T (CK, SIN, SOUT, INV, T)
With respect to, it is not necessary to newly provide an external pin, and since an external pin may be added only for the select signal S for switching the operation mode of the memory test circuit, the number of external pins dedicated to the test can be minimized.
【００２６】次に、半導体集積回路に埋め込まれた内蔵
メモリのテスト回路の論理設計について説明する。論理
設計者自らがテスト回路を設計する場合には、正確なノ
ーマル動作シミュレーションが可能であるが、テスト回
路の設計およびメモリ構成の変更に伴うテスト回路の変
更という負担がつきまとう。この負担をなくすために
は、テスト回路をＣＡＤにて自動生成する手法が採られ
る。Next, the logic design of the test circuit of the built-in memory embedded in the semiconductor integrated circuit will be described. When the logic designer himself designs the test circuit, accurate normal operation simulation is possible, but the load of changing the test circuit is accompanied with the design of the test circuit and the change of the memory configuration. In order to eliminate this burden, a method of automatically generating a test circuit by CAD is adopted.
【００２７】この自動生成の手法には、論理設計中に行
う手法と論理設計後に行う手法とがある。前者の手法で
は、メモリ構成の変更に伴うテスト回路の修正が容易で
なかったり、テスト回路を誤って修正してしまったり、
他の用途にも共用するために回路変更されてしまったり
というような不具合が生じる場合がある。一方、後者の
手法では、論理設計中にテスト回路によるゲート数の増
加や信号遅延を正しく反映した論理設計が困難である。This automatic generation method includes a method performed during logic design and a method performed after logic design. In the former method, it is not easy to modify the test circuit due to the change in the memory configuration, or the test circuit is modified by mistake,
There may be a problem that the circuit is changed to be used for other purposes. On the other hand, in the latter method, it is difficult to properly design the logic design by reflecting the increase in the number of gates and the signal delay by the test circuit during the logic design.
【００２８】そこで、本発明においては、テスト回路の
自動生成を、論理設計中と論理設計後の２段階に分けて
行う。図１０は、論理設計中になされた自動生成の結果
を示すブロック図である。図１０において、ＲＡＭ２２
の周囲に存在するブロックがテスト回路を構成するセル
２３である。また、矢印で書かれた信号線がノーマル動
作に必要な信号線であり、それ以外のテストに使用する
信号線は接地レベルに固定されている。各セル２３にお
いて、端子ＯＳ１とＩＳ１、ＯＳＣとＩＳＣとはセル内
部で導通しており、間接的に接地されている。この状態
では、端子ＩＮとＯＵＴは常に導通状態にあり、機能的
には、テスト回路が全く存在しないＲＡＭ２２のみの構
成と等価である。Therefore, in the present invention, the automatic generation of the test circuit is divided into two stages, that is, during the logic design and after the logic design. FIG. 10 is a block diagram showing a result of automatic generation performed during logic design. In FIG. 10, the RAM 22
The blocks existing around the are the cells 23 forming the test circuit. The signal lines indicated by arrows are signal lines required for normal operation, and the signal lines used for other tests are fixed at the ground level. In each cell 23, the terminals OS1 and IS1, and OSC and ISC are electrically connected inside the cell and are indirectly grounded. In this state, the terminals IN and OUT are always in a conductive state, and functionally equivalent to the configuration of only the RAM 22 having no test circuit.
【００２９】ただし、周囲のセルによる回路全体のゲー
ト規模の増大、および信号線の途中にセルが存在するた
めに生じる信号伝達遅延が正しく論理設計に反映される
ことが非常に重要である。また、テスト回路の構成、セ
ル数、配線が当該メモリにのみ依存するため、回路全体
に含まれるメモリ数の増減や他のメモリのビット幅、ワ
ード線の変更などの影響を全く受けることがなく、ＣＡ
Ｄによるテスト回路の自動生成に好適である。However, it is very important that the logic design properly reflects the increase in the gate size of the entire circuit due to the surrounding cells and the signal transmission delay caused by the presence of cells in the middle of the signal line. In addition, the configuration of the test circuit, the number of cells, and the wiring depend only on the memory, so there is no effect of increasing or decreasing the number of memories included in the entire circuit, changing the bit width of other memories, or changing the word line. , CA
It is suitable for automatic generation of a test circuit by D.
【００３０】図１１は、論理設計後になされた自動生成
の結果を示すブロック図である。図１１において、矢印
で書かれた信号線がテスト動作に必要な信号線であり、
ＳＩ→ＳＯ、ＳＣ→ＩＳＣ→ＯＳＣのように各セルを通
して、あるいはＣ１のように並列に接続される。図１２
は、このようなメモリが複数個存在する場合の最終結果
を示すブロック図であり、ＳIN→ＳOUT のみを示してい
る。図１２において、ＳＩ→ＳＯ等は各メモリのテスト
回路を通して結線されており、これを論理設計中に自動
生成してしまったのでは、メモリ構成の変更等の設計変
更に応じてテスト回路を修正することが容易ではなくな
る。FIG. 11 is a block diagram showing the result of automatic generation performed after logic design. In FIG. 11, the signal lines indicated by arrows are the signal lines necessary for the test operation,
It is connected through each cell like SI → SO, SC → ISC → OSC or in parallel like C1. 12
Is a block diagram showing the final result when there are a plurality of such memories, and shows only SIN → SOUT. In FIG. 12, SI → SO and the like are connected through the test circuit of each memory, and if this is automatically generated during the logic design, the test circuit is modified according to the design change such as the memory configuration change. It will not be easy to do.
【００３１】半導体集積回路の設計を完了するために
は、一般的に、配置配線によって得られた実配線遅延デ
ータを基に再度、論理シミュレーションを行わなければ
ならない。したがって、実配線遅延データから論理設計
後に生成したテスト信号のデータを除くことにより、論
理設計者は、最終的なテスト回路の詳細を全く知ること
無く、確認のための論理シミュレーションを行うことが
できる。以上の一連の論理設計の処理手順を、論理設計
者の分担とレイアウト担当者の分担に分けて図１３のフ
ローチャートに示す。また、そのより詳細な一連の処理
手順を図１４のフローチャートに示す。In order to complete the design of the semiconductor integrated circuit, it is generally necessary to perform a logic simulation again based on the actual wiring delay data obtained by the placement and wiring. Therefore, by removing the data of the test signal generated after the logic design from the actual wiring delay data, the logic designer can perform the logic simulation for confirmation without knowing the details of the final test circuit at all. . The process sequence of the above series of logic design is shown in the flowchart of FIG. 13 divided into the division of the logic designer and the division of the layout person. A more detailed series of processing procedures is shown in the flowchart of FIG.
【００３２】上述したように、半導体集積回路に埋め込
まれたテスト回路の自動生成を、論理設計中と論理設計
後の２段階に分けたことにより、論理設計者にテスト回
路の詳細を隠蔽することができるので、テスト回路の誤
修正等の不具合を回避できるとともに、ビット線、ワー
ド線、メモリ個数等のメモリ構成の変更に容易に対応で
き、さらには論理設計時にテスト回路によるゲート数の
増加や信号遅延の増大などを論理設計者にフィードバッ
クでき、正確な論理シミュレーションが可能となる。As described above, the automatic generation of the test circuit embedded in the semiconductor integrated circuit is divided into two stages, during the logic design and after the logic design, so that the details of the test circuit are hidden from the logic designer. Therefore, it is possible to avoid problems such as erroneous correction of the test circuit, easily respond to changes in the memory configuration such as bit lines, word lines, and the number of memories, and increase the number of gates by the test circuit during logic design. The increase in signal delay can be fed back to the logic designer, and accurate logic simulation can be performed.
【００３３】[0033]
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路に埋め込まれた内蔵メモリに対し、その
アドレス入力→データ入力→データ出力の順にスキャン
レジスタをシリアルに接続配置し、テスト動作モード時
に、Ｍ系列のパターンデータをスキャンレジスタへ順次
シフト入力するスキャンレジスタ方式を採用したことよ
り、ゲートおよび配線の増大を最小限に抑えることがで
きるので、より少ないハードウェアでかつ単純なスキャ
ンパス方式に比べて短時間で内蔵メモリのテストを実現
できることになる。As described above, according to the present invention,
Scan registers are serially connected to the internal memory embedded in the semiconductor integrated circuit in the order of address input → data input → data output, and in the test operation mode, M-series pattern data is sequentially shift-input to the scan register. By adopting the scan register method, it is possible to minimize the increase in the number of gates and wirings, so it is possible to test the internal memory with less hardware and in a shorter time than the simple scan path method. .
【００３４】また、Ｍ系列のパターンデータを使用した
ことにより、メモリの全アドレス空間に対してランダム
パターンデータを書き込み、又これを読み出すことがで
き、しかもデータ入力にもこのランダムパターンデータ
を加えることにより、データ入力を特別に生成する必要
がなくなる。さらに、内蔵メモリのデータ入力側にデー
タセレクタを配し、テスト動作モードにおいて、アドレ
ス入力の１つをデータ入力とすることにより、簡単なセ
レクタを配するだけでハード的に、チェッカーボードの
パターンデータをメモリに供給することができる。Further, since the M-series pattern data is used, the random pattern data can be written in and read from the entire address space of the memory, and the random pattern data can be added to the data input. This eliminates the need for special generation of data inputs. Furthermore, by arranging a data selector on the data input side of the built-in memory and by using one of the address inputs as the data input in the test operation mode, the pattern data of the checker board can be easily configured by arranging a simple selector. Can be supplied to the memory.
【００３５】またさらに、半導体集積回路に埋め込まれ
た内蔵メモリのテスト回路の論理設計において、当該テ
スト回路の自動生成を論理設計中と論理設計後の２段階
に分けたことにより、論理設計者にテスト回路の詳細を
隠蔽することができるので、テスト回路の誤修正等の不
具合を回避できるとともに、ビット線、ワード線、メモ
リ個数等のメモリ構成の変更に容易に対応でき、さらに
は論理設計時にテスト回路によるゲート数の増加や信号
遅延の増大などを論理設計者にフィードバックでき、正
確な論理シミュレーションが可能となる。Further, in the logic design of the test circuit of the built-in memory embedded in the semiconductor integrated circuit, the automatic generation of the test circuit is divided into two stages, that is, during the logic design and after the logic design. Since the details of the test circuit can be hidden, problems such as erroneous correction of the test circuit can be avoided, and it is possible to easily respond to changes in the memory configuration such as bit lines, word lines, and the number of memories. The increase in the number of gates and the increase in signal delay due to the test circuit can be fed back to the logic designer, which enables accurate logic simulation.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】入力側スキャンレジスタの構成例を示すブロッ
ク図である。FIG. 2 is a block diagram showing a configuration example of an input side scan register.
【図３】４次のＭ系列を示す図である。FIG. 3 is a diagram showing a fourth-order M series.
【図４】出力側スキャンレジスタの構成例を示すブロッ
ク図である。FIG. 4 is a block diagram showing a configuration example of an output side scan register.
【図５】複数メモリに適用した場合の構成を示すブロッ
ク図である。FIG. 5 is a block diagram showing a configuration when applied to a plurality of memories.
【図６】本発明の第２の実施例を示すブロック図であ
る。FIG. 6 is a block diagram showing a second embodiment of the present invention.
【図７】入力側スキャンレジスタの他の構成例を示すブ
ロック図である。FIG. 7 is a block diagram showing another configuration example of an input side scan register.
【図８】本発明の第２の実施例の基本形を示すブロック
図である。FIG. 8 is a block diagram showing a basic form of a second embodiment of the present invention.
【図９】交叉チェック型テスト回路とメモリテスト回路
とを併用した場合の構成を示すブロック図である。FIG. 9 is a block diagram showing a configuration when a cross-check type test circuit and a memory test circuit are used together.
【図１０】論理設計中になされた自動生成の結果を示す
ブロック図である。FIG. 10 is a block diagram showing a result of automatic generation performed during logic design.
【図１１】論理設計後になされた自動生成の結果を示す
ブロック図である。FIG. 11 is a block diagram showing a result of automatic generation performed after logic design.
【図１２】メモリが複数個存在する場合の最終結果を示
すブロック図である。FIG. 12 is a block diagram showing a final result when a plurality of memories are present.
【図１３】論理設計の処理手順を、論理設計者の分担と
レイアウト担当者の分担とを分けて示したフローチャー
トである。FIG. 13 is a flowchart showing the processing procedure of the logic design by dividing the logic designer's share and the layout designer's share.
【図１４】論理設計の詳細な処理手順を示すフローチャ
ートである。FIG. 14 is a flowchart showing a detailed processing procedure of logic design.
１ メモリ ２1〜２4，６1〜６3，１４1〜１４3 スキャンレ
ジスタ ３，１１，１５，１７，１８1〜１８3 データセレク
タ ５，７，１３ 論理回路 ８，１０ 排他的論理和ゲート ２１ 交叉チェック制御回路 ２２ ＲＡＭ ２３ セル1 memory 21 to 24 , 61 to 63 , 141 to 143 scan register 3, 11, 15, 17, 181 to 183 data selector 5, 7, 13 logic circuit 8, 10 exclusive OR Gate 21 Cross check control circuit 22 RAM 23 cell
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 7210−4Ｍ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl.5 Identification code Office reference number FI technical display location H01L 27/10 481 7210-4M
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|---|---|---|---|
| JP4275035AJPH06102327A (en) | 1992-09-18 | 1992-09-18 | Memory built-in type semiconductor integrated circuit and logical design method therefor |
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|---|---|---|---|
| JP4275035AJPH06102327A (en) | 1992-09-18 | 1992-09-18 | Memory built-in type semiconductor integrated circuit and logical design method therefor |
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| Country | Link |
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