【０００１】[0001]
【産業上の利用分野】本発明は、階層化キャッシュにお
ける１次キャッシュから２次キャッシュへのデータ転送
を行なう方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for transferring data from a primary cache to a secondary cache in a hierarchical cache.
【０００２】[0002]
【従来の技術】図２は、従来の階層化キャッシュシステ
ムの概略図である。図示のシステムは、バス４５に接続
された、プロセッサ４１と、１次キャッシュ４２と、２
次キャッシュ４３と、主メモリ４４とから成る。プロセ
ッサ４１は、主メモリ４４に格納されたプログラムに従
って各種のデータ処理や制御を行なう。１次キャッシュ
４２は、主メモリ４４よりも高速でアクセス可能なメモ
リから成り、主メモリの一部を転記する。2. Description of the Related Art FIG. 2 is a schematic diagram of a conventional hierarchical cache system. The system shown includes a processor 41, a primary cache 42, and 2 connected to a bus 45.
It consists of a secondary cache 43 and a main memory 44. The processor 41 performs various kinds of data processing and control according to a program stored in the main memory 44. The primary cache 42 is composed of a memory that can be accessed at a higher speed than the main memory 44, and transfers a part of the main memory.
【０００３】２次キャッシュ４３は、１次キャッシュ４
２と同様に、主メモリ４４よりも高速でアクセス可能な
メモリから成り、１次キャッシュ４２に転記されたデー
タと同じデータを転記する。主メモリ４４は、各種のデ
ータやプログラムを格納している。バス４５は、プロセ
ッサ１の要求アドレスや、データ、ステータス等を転送
する。The secondary cache 43 is the primary cache 4
Similar to 2, it is composed of a memory that can be accessed at a higher speed than the main memory 44, and transfers the same data as the data transferred to the primary cache 42. The main memory 44 stores various data and programs. The bus 45 transfers the request address of the processor 1, data, status, and the like.
【０００４】また、プロセッサ４１から１次キャッシュ
４２へは、プロセッサスタート信号４６が出力される。
１次キャッシュ４２から２次キャッシュ４３へは、キャ
ッシュ１スタート信号４７が出力される。そして、２次
キャッシュ４３から主メモリ４４へは、キャッシュ２ス
タート信号４８が出力される。次に、上述したシステム
の動作を説明する。 (1)１次キャッシュ４２がヒットした場合 プロセッサ４１が主メモリ４４のリード動作を行なう
と、プロセッサ４１は、プロセッサ４１のアドレスとス
テータスをバス４５を通じて出力し、プロセッサスター
ト信号４６を有効とする。このアドレスが１次キャッシ
ュ４２内に存在すると、１次キャッシュ４２はデータを
バス４５を通してプロセッサ４１に出力する。このと
き、２次キャッシュ４３及び主メモリ４４は起動しな
い。A processor start signal 46 is output from the processor 41 to the primary cache 42.
A cache 1 start signal 47 is output from the primary cache 42 to the secondary cache 43. Then, the cache 2 start signal 48 is output from the secondary cache 43 to the main memory 44. Next, the operation of the above system will be described. (1) When the primary cache 42 is hit When the processor 41 performs the read operation of the main memory 44, the processor 41 outputs the address and status of the processor 41 through the bus 45 and validates the processor start signal 46. When this address exists in the primary cache 42, the primary cache 42 outputs the data to the processor 41 via the bus 45. At this time, the secondary cache 43 and the main memory 44 are not activated.
【０００５】(2)１次キャッシュ４２がミスヒットし、
２次キャッシュ４３がヒットした場合 プロセッサ４１から出力されたアドレスが１次キャッシ
ュ４２内に存在しないと、１次キャッシュ４２はキャッ
シュ１スタート信号４７を有効とし、２次キャッシュ４
３を起動する。プロセッサ４１から出力されたアドレス
が２次キャッシュ４３内に存在すると、２次キャッシュ
４３はデータをバス４５を通してプロセッサ４１と１次
キャッシュ４２に出力する。１次キャッシュ４２は、こ
のデータを取り込む。また、このとき、主メモリ４４は
起動しない。(2) The primary cache 42 has a mishit,
When the secondary cache 43 hits If the address output from the processor 41 does not exist in the primary cache 42, the primary cache 42 validates the cache 1 start signal 47 and the secondary cache 4
Start 3. When the address output from the processor 41 exists in the secondary cache 43, the secondary cache 43 outputs the data to the processor 41 and the primary cache 42 via the bus 45. The primary cache 42 fetches this data. At this time, the main memory 44 is not activated.
【０００６】(3)１次キャッシュ４２がミスヒットし、
２次キャッシュ４３もミスヒットした場合 プロセッサ４１から出力されたアドレスが２次キャッシ
ュ４３内に存在しないと、２次キャッシュ４３はキャッ
シュスタート信号４８を有効とし、主メモリ４４を起動
する。主メモリ４４はデータをバス４５を通してプロセ
ッサ４１と１次キャッシュ４２と２次キャッシュ４３と
に出力する。１次キャッシュ４２と２次キャッシュ４３
はそれぞれこのデータを取り込む。(3) The primary cache 42 misses,
When the secondary cache 43 also miss-hits If the address output from the processor 41 does not exist in the secondary cache 43, the secondary cache 43 validates the cache start signal 48 and activates the main memory 44. The main memory 44 outputs the data to the processor 41, the primary cache 42, and the secondary cache 43 via the bus 45. Primary cache 42 and secondary cache 43
Respectively captures this data.
【０００７】(4)ライトの場合 プロセッサ４１が主メモリ４４へのライトを行なうと、
プロセッサ４１はプロセッサのアドレスとデータをバス
４５を通して出力し、プロセッサスタート信号４６を有
効とする。また、１次キャッシュ４２はキャッシュ１ス
タート信号４７を有効とし、２次キャッシュ４３はキャ
ッシュ２スタート信号４８を有効とする。プロセッサ４
１から出力されたアドレスが１次キャッシュ４２、２次
キャッシュ４３のそれぞれに存在すれば、それぞれのキ
ャッシュのデータを更新する。また、主メモリ４４に
は、プロセッサ４１から出力されたデータが書き込まれ
る。(4) In the case of writing When the processor 41 writes to the main memory 44,
The processor 41 outputs the address and data of the processor through the bus 45 and validates the processor start signal 46. The primary cache 42 validates the cache 1 start signal 47, and the secondary cache 43 validates the cache 2 start signal 48. Processor 4
If the address output from 1 exists in each of the primary cache 42 and the secondary cache 43, the data in each cache is updated. In addition, the data output from the processor 41 is written in the main memory 44.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上述し
た従来のシステムには、次のような問題があった。即
ち、１次キャッシュに取り込まれたデータが２次キャッ
シュ中にも存在するので、２次キャッシュの容量が１次
キャッシュに比べて小さい場合、２次キャッシュは有効
に動作しないという問題があった。本発明は以上の点に
着目してなされたもので、２次キャッシュの動作が有効
に行なわれるようにし、システムの処理能力の向上を図
った階層化キャッシュ制御方式を提供することを目的と
するものである。However, the above-mentioned conventional system has the following problems. That is, since the data taken into the primary cache exists also in the secondary cache, there is a problem that the secondary cache does not operate effectively when the capacity of the secondary cache is smaller than that of the primary cache. The present invention has been made in view of the above points, and it is an object of the present invention to provide a hierarchical cache control method which enables effective operation of the secondary cache and improves the processing capacity of the system. It is a thing.
【０００９】[0009]
【課題を解決するための手段】本発明の階層化キャッシ
ュ制御方式は、主メモリのデータを転記する１次キャッ
シュ及び２次キャッシュを備え、プロセッサが要求する
アドレスに対応するデータが前記１次キャッシュに存在
するか否かを判別し、当該１次キャッシュに存在しない
ときは、前記２次キャッシュに存在するか否かを判別
し、当該２次キャッシュに存在するときは、当該データ
を前記１次キャッシュに転記し、当該転記により当該１
次キャッシュから追い出されたデータを前記２次キャッ
シュに転記することを特徴とするものである。A hierarchical cache control system of the present invention comprises a primary cache and a secondary cache for transferring data in a main memory, and data corresponding to an address requested by a processor is the primary cache. Is present in the primary cache, if it is not in the primary cache, it is determined whether it is in the secondary cache. If it is in the secondary cache, the data is stored in the primary cache. Post to the cache and
It is characterized in that the data expelled from the secondary cache is transferred to the secondary cache.
【００１０】[0010]
【作用】本発明の階層化キャッシュ制御方式において
は、まず、プロセッサが要求するアドレスに対応するデ
ータが１次キャッシュに存在するか否かを判別する。当
該データが１次キャッシュに存在しないときは、２次キ
ャッシュに存在するか否かを判別する。そして、当該２
次キャッシュに存在するときは、当該２次キャッシュ上
のデータを１次キャッシュに転記し、この転記により１
次キャッシュから追い出されたデータを２次キャッシュ
に転記する。このようにして、１次キャッシュにあった
データは、２次キャッシュに転送して格納され、これに
より、２次キャッシュを有効に利用することが可能とな
る。In the hierarchical cache control system of the present invention, it is first determined whether or not the data corresponding to the address requested by the processor exists in the primary cache. If the data does not exist in the primary cache, it is determined whether or not it exists in the secondary cache. And the 2
If it exists in the secondary cache, the data in the secondary cache is transferred to the primary cache and this transfer causes 1
The data evicted from the secondary cache is transferred to the secondary cache. In this way, the data in the primary cache is transferred to and stored in the secondary cache, which makes it possible to effectively use the secondary cache.
【００１１】[0011]
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明の階層化キャッシュシステ
ムの概略図である。図示のシステムは、バス１５に接続
された、プロセッサ１１と、１次キャッシュ１２と、２
次キャッシュ１３と、主メモリ１４とから成る。プロセ
ッサ１１は、主メモリ１４に格納されたプログラムに従
って各種のデータ処理や制御を行なう。１次キャッシュ
１２は、主メモリ１４よりも高速でアクセス可能なメモ
リから成り、主メモリの一部を転記する。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a schematic diagram of the hierarchical cache system of the present invention. The system shown in the figure includes a processor 11, a primary cache 12 and a bus 2 connected to a bus 15.
It consists of a secondary cache 13 and a main memory 14. The processor 11 performs various kinds of data processing and control according to a program stored in the main memory 14. The primary cache 12 is composed of a memory that can be accessed at a higher speed than the main memory 14, and transfers a part of the main memory.
【００１２】２次キャッシュ１３は、１次キャッシュ１
２と同様に、主メモリ１４よりも高速でアクセス可能な
メモリから成り、１次キャッシュ１２に転記されたデー
タと同じデータを転記する。主メモリ１４は、各種のデ
ータやプログラムを格納している。バス１５は、プロセ
ッサ１１の要求アドレスや、データ、ステータス等を転
送する。The secondary cache 13 is the primary cache 1
Similar to 2, it is composed of a memory that can be accessed at a higher speed than the main memory 14, and transfers the same data as the data transferred to the primary cache 12. The main memory 14 stores various data and programs. The bus 15 transfers the request address of the processor 11, data, status, and the like.
【００１３】また、プロセッサ１１から１次キャッシュ
１２へは、プロセッサスタート信号１６が出力される。
１次キャッシュ１２から２次キャッシュ１３へは、キャ
ッシュ１スタート信号１７、オーバフロー信号１９及び
１次キャッシュアドレス２０が出力される。そして、２
次キャッシュ１３から主メモリ１４へは、キャッシュ２
スタート信号１８が出力される。A processor start signal 16 is output from the processor 11 to the primary cache 12.
A cache 1 start signal 17, an overflow signal 19 and a primary cache address 20 are output from the primary cache 12 to the secondary cache 13. And 2
From the next cache 13 to the main memory 14, the cache 2
The start signal 18 is output.
【００１４】図３は、本発明の方式の１次キャッシュの
詳細な構成を示すブロック図である。図示のキャッシュ
は、メモリアレイ121 と、比較器122 と、制御回路123
と、データバッファ124 と、アドレスラッチ126 により
構成されている。メモリアレイ121 は、アドレス部211
と、Ｖビット部212 と、データ部213 とに分割される。
アドレス部211 は、プロセッサ１１が主メモリ１４をア
クセスする際のアドレスに相当するものである。Ｖビッ
ト部212 は、データ部213 が有効か無効かを示すビット
である。データ部213 は、主メモリ１４のデータを転記
したものである。FIG. 3 is a block diagram showing the detailed structure of the primary cache according to the method of the present invention. The cache shown includes a memory array 121, a comparator 122, and a control circuit 123.
And a data buffer 124 and an address latch 126. The memory array 121 has an address section 211.
, And a V bit section 212 and a data section 213.
The address section 211 corresponds to an address when the processor 11 accesses the main memory 14. The V bit part 212 is a bit indicating whether the data part 213 is valid or invalid. The data section 213 is a copy of the data in the main memory 14.
【００１５】また、メモリアレイ121 は、ｎ個のライン
214 に分割される。これらのライン214 には、主メモリ
１４の異なった部分のデータが転記できる。比較器122
は、アドレス151 の上位とアドレス部211 とを比較す
る。即ち、アドレス151 の上位は、アドレス部211 と比
較器122 とに接続され、アドレス151の下位はメモリア
レイ121 に接続されている。また、アドレス部211 は、
比較器122 とアドレスラッチ126 に接続されている。こ
こに、アドレスラッチ126 は、１次キャッシュアドレス
２０をラッチする回路である。一方、比較器122 は、ア
ドレス151 の上位とアドレス部211 との比較結果を出力
信号125 として出力する。Further, the memory array 121 has n lines.
Divided into 214. The data of different parts of the main memory 14 can be transcribed to these lines 214. Comparator 122
Compares the upper part of the address 151 with the address part 211. That is, the upper part of the address 151 is connected to the address part 211 and the comparator 122, and the lower part of the address 151 is connected to the memory array 121. Also, the address part 211 is
It is connected to the comparator 122 and the address latch 126. The address latch 126 is a circuit that latches the primary cache address 20. On the other hand, the comparator 122 outputs, as an output signal 125, the comparison result of the higher order of the address 151 and the address part 211.
【００１６】制御回路123 は、Ｖビット部212 と比較器
122 の出力信号125 とを入力するとともに、プロセッサ
スタート信号１６とキャッシュ２スタート信号１８とス
テータス153 とを入力している。プロセッサスタート信
号１６は、プロセッサ１１から入力される指示信号であ
る。キャッシュ２スタート信号１８は、２次キャッシュ
１３から入力される指示信号である。ステータス153
は、プロセッサ１１からバス１５を介して入力される。
そして、制御回路123 は、ＯＥ信号３１とＤＩＲ信号３
２とＬＡＴＤ信号３５とキャッシュ１スタート信号１７
とオーバフロー信号１９とＬＡＴＥ信号３６とを出力し
ている。The control circuit 123 includes a V bit unit 212 and a comparator.
The output signal 125 of 122 and the processor start signal 16, the cache 2 start signal 18, and the status 153 are input. The processor start signal 16 is an instruction signal input from the processor 11. The cache 2 start signal 18 is an instruction signal input from the secondary cache 13. Status 153
Is input from the processor 11 via the bus 15.
Then, the control circuit 123 controls the OE signal 31 and the DIR signal 3
2, LATD signal 35, and cache 1 start signal 17
The overflow signal 19 and the LATE signal 36 are output.
【００１７】ＯＥ信号３１は、プロセッサ１１によるデ
ータ部213 の読み取りを許可するための信号である。Ｄ
ＩＲ信号３２は、データ152 の転送方向を制御するため
の信号である。ＬＡＴＤ信号３５は、データバッファ12
4 内のデータをラッチするための指示信号である。キャ
ッシュ１スタート信号１７は、１次キャッシュ１２から
２次キャッシュ１３への動作指示信号である。オーバフ
ロー信号１９は、１次キャッシュ１２がオーバフローし
たときに出力される信号である。ＬＡＴＡ信号３６は、
アドレスラッチ126 を制御する信号である。データバッ
ファ124 は、プロセッサ１１からバス１５を介してデー
タ部214 に入出力されるデータ152 を制御する。The OE signal 31 is a signal for permitting the processor 11 to read the data portion 213. D
The IR signal 32 is a signal for controlling the transfer direction of the data 152. The LATD signal 35 is supplied to the data buffer 12
This is an instruction signal for latching the data in 4. The cache 1 start signal 17 is an operation instruction signal from the primary cache 12 to the secondary cache 13. The overflow signal 19 is a signal output when the primary cache 12 overflows. The LATA signal 36 is
This is a signal for controlling the address latch 126. The data buffer 124 controls the data 152 input / output to / from the data section 214 from the processor 11 via the bus 15.
【００１８】図４は、本発明の方式の２次キャッシュの
詳細な構成を示すブロック図である。図示のキャッシュ
は、メモリアレイ131 と、比較器132 と、制御回路133
と、データバッファ134 により構成されている。メモリ
アレイ131 は、アドレス部311 と、Ｖビット部312 と、
データ部313 とに分割される。アドレス部311は、プロ
セッサ１１が主メモリ１４をアクセスする際のアドレス
に相当するものである。Ｖビット部312 は、データ部31
3 が有効か無効かを示すビットである。データ部313
は、主メモリ１４のデータを転記したものである。FIG. 4 is a block diagram showing the detailed structure of the secondary cache according to the method of the present invention. The illustrated cache includes a memory array 131, a comparator 132, and a control circuit 133.
And a data buffer 134. The memory array 131 includes an address section 311, a V bit section 312,
It is divided into a data part 313. The address section 311 corresponds to an address when the processor 11 accesses the main memory 14. The V-bit part 312 has a data part 31
This bit indicates whether 3 is valid or invalid. Data section 313
Is a copy of the data in the main memory 14.
【００１９】また、メモリアレイ131 は、ｍ個のライン
314 に分割される。これらのライン314 には、主メモリ
１４の異なった部分のデータが転記できる。比較器132
は、アドレス151 の上位とアドレス部311 とを比較す
る。即ち、アドレス151 の上位は、アドレス部311 と比
較器132 とに接続され、アドレス151の下位はメモリア
レイ131 に接続されている。また、アドレス部311 は、
比較器132 と１次キャッシュアドレス２０に接続されて
いる。そして、この比較器132は、アドレス151 の上位
とアドレス部311 との比較結果を出力信号135 として出
力する。制御回路133 は、Ｖビット部312 と比較器132
の出力信号135 とを入力するとともに、キャッシュ１ス
タート信号１７とステータス153 とを入力している。Further, the memory array 131 has m lines.
Divided into 314. The data of different parts of the main memory 14 can be transcribed to these lines 314. Comparator 132
Compares the upper part of the address 151 with the address part 311. That is, the upper part of the address 151 is connected to the address part 311 and the comparator 132, and the lower part of the address 151 is connected to the memory array 131. Also, the address part 311 is
It is connected to the comparator 132 and the primary cache address 20. Then, the comparator 132 outputs, as an output signal 135, the comparison result of the higher order of the address 151 and the address part 311. The control circuit 133 includes a V bit unit 312 and a comparator 132.
Output signal 135 and the cache 1 start signal 17 and the status 153 are input.
【００２０】キャッシュ１スタート信号１７は、１次キ
ャッシュ１２から入力される指示信号である。ステータ
ス153 は、プロセッサ１１からバス１５を介して入力さ
れる。一方、制御回路133 は、ＯＥ信号３３とＤＩＲ信
号３４とキャッシュ２スタート信号１８とを出力してい
る。ＯＥ信号３３は、プロセッサ１１によるデータ部31
3 の読み取りを許可するための信号である。ＤＩＲ信号
３４は、データ152 の転送方向を制御するための信号で
ある。キャッシュ１スタート信号１７は、１次キャッシ
ュ１２から２次キャッシュ１３への動作指示信号であ
る。The cache 1 start signal 17 is an instruction signal input from the primary cache 12. The status 153 is input from the processor 11 via the bus 15. On the other hand, the control circuit 133 outputs the OE signal 33, the DIR signal 34, and the cache 2 start signal 18. The OE signal 33 is the data portion 31 of the processor 11.
It is a signal for permitting reading of 3. The DIR signal 34 is a signal for controlling the transfer direction of the data 152. The cache 1 start signal 17 is an operation instruction signal from the primary cache 12 to the secondary cache 13.
【００２１】データバッファ134 は、プロセッサ１１か
らバス１５を介してデータ部314 に入出力されるデータ
152 を制御する。次に、上述したシステムの動作を説明
する。 (1)１次キャッシュ１２がヒットした場合 プロセッサ１１が主メモリ１４のリード動作を行なう
と、プロセッサ１１は、プロセッサ１１のアドレスとス
テータスをバス１５を通じて出力し、プロセッサスター
ト信号１６を有効とする。１次キャッシュ１２では、ア
ドレス151 の下位によりｎ個のライン214 の１つを選択
し、アドレス部211 を比較器122 に、Ｖビット部212 を
制御回路123 に出力する。The data buffer 134 is used for data input / output from the processor 11 to the data section 314 via the bus 15.
Control the 152. Next, the operation of the above system will be described. (1) When the primary cache 12 hits When the processor 11 performs the read operation of the main memory 14, the processor 11 outputs the address and status of the processor 11 through the bus 15 and validates the processor start signal 16. The primary cache 12 selects one of the n lines 214 depending on the lower order of the address 151, and outputs the address section 211 to the comparator 122 and the V bit section 212 to the control circuit 123.
【００２２】比較器122 は、アドレス151 の上位とアド
レス部211 とを比較し、これらが一致していれば、出力
信号125 を有効とする。このとき、出力信号125 が有効
且つＶビット部212 が有効（１次キャッシュがヒット）
であると、１次キャッシュ１２がデータ部213 の内容を
データバッファ124 を通してプロセッサ１１に出力し、
２次キャッシュ１３及び主メモリ１４は起動しない。即
ち、図３において、ＤＩＲ信号３２の方向をデータ部21
3 からプロセッサ１１への方向とし、ＯＥ信号３１を有
効とし、データ部213 からの出力を許可する。The comparator 122 compares the upper part of the address 151 with the address part 211, and if they match, validates the output signal 125. At this time, the output signal 125 is valid and the V bit part 212 is valid (the primary cache is hit).
Then, the primary cache 12 outputs the contents of the data portion 213 to the processor 11 through the data buffer 124,
The secondary cache 13 and main memory 14 are not activated. That is, the direction of the DIR signal 32 in FIG.
The direction is from 3 to the processor 11, the OE signal 31 is enabled, and the output from the data section 213 is permitted.
【００２３】(2)１次キャッシュ１２がミスヒットし、
２次キャッシュ１３がヒットした場合 図３において、出力信号125 が無効あるいはＶビット21
2 が無効（１次キャッシュがミスヒット）であると、１
次キャッシュ１２はキャッシュ１スタート信号１７を有
効とし、２次キャッシュ１３を起動する。２次キャッシ
ュ１３では、このアドレス151 の下位によりｍ個のライ
ン314 の１個を選択し、アドレス部311 を比較器132
に、Ｖビット312 を制御回路133 に出力する。(2) The primary cache 12 has a mishit,
When the secondary cache 13 is hit In FIG. 3, the output signal 125 is invalid or V bit 21
1 if 2 is invalid (1st cache is a miss)
The secondary cache 12 validates the cache 1 start signal 17 and activates the secondary cache 13. In the secondary cache 13, one of the m lines 314 is selected according to the lower order of the address 151, and the address unit 311 is compared with the comparator 132.
Then, the V bit 312 is output to the control circuit 133.
【００２４】比較器132 は、アドレス151 の上位とアド
レス部311 とを比較し、一致していれば、出力信号135
を有効とする。もし、出力信号135 が有効且つＶビット
312が有効（２次キャッシュがヒット）であると、２次
キャッシュ１３がデータ部313 の内容をデータバッファ
134 を通じてプロセッサ１１と１次キャッシュ１２に出
力し、主メモリ１４は起動しない。２次キャッシュ１３
は、このライン314 のＶビット部312 を無効とする。１
次キャッシュ１２では、アドレス151 の下位で選択され
ているライン214 のＶビット212 が有効であると、オー
バフロー信号１９を有効とし、アドレス部211 をアドレ
スラッチ126 にラッチし、データ部213 をデータバッフ
ァ124 にラッチする。The comparator 132 compares the upper part of the address 151 with the address part 311. If they match, the output signal 135
Is valid. If the output signal 135 is valid and V bit
If 312 is valid (secondary cache hit), the second cache 13 stores the contents of the data section 313 in the data buffer.
The data is output to the processor 11 and the primary cache 12 through 134, and the main memory 14 is not activated. Secondary cache 13
Invalidates the V bit portion 312 of this line 314. 1
In the next cache 12, if the V bit 212 of the line 214 selected at the lower order of the address 151 is valid, the overflow signal 19 is validated, the address part 211 is latched in the address latch 126, and the data part 213 is buffered. Latch to 124.
【００２５】次に、１次キャッシュ１２は、プロセッサ
アドレス151 の下位で選択されているライン214 のアド
レス部211 にアドレス151 の上位を書き込み、データ部
213に２次キャッシュ１３から出力されるデータ152 を
データバッファ124 を通じて書き込み、Ｖビット部212
を有効とする。次に、データバッファ124 は、ラッチし
たデータをデータ152 に出力し、アドレスラッチ126
は、ラッチしたアドレスを１次キャッシュアドレス２０
に出力する。最後に、２次キャッシュ１３は、オーバフ
ロー信号が有効であると、１次キャッシュアドレス２０
を選択されているライン314 のアドレス部311 に書き込
み、データ152 をデータバッファ134 を通じてデータ部
313 に書き込み、Ｖビット部312 を有効とする。Next, the primary cache 12 writes the upper part of the address 151 to the address part 211 of the line 214 selected in the lower part of the processor address 151, and writes the upper part of the address 151.
Data 152 output from the secondary cache 13 is written to 213 via the data buffer 124, and the V bit unit 212
Is valid. Next, the data buffer 124 outputs the latched data to the data 152, and the address latch 126
Uses the latched address as the primary cache address 20
Output to. Finally, the secondary cache 13 receives the primary cache address 20 when the overflow signal is valid.
Is written to the address part 311 of the selected line 314 and the data 152 is transferred to the data part through the data buffer 134.
Write to 313 to enable the V bit part 312.
【００２６】(3)１次キャッシュ１２がミスヒットし、
２次キャッシュ１３もミスヒットした場合 上述した (2)において、２次キャッシュ１３の出力信号
135 が無効あるいはＶビット312 が無効（２次キャッシ
ュがミス）であると、２次キャッシュ１３はキャッシュ
２スタート信号１８を有効とし、主メモリ１４を起動す
る。(3) The primary cache 12 misses,
When the secondary cache 13 also has a mishit In the above (2), the output signal of the secondary cache 13
If 135 is invalid or V bit 312 is invalid (secondary cache miss), the secondary cache 13 validates the cache 2 start signal 18 and activates the main memory 14.
【００２７】次に、２次キャッシュ１２は、アドレス15
1 の上位を選択されているライン314 のアドレス部311
に書き込み、主メモリ１４から出力されるデータ152 を
データバッファ134 を通じてデータ部313 に書き込み、
Ｖビット312 を有効とする。同様に、１次キャッシュ１
２は、アドレス151 の上位を選択されているライン214
のアドレス部211 に書き込み、主メモリ１４から出力さ
れるデータ152 をデータバッファ124 を通じてデータ部
213に書き込み、Ｖビット212 を有効とする。Next, the secondary cache 12 has the address 15
Address portion 311 of line 314 with the high order of 1 selected
Data 152 output from the main memory 14 to the data section 313 via the data buffer 134,
The V bit 312 is valid. Similarly, primary cache 1
2 is the line 214 that selects the upper part of the address 151
Of the data 152 output from the main memory 14 through the data buffer 124.
Write to 213 and validate the V bit 212.
【００２８】(4)ライトの場合 プロセッサ１１がメモリ１４のライト動作を行なうと、
バス１５のアドレス151 とデータ152 とステータス153
とプロセッサスタート信号１６とを有効とする。１次キ
ャッシュ１２は、キャッシュ１スタート信号１７を有効
とし、２次キャッシュ１３はキャッシュ２スタート信号
１８を有効とする。主メモリ１４はこのデータ152 をア
ドレス151 で示されるアドレスに書き込む。１次キャッ
シュ１２と２次キャッシュ１３は、それぞれアドレス15
2 の上位と選択されたライン214又は314 の比較をリー
ド時と同様に行なう。そして、もし、両者が一致してお
り、且つＶビット部212 又は312 が有効であれば、デー
タ152 をデータ部213 又は313 に書き込む。(4) In the case of writing When the processor 11 performs the write operation of the memory 14,
Bus 151 address 151, data 152, status 153
And the processor start signal 16 are validated. The primary cache 12 validates the cache 1 start signal 17 and the secondary cache 13 validates the cache 2 start signal 18. The main memory 14 writes this data 152 at the address indicated by the address 151. The primary cache 12 and the secondary cache 13 have addresses 15 respectively.
The comparison between the upper 2 and the selected line 214 or 314 is performed in the same manner as in reading. Then, if they match and the V bit part 212 or 312 is valid, the data 152 is written in the data part 213 or 313.
【００２９】[0029]
【発明の効果】以上説明したように、本発明の階層化キ
ャッシュメモリによれば、１次キャッシュのリードミス
後の２次キャッシュのリードヒットの発生時に２次キャ
ッシュの該当ラインを無効とし、１次キャッシュから追
い出されたデータを２次キャッシュが取り込むようにし
たので、２次キャッシュの容量が１次キャッシュよりも
小さい場合でも、２次キャッシュは有効に動作すること
ができる。更に、２次キャッシュの容量が１次キャッシ
ュよりも大きい場合でも２次キャッシュは従来の方式よ
り効率よく動作することができる。即ち、キャッシュメ
モリのヒット率の向上を図り、プロセッサの処理速度の
向上を図ることができる。As described above, according to the hierarchical cache memory of the present invention, when the read hit of the secondary cache occurs after the read miss of the primary cache, the relevant line of the secondary cache is invalidated. Since the secondary cache fetches the data evicted from the cache, the secondary cache can operate effectively even when the capacity of the secondary cache is smaller than that of the primary cache. Further, even if the capacity of the secondary cache is larger than that of the primary cache, the secondary cache can operate more efficiently than the conventional method. That is, the hit rate of the cache memory can be improved, and the processing speed of the processor can be improved.
【図１】本発明の方式の階層化キャッシュシステムの概
略図である。FIG. 1 is a schematic diagram of a hierarchical cache system according to the present invention.
【図２】従来の方式の階層化キャッシュシステムの概略
図である。FIG. 2 is a schematic diagram of a conventional hierarchical cache system.
【図３】本発明の方式の１次キャッシュの構成を示すブ
ロック図である。FIG. 3 is a block diagram showing a configuration of a primary cache according to the method of the present invention.
【図４】本発明の方式の２次キャッシュの構成を示すブ
ロック図である。FIG. 4 is a block diagram showing the configuration of a secondary cache according to the method of the present invention.
１１ プロセッサ １２ １次キャッシュ １３ ２次キャッシュ １４ 主メモリ １５ バス 121 、131 メモリアレイ 122 、132 比較器 123 、133 制御回路 124 、134 データバッファ 126 アドレスラッチ 11 processor 12 primary cache 13 secondary cache 14 main memory 15 bus 121, 131 memory array 122, 132 comparator 123, 133 control circuit 124, 134 data buffer 126 address latch
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265322AJPH0573415A (en) | 1991-09-17 | 1991-09-17 | Hierarchized cache system |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265322AJPH0573415A (en) | 1991-09-17 | 1991-09-17 | Hierarchized cache system |
| Publication Number | Publication Date |
|---|---|
| JPH0573415Atrue JPH0573415A (en) | 1993-03-26 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265322APendingJPH0573415A (en) | 1991-09-17 | 1991-09-17 | Hierarchized cache system |
| Country | Link |
|---|---|
| JP (1) | JPH0573415A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256708B1 (en) | 1996-08-28 | 2001-07-03 | Nec Corporation | Auxiliary buffer for direct map cache |
| US6385697B1 (en) | 1998-12-15 | 2002-05-07 | Nec Corporation | System and method for cache process |
| KR100479589B1 (en)* | 2002-10-01 | 2005-04-06 | 엘지전자 주식회사 | Apparatus for Composing Content Addressable Memory |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256708B1 (en) | 1996-08-28 | 2001-07-03 | Nec Corporation | Auxiliary buffer for direct map cache |
| US6385697B1 (en) | 1998-12-15 | 2002-05-07 | Nec Corporation | System and method for cache process |
| KR100479589B1 (en)* | 2002-10-01 | 2005-04-06 | 엘지전자 주식회사 | Apparatus for Composing Content Addressable Memory |
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