【０００１】[0001]
【産業上の利用分野】本発明はプログラムロード方式に
関し、特に周辺装置等を制御する付加プロセッサを有す
る電子計算機の付加プロセッサ用のプログラムロード方
式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a program loading method, and more particularly to a program loading method for an additional processor of an electronic computer having an additional processor for controlling peripheral devices and the like.
【０００２】[0002]
【従来の技術】従来この種のプログラムロード方式は、
メインメモリ内に１個の付加プロセッサに対し１個のプ
ログラム転送エリアを持ち、補助記憶装置に格納されて
いる付加プロセッサ用プログラムをローダが、一旦プロ
グラム転送エリアへ転送し、プログラム転送エリアにプ
ログラムが書き込まれると、付加プロセッサ側のローカ
ルメモリに自動的に書込まれる構成となっている。2. Description of the Related Art Conventionally, this type of program loading method is
The main memory has one program transfer area for one additional processor, the loader temporarily transfers the program for the additional processor stored in the auxiliary storage device to the program transfer area, and the program is stored in the program transfer area. When written, it is automatically written in the local memory of the additional processor.
【０００３】[0003]
【発明が解決しようとする課題】この従来のプログラム
ロード方式では、メインメモリ内に１個の付加プロセッ
サに対して１個のプログラム転送エリアを有する構成と
なっていて、同様の機能を持つ複数の付加プロセッサに
同一のプログラムをロードする場合、１個の付加プロセ
ッサのプログラムロードが終ってから、次の付加プロセ
ッサのプログラムロードを行う方式をとっているので、
同様の機能を持つ複数の付加プロセッサを有する電子計
算機システムでは、その複数個分のプログラムロードを
行う必要があり、したがって、付加プロセッサの個数が
増えるほどプログラムロード時間が大きなるという問題
点がある。In the conventional program loading method, one program transfer area is provided for one additional processor in the main memory, and a plurality of programs having the same function are provided. When the same program is loaded into the additional processor, the method is such that after the program loading of one additional processor is completed, the program loading of the next additional processor is performed.
In an electronic computer system having a plurality of additional processors having the same function, it is necessary to load the programs corresponding to the plurality of additional processors. Therefore, there is a problem that the program loading time increases as the number of additional processors increases.
【０００４】[0004]
【課題を解決するための手段】本発明のプログラムロー
ド方式は、周辺装置を制御する同様な機能を持つ複数個
の付加プロセッサを備える電子計算機の付加プロセッサ
用のプログラムロード方式において、前記電子計算機は
前記複数個の付加プロセッサに対し同一のプログラムを
格納するマスタ転送エリアを備えるメインメモリを有
し、前記同一プログラムを格納するマスタ転送エリアか
ら前記複数個の付加プロセッサのローカルメモリへ同時
に転送する場合に同時にアクセスするアドレス制御手段
を有している。The program loading method of the present invention is a program loading method for an additional processor of an electronic computer having a plurality of additional processors having the same function of controlling a peripheral device. In the case of having a main memory having a master transfer area for storing the same program for the plurality of additional processors and simultaneously transferring from the master transfer area for storing the same program to the local memories of the plurality of additional processors. It has address control means for accessing simultaneously.
【０００５】[0005]
【実施例】次に本実施例について図面を参照して説明す
る。Next, this embodiment will be described with reference to the drawings.
【０００６】図１は本発明の一実施例を適用する電子計
算機を示すブロック図、図２は図１に示す本適用例にお
ける複数の付加プロセッサローカルメモリのプログラム
ロードの手順を示す流れ図、図３は本適用例におけるメ
インメモリのメモリ構成を示し、（ａ）はプログラムロ
ード時のエリアを示す図、（ｂ）はプログラムロード完
了時のエリアを示す図である。FIG. 1 is a block diagram showing an electronic computer to which an embodiment of the present invention is applied, FIG. 2 is a flow chart showing a program loading procedure of a plurality of additional processor local memories in this application example shown in FIG. 1, and FIG. 6A and 6B show a memory configuration of a main memory in this application example, FIG. 7A is a diagram showing an area when a program is loaded, and FIG. 8B is a diagram showing an area when a program is loaded.
【０００７】図１において、本適用例の電子計算機は補
助記憶装置（図示省略）からのプログラムが格納される
メインメモリ７と、付加プロセッサローカルメモリ８，
９と、メインメモリ７および付加プロセッサローカルメ
モリ８，９のアドレスを制御するアドレス制御部２と、
本適用例の電子計算機全体を制御するＣＰＵ１とを有し
て構成している。In FIG. 1, the computer of this application example has a main memory 7 in which a program from an auxiliary storage device (not shown) is stored, an additional processor local memory 8,
9, an address control unit 2 for controlling addresses of the main memory 7 and the additional processor local memories 8 and 9,
It is configured to have a CPU 1 that controls the entire electronic computer of this application example.
【０００８】アドレス制御部２はＣＰＵ１の制御によっ
てメインメモリ７のアドレスを生成するメモリアドレス
生成回路３と、メインメモリ７内のインタフェースエリ
アおよびマスタ転送エリアとを切替えるインタフェース
切替回路４およびマスタ転送エリア切換回路５と、マス
タ転送エリア切換回路５によって制御されて付加プロセ
ッサローカルメモリ８，９のアドレスを生成する付加プ
ロセッサ側ローカルメモリアドレス生成回路６とを有し
て構成している。The address control unit 2 is a memory address generation circuit 3 for generating an address of the main memory 7 under the control of the CPU 1, an interface switching circuit 4 for switching between an interface area and a master transfer area in the main memory 7, and a master transfer area switch. A circuit 5 and an additional processor side local memory address generation circuit 6 which is controlled by the master transfer area switching circuit 5 and generates addresses of the additional processor local memories 8 and 9 are configured.
【０００９】メインメモリ７は、図３の（ｂ）に示すよ
うに付加プロセッサ８，９に対するそれぞれのインタフ
ェースエリア７２，７３を有し、このインタフェースエ
リア７２，７３から付加プロセッサローカルメモリ８，
９への個別のプログラムおよびデータが読み書きされ
る。又、メインメモリ７は図３の（ａ）に示すように、
付加プロセッサローカルメモリ８，９に対する同一のプ
ログラムが格納されるマスタ転送エリア７１を有してい
る。As shown in FIG. 3B, the main memory 7 has interface areas 72 and 73 for the additional processors 8 and 9, respectively. From the interface areas 72 and 73, the additional processor local memory 8 and
Individual programs and data to 9 are read and written. In addition, the main memory 7 is, as shown in FIG.
It has a master transfer area 71 in which the same programs for the additional processor local memories 8 and 9 are stored.
【００１０】次に、本適用例における付加プロセッサロ
ーカルメモリへの同一プログラムの同時転送動作につい
て図１、図２、図３を用いて説明する。Next, the simultaneous transfer operation of the same program to the additional processor local memory in this application example will be described with reference to FIGS. 1, 2 and 3.
【００１１】ＣＰＵ１からメモリアドレス生成回路３
に、マスタ転送エリア７１への切替指示（ＣＰＵ１へは
ローダプログラムが切換指示を命令する）があると、マ
スタ転送エリア切換回路５が働き、メインメモリ７には
付加プロセッサローカルメモリ８，９へ同時に読み書き
できるマスタ転送エリア７１がマッピングされる。CPU 1 to memory address generation circuit 3
When there is a switching instruction to the master transfer area 71 (the loader program instructs the CPU 1 to perform the switching instruction), the master transfer area switching circuit 5 operates, and the main memory 7 is simultaneously sent to the additional processor local memories 8 and 9. A readable / writable master transfer area 71 is mapped.
【００１２】マスタ転送エリア切換回路５は付加プロセ
ッサ側メモリアドレス生成回路６を制御し、付加プロセ
ッサ側メモリアドレス生成回路６がメインメモリ７のマ
スタ転送エリア７１へマッピングすることにより、メイ
ンメモリ７内のマスタ転送エリア７１からは、付加プロ
セッサローカルメモリ８，９へ同時に転送が行える。The master transfer area switching circuit 5 controls the memory address generation circuit 6 on the additional processor side, and the memory address generation circuit 6 on the additional processor side maps the master address to the master transfer area 71 of the main memory 7. From the master transfer area 71, data can be transferred to the additional processor local memories 8 and 9 at the same time.
【００１３】次に本適用例のプログラムロードについて
図１，図２および図３を用いて説明する。Next, the program loading of this application example will be described with reference to FIGS. 1, 2 and 3.
【００１４】本適用例の電子計算機の電源投入あるいは
再ロード要求によって（Ｓ１１）、ＣＰＵ１のローダが
起動されると（Ｓ１２）、ＣＰＵ１はアドレス制御部２
を制御し、付加プロセッサローカルメモリ８，９全て
を、メインメモリ７のマスタ転送エリア７１を指すよに
する（Ｓ１３）。ＣＰＵ１は補助記憶装置（図示省略）
からメインメモリ７へ付加プロセッサローカルメモリ
８，９に展開されるプログラムを読み込み（Ｓ１４）マ
スタ転送エリア７１へ転送する（Ｓ１５）。マスタ転送
エリア７１と、付加プロセッサローカルメモリ８，９
は、物理的に同じメモリに見えているので、補助記憶装
置のプログラムは付加プロセッサローカルメモリ８，９
へ自動的にロードされる。When the loader of the CPU1 is activated (S12) by the power-on or reload request of the computer of this application example (S12), the CPU1 causes the address control unit 2 to operate.
Is controlled so that all of the additional processor local memories 8 and 9 point to the master transfer area 71 of the main memory 7 (S13). CPU 1 is an auxiliary storage device (not shown)
To the main memory 7 to read the program developed in the additional processor local memories 8 and 9 (S14) and transfer it to the master transfer area 71 (S15). Master transfer area 71 and additional processor local memories 8 and 9
, Appear physically as the same memory, so the program in the auxiliary storage device is the additional processor local memory 8, 9
Automatically loaded to.
【００１５】最後にＣＰＵ１はアドレス制御部２を制御
し、それぞれの付加プロセッサローカルメモリ８，９
を、付加プロセッサ毎のメインメモリ７のインタフェー
スエリア７２，７３にマッピングする（Ｓ１６）。Finally, the CPU 1 controls the address control unit 2, and the respective additional processor local memories 8 and 9 are provided.
Is mapped to the interface areas 72 and 73 of the main memory 7 for each additional processor (S16).
【００１６】[0016]
【発明の効果】以上説明したように本発明は、周辺装置
を制御する同様な機能を持つ複数個の付加プロセッサを
備える電子計算機の付加プロセッサ用のプログラムロー
ド方式において、電子計算機は複数個の付加プロセッサ
に対し同一のプログラムを格納するマスタ転送エリアを
備えるメインメモリを有し、同一プログラムをマスタ転
送エリアから複数個の付加プロセッサのローカルメモリ
へ同時に転送する場合に同時にアクセスするアドレス制
御手段を有すことにより、マスタ転送エリアから複数個
の付加プロセッサのローカルメモリへ同時にプログラム
をロードすることができるので、従来よりロード時間を
短縮することができる効果がある。As described above, according to the present invention, in a program loading system for an additional processor of an electronic computer having a plurality of additional processors having similar functions for controlling peripheral devices, the electronic computer has a plurality of additional processors. The processor has a main memory having a master transfer area for storing the same program, and has address control means for simultaneously accessing the same program from the master transfer area to local memories of a plurality of additional processors. As a result, the programs can be loaded simultaneously from the master transfer area to the local memories of a plurality of additional processors, which has the effect of shortening the loading time compared to the conventional case.
【図１】本発明の一実施例を適用する電子計算機を示す
ブロック図である。FIG. 1 is a block diagram showing an electronic computer to which an embodiment of the present invention is applied.
【図２】図１に示す本適用例における複数の付加プロセ
ッサローカルメモリへのプログラムロードの手順を示す
流れ図である。FIG. 2 is a flowchart showing a procedure of program loading to a plurality of additional processor local memories in the application example shown in FIG.
【図３】本適用例におけるメインメモリのメモリ構成を
示し、（ａ）はプログラムロード時のエリアを示す図、
（ｂ）はプログラムロード完了時のエリアを示す図であ
る。FIG. 3 shows a memory configuration of a main memory in the present application example, (a) is a diagram showing an area when a program is loaded,
FIG. 7B is a diagram showing an area when the program loading is completed.
１ ＣＰＵ ２ アドレス制御部 ３ メモリアドレス生成回路 ４ インタフェースエリア切換回路 ５ マスタ転送エリア切換回路 ６ 付加プロセッサ側メモリアドレス生成回路 ７ メインメモリ ８，９ 付加プロセッサローカルメモリ １０ バス 1 CPU 2 address control unit 3 memory address generation circuit 4 interface area switching circuit 5 master transfer area switching circuit 6 additional processor side memory address generation circuit 7 main memory 8, 9 additional processor local memory 10 bus
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21767591AJPH0554009A (en) | 1991-08-29 | 1991-08-29 | Program load system |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21767591AJPH0554009A (en) | 1991-08-29 | 1991-08-29 | Program load system |
| Publication Number | Publication Date |
|---|---|
| JPH0554009Atrue JPH0554009A (en) | 1993-03-05 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21767591APendingJPH0554009A (en) | 1991-08-29 | 1991-08-29 | Program load system |
| Country | Link |
|---|---|
| JP (1) | JPH0554009A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002077845A1 (en)* | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US7139882B2 (en) | 2001-03-22 | 2006-11-21 | Sony Computer Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002077845A1 (en)* | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
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| US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US7139882B2 (en) | 2001-03-22 | 2006-11-21 | Sony Computer Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
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