【発明の詳細な説明】算術処理、論理処理及び関連する処理を本発明は、数値エレメント上で算術処理、論理処理及び関連の処理を実行する方法、及びプロセッサ（こお（する算術演算装置（ＡＬＵ）に関する。
発明の背景コンピュータにおける算術論理演算装置は、算術処理、論理処理、及び関連の処理を情報のエレメント上で実行する装置である。処理は、ＡＬＵに与えられた算術命令に従って提供される。通常的な大抵のＡＬＵは値を一時的に蓄積するためにアキュムレータ及び／又はｔ＜７ソフア・レジスタ又は他の種類のレジスタと協働している。
発明の目的本発明の主な目的は、簡単な方法により数値表現を減少させる方法又はＡＬＵを提供することにある。
本発明の他の目的は、一時記憶装置の処理中に、一時記憶装置と協働することなく、機能するＡＬＵを提供することにある。
本発明の更に他の目的は、処理のために与えられた情報における演算命令を用いるＡＬＵを提供すること（こある。
本発明の更に他の目的は、オペランドが仮数と指数との間に制御可能な可変分割を備えることにより、浮動少数黒値を取り扱うことができるＡＬＵを提供することにある。
本発明の更に他の目的は、オペランドとして浮動少数黒値と、仮数と指数との間で分割についての情報を与える及びコード・フィールドとを存するバス上のビット情報を取り扱い得るＡＬＵを提供することにある。
本発明の更に他の目的は、命令を可変コード長のコード・フィールドにより供給するバスを介してそのオペランドに与えられる算術演算命令の取り扱いが可能なＡＬＵを提供することにある。
本発明の更なる目的は、浮動少数黒値としてと、整数としての解釈との間の共変動を有するＡＬＵを提供することにある。
発明の概要少なくとも前述の主目的を実現するために、本発明は、概要的に、以下のステップ、即ち：（ａ）処理されるべき数値エレメント、及び命令情報を含む入力リストを供給するステップと、（ｂ）前記命令情報を用いて入力リスト上の前記数値エレメントについての処理を直接制御し、かつ実行するステップと、（Ｃ）各数値エレメントが所定のビット長を有するワードを供給するステップであって、ワードの最大数が前記入力リストにおける最大供給可能エレメント数と同一であるステップと、（ｄ）前記処理装置が前記入力リストにおけるエレメ（ｅ）前記処理装置から結果の出力リストを送出するステップとを含む数値エレメントに基づき、算術処理、論理処理、及び関連する演算処理を実行する方法を意図する。
好ましくは、前記入力リスト及び出力リストにおける最大エレメント数は４である。そのときに、１リスト・エレメントは命令ワード表示と共に供給されてもよく、２リスト・エレメントは２つの数値表示の各一つにより供給されてもよく、かつ前記入力エレメントの再書き込みを数回反復することにより行なう計算中に、中間の計算結果を供給するように用いてもよい。
リストは、好ましくは、そのエレメントのうちの一つか命令コードであり、残りか命令に対するアーギュメントである８１能アプリケーシヨンを含む。命令は、最終的な結果に到達するまで、結果の出力リストから入力リストへ命令コードを再書き込みし、かつ反復することにより、実行される。各再書き込みの際に、このリストは、適当なときに数値ワードか続く実際の計算に適当な場合は、更新した命令コード・ワードを含むように再書き込みされてもよい。
実際の処理の前に、符号化された形式により供給される数値ワードを備えるのが適当である。数値ワードを表わすワードは、好ましくは、数値を緻密な表現に設定する符号化により供給される。即ち、ある値のあらゆる符号化表示は、唯一の解釈値に対応する。第１の符号化は、整数値を表わす二進ワードにより供給されてもよい。第２の符号化は、浮動少数黒値を表わす二進ワードにより供給されてもよい。符号化は、符号化後に、浮動少数黒値表示を整数値表示と同一順序により供給するのが好ましい。このようにして、いずれの表示も二進ディジット形式である必要はない。ハードウェアは、以下で与える規則により、即ちどのように解釈を行なったかを知ることなく、ただ無条件で変換されたビット・パターンについて計算を行なうように、備えられたものであってもよい。
可変指数幅を有する浮動少数黒値を達成する簡単な方法は、二進コード化された浮動少数黒値表示に、コード・フィールド、指数フィールド及び仮数フィールドを含めることであって、前記コード・フィールドは、前記指数フィールド及び前記仮数フィールドが変数長を有するように、前記指数フィールドと前記仮数フィールドとの間の除算位置についての表示を有する。緻密な表示は、浮動少数黒値表示の仮数部用のワード・フィールドの前に、仮想゛ｌ”、即ち表示か物理的に供給されない“１“を含めて供給されてもよい。
以下はこの明細書において用いられている表現、及び限定したそれらの意味についてのリストである。
クロージャ 処理を定める階層構造のエンテイテ（ｃｌｏｓｕｒｅ） イ。全てのクロージャは、固有に定めるルートを有する。簡約化マシンにおける簡約化作業はクロージャ上で行なわれる。このマシンの全状態は簡約化により変換される。
ゴール 実行されるべき、即ち減少されるべ（ｇｏａｌ） きクロージャ。
グループ ４二進数デイジツトからなるグルー（ｇｒｏｕｐ） ブ。各ワードは多数のグループからなる。
スライス １又はいくつかのワードの断片。２（ｓｌｉｃｅ） ビットを含むスライスは、例えば２ワードの最下位ビットからなるものでよい。
調整（ａｌｉｇｎ） 使用されるべきビットが正しくワード内に配置されることを確認することである。
リダンダンシー 誤り検出用に付加されたデータ又は（ｒｅｄｕｎｄａｎｃｙ） 複数のビット。
正規化コード 仮数の最上位ビットか正の値のときに仮想“Ｉ”となり、負値のときに仮想″０′となるように表わされる浮動少数黒値。
二進数表示 任意の数値系又はコードにおける数を表わす“０″及び／又は“１″の組合わせ。
二進数ディジッ ２基底とする数値系。
ト形式Ｈコード 数を表わすために、本発明にょるＡＬＵに用いられている特定コード。
整数Ｈ値 整数値を表わす特定コード。
浮動少数点Ｈ値 浮動少数黒値を表わす特定値。
緻密な表示 あらゆる二進数の組合わせ（ビット・パターン）が一つの固有な数値に対応している。
図面の簡単な説明本発明のより完全な理解のために、かつ他の目的及びその効果のために、ここで添付する図面に関連して以下の説明を参照する。
第１Ａ図は本発明によるＡＬＵの概要図、第１Ｂ図は第１Ａ図に示すＡＬＵ用のクロック信号及びいくつかの基本的な制御信号の図、第２図は本発明によるＡＬＵの一実施例の概要ブロック図、第３図は算術表示によるビット・フィールド分割の概要図、第４Ａ図は整数用のコードのグラフ表示図、第４Ｂ図は浮動少数黒値用のコードのグラフ表示図、第４Ｃ図は７ビツト・バスに供給さ゛れる算術表示の設定を説明する概要図、第５Ａ図〜第５Ｄ図は第４図に従って供給されるデータ・リストを示す図、第６図は本発明によるＡＬＵの一実施例の回路図、第７Ａ図〜第７Ｃ図は異なるクロッキング・シーケンスにおいての本発明による数値ＡＬＵの人出力バッファの一実施例を示す図、第８図は異なる出力組合わせを供給するためのオペランド・ユニットに含まれるエレメントの制御用のニューモニックと共に、第６図に示す回路に含まれるオペランド・ユニットからの出力組合わせ例を示す図、第９図は例えば第６図に示す、与えられた入力バスのうちの一つを介するワード用の回路に含まれる精密デコーダの出力を示す図、第１０［は−例として与えられた二進仮数ビットの組合わせについて異なる解釈例を示す図、第１１図及び第１２図は２つの浮動少数黒値の加算例の説明を補強する図、第１３図は第６図に示す回路に含まれる精密デコーダの一実施例の回路図、第１４Ａ図は第６図に示す回路における全ワード加算器の一実施例のブロック図、第１４Ｂ図は第１４Ａ図の加算器における精密スライスのブロック図、第１４ｃ図は第１４Ｂ１ｇの精密スライスにおけるビット・スライスのブロック図、第１５図は第６図に示す回路の増分器における精密スライスの一実施例を示す図、第１６図は第６図に示す回路のオペランド回路におけるセレクタに含まれる基本的なセレクタのビット・スライスの一実施例を示す回路図である。
第１Ａ図に概要的に示す数値算術論理演算装置ＡＬＵは、制御駆動装置１ａ、及びそれぞれがＭビット値を伝送する多重（Ｍ）伝送ラインを存する一本のバスである特定の入出力Ｖ Ｏ、Ｖ ｌ及びＶ、について算術演算を実行する算術演算装置アレー２ａを備えており、Ｍは例えば３２である。ＡＬＵは、好ましくは、中央処理装置（ＣＰＵ）の一部分てあり、制御装置（ＣＵ）により外部的に制御されている。ＡＬＵは以下の信号：クロック信号人力ＣＡＬＵｓ ビジー出力Ａ ５ｕｓｙｓ制御入力Ａ ＣＮＴＬ、ステート出力ＡａｔＡｔｇ、及びデコードされた命令出力Ａ ＩＮＢにより外部の制御装置１ｃＵと通信をする。
バス入出力Ｖ ｏ 、Ｖ ＋ 、ｖｔ及びｖｓは、簡約型式の命令を処理し、以下でコア・プロセッサと呼ぶ構造算術演算装置（図示なし）内のゴール・レジスタ又はＧレジスタと呼ぶ特定のレジスタに供給可能にされている。しかし、バス入出力信号も、好ましくは、簡約型式の計算装置と協働する他の種類の手段により供給されてもよいが、他の型式の計算装置も勿論可能である。更に、第１Ａ図では入出力バスＶ◇Ｎ ｖ＋ 、ｖｔ及びｖｓの数を４本として示したが、この数は任意に選択可能である。しかし、ＡＬＵの複雑さは、はぼ入出力バスＶ Ｏ、Ｖ ｌ、Ｖ １ 、Ｖ ＊の数と共に増大する。
入出力バスｖ、 、Ｖｌ 、ｖｓ 、ＶＺはワードのリストを転送する。一つのワードは一つの数値又は一つの命令からなる。全てのバスは常時使用状態にあるわけではない。使用中でないバス上のワードについては、無視してもよい。入力リスト及び出力リストは最大長、即ち最大ワード数を有し、例えば４、即ち１入出力バス当りｌリスト・エレメントを含む。一つの数値は一つのワードであり、このワードはいくつかのワイヤを介して転送される。更に、一つのバス上の一つの命令も一つのワードである。計算を制御し、かつ実行するために用いられるのは、入出力ｖ、 、Ｖｌ ｓ Ｖｌ 、ｖ、を介する入力リストである。即ち、入力リストは供給されるべき計算の種類、及び計算されるべき値の特徴に関する情報を含む。制御駆動装置１ａはこの情報を入力リストから取り出す間に、算術演算装置アレー２ａにおける異なる構成部分を制御している。計算は、１ビツト、又はビット・グループ形式で、即ち、別個的に一つのワードにおいて同一位置を有する複数のビットのために、又は一つのワードにおいて「スライス形式」で供給される複数のグループのビットのために、入力リストの内容を再書き込みすることにより、行なわれ、かつその結果を出力リストとして供給する。内部回路を介して値を、最終的な出力リストをその出力に送出する前に、数回反復させることが可能なことに注意すべきである。反復中は、一時的な出力リストが出力に送出されるが、一時的な入力リストとして挿入されるだけである。
リストには、例えば少な（とも一つの整数値、又は浮動少数黒値を含むだけのリストのような、処理されるべき値又は他の型式のリストと共に、機能アプリケーションを含めてもよい。入出力ｖ０を介して供給される第１のリスト・エレメントは、機能アプリケーションを含むときは、命令コード、即ち実行すべき処理の種類の情報を含み、残りのリスト・エレメントは、以下て更に詳細に説明するように、命令に対するアーギュメントである。
一つの命令は、最終的な結果を得るためにその命令を１又はい（つかのステップに再書き込みすることにより、実行される。ＡＬＵ内ではマイクロ命令及びステート信号が用いられている。これらは、算術演算装置アレー２ａを制御するためにＡＬＵ内で別個の制御駆動装置ｔ１ ａにより用いられる。再書き込みが直接、結果に至るときは、出力リストにその値が設定される。段階的に再書き込みを行なうときは、リストは、同一命令コードを保持するように、又は新しい若しくは少し変更した命令コードを存するように、かつ多くの場合で一つの値又は複数の値が続く命令コードを有するように、再書き込みされる。数サイクルで再書き込み処理を行なう最良の形態は、処理全体を通じて命令コードを保持することである、ということに注意すべきである。なぜならば、このように場合に制御装置がより簡単となるからである。しかし、更に、多数サイクル処理の開始時に１種類の命令コードを有すること、及び残りのサイクル中に少し変更された当該命令コードを有することなども好都合であろう。
図ＩＡに戻ると、クロック信号ＣＡＬＩＩを用いて算術演算装置ＡＬＵにクロック・パルスを供給しており、ＡＬＵが何時クロック・パルスの受け取り準備完了となるのかを出力Ａ ＢＬＩＳＹ上のレディー信号によって表わしている。
命令又は数値内容を有する入出力バスＶ Ｏｓ Ｖ ｌ、Ｖ ２ 、Ｖ ２は、ゴール・レジスタにおける主レジスタ・セルに接続されている。その数値内容は、好ましくは、それか表わしているのは浮動少数黒値か、又は整数かによって異なる符号化形式によりＡＬＵに供給される。各ゴール・レジスタ・セルは、数値の各入出力と同一のビット（即ち、図示の例では３２ビツト）だけでなく、タグかセットされているいくつかのビット、例えば６ビツトも含む。本発明の最良の態様とみなされる実施例では、これらのタグは入出力バスに供給される情報に含まれていない。その代わりに、タグ情報は外部のｆｉｌＪ御装置１ｃＵに供給され、続いてこの制御装置ＣＵはＡＬＵの制御駆動装置１ａを制御している。
しかし、タグ情報か直接、制御駆動装置即ちＡＬＵ制御に供給されるように、入出力を介して供給される情報にタグを含めることは、本発明の範囲内である。これも、ＡＬＵが通常型式のプロセッサと協働する装置として用いられるときは、本発明によりＡＬＵを駆動する最良の方法であろう。
制御入力Ａ ｃＮｔはＡＬＵの数値処理を制御するために用いられる。この数値処理は数サイクルを要するものとなろう。
出力Ａ Ｉ？Ａ？Ｅは各処理の後に制御装置ＣＵに戻される。
出力Ａオ、上の命令コードは、入出力バスＶ、が接続されているゴール・コア・セルにおいて命令コードを圧縮したものである。
第１Ｂ図第１Ｂ図を参照すると、プロセッサ用の制御装置ＣＵにより供給される基本的なりロックは、Ｃ１゜であり、例えばＩ Ｏｎｓの周期を存する。ＡＬＵ処理はこのような１又は数クロック・サイクルにおいて実行される。ＡＬＵに接続されているコア・プロセッサは、ＡＬＵ用の周期より長い例えば２倍周期である周期により、即ちＣ＋。
か１Ｏｎｓｅ存するときは、周期２０ｎｓを存するクロック信号Ｃ３゜により、制御され得る。しかし、その代りに、コア・プロセッサは、より短い周期により制御されたクロック信号を備えることも可能である。従って、短い周期を有する装置（即ち、図示の実施例におけるＡＬＵか、又はコア・プロセッサ）用の基本的な制御信号ＣＡ Ｌ １１は、長い周期を有するクロック信号Ｃ１゜と同期させるために命令の終わりで引き伸ばされる。ＡＬＵは、命令を実行するために更に多くのＣ，、Ｕ式のクロック・サイクルか必要な限り、ハイの信号Ａ１１ＵＳＹを返送する。
第１Ｂ図から明らかなように、信号Ａ ＢＬＩＳＹがローとなった後に、引き伸ばしが行なわれる。
第２図第２図に示す本発明の実施例は、中央エレメントとしてＡ Ｌ ｔＪ制御回路１０を備えており、その入力で回路に適当な信号の変換及び組合わせを行なって出力リストのエレメントを供給する。ＡＬＵ制御回路１０は１種のプール代数ゲート・アレーを備えている。第２図は第１Ａ図の右手側に対応する。
入出力バスｖｏ、■２、■２、■、は、それぞれが例えば３２ワイヤを有する多数本ワイヤのバスであって、入力バッファ回路１１の入力に接続されている。入力バッファ回路１１はそのクロック入力を介するクロック信号によりクロッキングされてその入力信号を入力バスＶｏｌ、Ｖｌｌ、Ｖｌｌ、■、１に送出する。
出力バッファ１６はそのクロック入力を介する反転クロック信号によりクロッキングされて出力バスＶ ００１１？、Ｖ １ｏｕｔ、Ｖ ！ＱＬＩＴ、■、。、アの情報を入出力バスＶｏ、Ｖｌ、Ｖｘ、Ｖｓに送出する。第２図において独立した２つのバッファを含むようにバッファ構成１１及び１６を示しているが、バッファ構成１１及び１６は、好ましくは、組合わせ人出力バッファ回路である。
多数の計算回路１２Ａ−１２Ｎ（Ｎは回路の数である。）は少なくとも２つの内部入力バスＶｏ、、Ｖｌｌ、ＶＺ＋、■、、に接続され、それぞれは接続されている内部入力バスＶ。ｌ、Ｖｌｌ、Ｖｌｌ、ＶＳ＋を介する異なった情報構成により、簡単な一種類の計算、例えば加算又は引算を行なう。計算回路１２Ａ−１２Ｎは、本発明によりＡＬＵが一部分を構成しているアプリケーションに必要とされた、想定されるあらゆる簡単な計算を直ちに待機させることができるように、設定されているので、時間が非常に節約される。そのとき、ＡＬＵ制御回路ｌＯは、他の処理目的のためにそれぞれ特定種類の処理のための計算回路のうちの適当な一つから出力を直接取り出すように選択することもできる。各計算回路の規模は小さく、特に電力を消費することはない。従って、並列に計算を行なうい（つかの回路を備えて、その時点でそのうちの一つのみの出力を用いるものであっても問題とならない。
計算回路の出力は以下で詳細に説明するオペランド装置ＯＰ、及びＯＰ、に供給される。
更に、計算回路１２Ａ〜１２Ｎからの信号は、いくつかの場合で、制御に用いられてもよい。各計算回路１２Ａ−１２Ｎは第２の出力を育し、これを介してオバーフローを表わ子ために用いるキャリー信号を供給する。この第２の出力はＡＬＵ制御回路１０の個別的な入力に供給される。計算回路１２Ａ〜１２Ｎは、ＡＬＵ制園開園！Ｏと、ＡＬＵにおける他の回路とにより制御されており、その入力を介して表わされるワードの種類の情報、浮動少数点値か、また浮動少数点値であるならば、その数の特性に関する情報を発生する。
多数の監視回路１３Ａ−１３Ｍ（Ｍは回路の数である。）は、それぞれ個別的に入力バス■。５、Ｖｌｌ、Ｖｔｌ、Ｖ）ｌのうちの少なくとも一つに接続されている。これらの監視回路は、例えば入力バスの情報の内容を監視、即ち入力バスの情報を比較している。監視回路のいくつかは、監視回路＋３Ａについてのみ示すように、計算回路１２Ａ−１２Ｎと同一の制御情報か供給される。監視回路１３Ａ〜１３Ｍの出力はＡＬＵ制御回路１０の入力に供給される。
３〜４つの特性付与回路１４Ａ−１４Ｄか少なくとも入力バス、Ｖ ｌ ｌＳＶ ２１及びＶａｔに接続され、一部の入力バスから情報を取り出して入力バスの残りの情報の特性に関する情報を与える。入力バスＶ２ｉに接続されたＡＬＵｌｉｉ１回路１０は、以下で更に説明するように、乗算の場合に入力バスｖＩＩ上の最下位二進ディジットを導き出す。更に、特性付与回路１４Ａは入力バスＶＯＩにも接続されてＡＬＵ制御駆動回路に対する外部制御バスＥＸＴ上の情報が入力バスＶ。ｌ上の情報が数を表わすことを示す場合に、所定のいくつかの情報を導き出すこともできる。
例えば、バス上の情報が浮動少数点値であるときは、このバスに接続されている特性付与回路は、例えば最上位について、その値の符号、指数符号、及びいくつかの仮数ビットに関する情報を供給する。特性付与回路１４Ｄが設けられたときに、Ｖｔｌから導き出されてＡＬＵ制御回路１０の１入力に供給する特性の種類は、入力バス、■、及びｖ２１からの種類と同一である必要はなく、例えばより簡単されたものでよいことに注意すべきである。
同一の理由付けは入力バスＶａ＋の特性付与回路１４Ａについても成立する。
ＡＬＵ制御回路ｌＯは、出力ＡＩＴＡＴＩ、本質的に計算回路１２Ａ−１２Ｎ及び監視回路１３Ａ〜１３Ｍからの入力を外部の開園装置ＣＵ（第１Ａ図を参照すること）に供給する。
実行すべき処理に関する復号命令をＡＬＵ制御回路ｌＯに与えるために、入力バスｖ、１上の総情報を監視する命令回路１５が備えられている。
第２図に示すように、入力バスＶ６１上の情報は、出力バッファ１６に接続された出力バスｖ０゜、に、好ましくは、前述のように、クロック信号により逆極性でクロッキングされている組合わせ人力バッファ回路１１及び出力バッファ１６においてバス接続の形式により、直接供給され得る。このバスに命令リスト・エレメントを持たせ、かつこの命令リスト・エレメントを変更させないことが便利である。更に、ＡＬＵからの他の出力バスＶ、。１１７％ Ｖ ｘｏｕｔＳＶ ｓ。。アも出力バッファ１６にも接続されている。また、全ての出力バス上の情報は、クロッキングにより同時に入出力バスＶＯ１Ｖ’、Ｖ！、Ｖ２に出力される。ＡＬＵ制御回路１０はＡＬＵにおける他の回路に制御信号ＣＩ、Ｃ２、ｃ３、ｃ５を供給する。
しかし、ＡＬＵＩＩＪｉ１１回路ＩＯに接続された入力バスｖｏｌの少なくとも一部を備え、これが多数サイクルの処理において実際のサイクルから独立していくつか変更を可能にさせること、及び変更した命令リスト・エレメントを出力バスＶ。ｕＴ （図示なし）に供給することを可能にする。
本質的に同一種類のオペランド装置ＯＰ、及びＯＰ。
は、それぞれ出力バスＶ、。ｕｔ及びｖ２゜ｕｔを備えている。
しかし、第２図に示す実施例におけるように、２つのオペランド装置を実際に備える必要はない。本発明による異なったＡＬＵアプリケーションに、１つのみ〜複数の異なる数のオペランド装置を用いることができる。しかし、この種類の処理は計算回路１２Ａ〜１２Ｎのうちの一つにより達成され、かつオペランド装置の入力のうちの一つに供給され、かつＡＬＵ制御回路１０からの制御により、そのオペランド装置の出力に送出可能にされるので、加算又は引算を行なうためにはオペランド装置が一つあればよい。同時に、異なるい（っかの種類の加算処理及び引算処理を行なうために、いくつかのオペランド装置を用いることもできる。各才へランド装置は出力バスＶ０．．を備え（ただし、ｉは任意数を表わす。
）、従って、入出力バス、入力バス及び出力バスＶの数はＡＬＵにおけるオペランド装置の数から独立していることに注意すべきである。
乗算処理又は除算処理に関連して用いるため、及びその出力を出力バス■３゜、に供給するために、他の種類のオペランド装置ＯＰ、が備えられている。乗算処理及び除算処理はいくつかのサイクルのステップにより実行される。オペランド装置ｔＯＰ、の出力はＶ３０．である。同様に、１以上の異なる数のオペランド装置ＯＰ、が存在し得ることに注意すべきである。
前述のように、かつ以下で更に詳細に説明するように、浮動少数点の演算に関連して、指数の長さは、本発明の少なくとも一実施例における少なくとも複数のステップで、選択可能である。従って、精度デコーダＰＤＩ及びＰＤ２は、それぞれオペランド装置ＯＰ ＋及びＯＰ、のうちの各一つに備えられている。この精度デコーダは、それが属するオペランド装置に指数部の長さに係わる複数の制御信号を供給する。この長さは、以下で更に説明する二進ワードにおける特定のコード・フィールドから導き出し得るものである。更に、この精度デコーダは、前述のように、ＡＬＵ回路の他の部分に制御信号を供給することができる。
ＡＬＵに対する、値が整数か、又は浮動少数黒値であるかに関する情報は、好ましくは、外部の制御装置ＣＵ（第１Ａ図を参照すること）によりＡＬＵ制御回路１０の制御人力ＥＸＴに供給されるが、その代りに、入力バスＶＯＩ〜ＶＳ＋から導き出されてもよい。
以上から明らかなように、入力バスには異なるが、明確に定義された算術演算におけるタスクを供給するのが都合よい。従って、入力バスには前述した好ましいとされるゴール・レジスタのように、供給構造から直接、明確に定義されたタスクを有する情報が供給されるか、又はＡＬＵそのものが入力バス上の情報を、内部サイクルにより、かつ他のバス上の情報に関する入力バスｖ、Ｉ上の情報を用いて適当に変更する。入力バスｖ０．は、入出力バスＶｏ 、Ｖ＋ 、Ｖ２ 、Ｖｓを介して供給されるリストに情報の種類に関する情報を有するデータ・フィールドを備えることかできる。しかし、更に、この情報は外部の制御装置ＣＵから供給されてもよい。
以上から明らかなように、本発明によるＡＬＵは内部メモリを備えていない。これは、各サイクルの乗算処理の結果か、前隅のサイクルの結果の出力によってのみ影響されるものにし、これが処理するように適応された入力となる。
前述のように、本発明によるＡＬＵに望ましい一目的は、浮動少数点表示系において指数と仮数との間で可変除算を可能にすることである。その場合は、第１に、小さな数について仮数に多数ビットを有することが可能であり、これが高精度にする利点をもたらす。他方で、非常に大きな数を取り扱うこともできる。
整数の乗算に関する例本発明によるＡＬＵ処理の理解を簡単にするために、ここでは２つの整数の乗算について例を挙げる。更に、浮動少数黒値を計算する際に、ＡＬＵ処理について１つの例を挙げることにする。
例えば、以下の方法により整数の乗算を行なうことができる。第１のサイクルにおいて、乗算されるべき２つの数の一方を入力バスＶ、に供給し、他方を入力バスＶ、に供給する。入力バスｖ１は情報“０″を有する。
第１の種類のオペランド装置のうちの一方、例えばオペランド装置ＯＰ、は、■、上の情報をその出力に直接転送するように制御される。他方のオペランド装置ＯＰ。
は、左へ１ステツプだけＶ、上の情報を遷移させるように制御され、遷移した結果をその出力に送出する。次のサイクルにおいて、オペランド装置のうちで最初に述べたオペランド装置ＯＰ ＋は、計算回路１２Ａ−１２Ｎのうちの一つに接続されているその入力のうちの一つから情報を転送するように制御されて、入力バスＶ１１及びＶ２１上の数の加算を行なう。他方のオペランド装置ＯＰ２は、入力バスｖ２１上の情報を取り込むように制御されて、左に１ステツプだけ情報を遷移させ、これをその出力に送出する。
その後、各サイクルにおいて、最初に述べたオペランド装ｆｔ０Ｐ、は、回路の出力を転送し、入力バスＶ３１上の情報の二進数か“ｌ”であるときは、入出力バスｖ１及びＶ、上の情報の加算を行ない、そうでないときは、入力バスＶｌｌ上の情報を取り込むように制御される。ＡＬＵ制御回路１０用の情報は特性付与回路１４Ｄの出力に供給される。オペランド装置ＯＰ、の入力に供給された入力バスｖ２１上の数値情報は、右へ１ステツプ遷移して最下位の二進ビットを削除するように制御される。
少なくとも一つのオペランド装置ＯＰ、及びＯＰ、は、ＡＬＵ制御回路ＩＯに返送するリターン信号（第２図に示されていない。）を供給して、内部のシフトがキャリーを発生させたことを示すことができる機能を備えてもうよい。各サイクルは２ステツプにより実行され、その一方のステップはクロック信号の最初の半周期において実行され、他方のステップの次の半周期において実行さ従って、第３図に概要的に示すように、数値を有するバス上の各ビット・パターンは、好ましくは、その値の符号、指数符号、及び数値の指数部と仮数部との間の除算位ｆｉｔ（第３図における右矢印を参照すること）に関するコードの情報を有するビット・ストリングの最上位ビットに短いビットフィールドを備えている。更に、ビットフィールドのコード部分の長さは変更可能なこと、及び第３図における左矢印により示すように、コード・フィールドと指数フィールドとの間の除算位置の配置がコード・フィールドにより決定されることに注意すべきである。
以下、十進数を表わす３つの方法を説明する。
Ｉ 二進数ディジット形式：２を基底に有する数値系。
ＩＩ 整数Ｈ−値二 整数を表わす二進数コード。
ＩＩＩ 浮動少数点Ｈ−値： 浮動少数黒値を表わす二進数コード。
本発明によるＡＬＵに望ましい他の目的は、同一数の整数解釈と同一順序にある数の浮動少数点表示を得ることにある。従って、同一ビット・パターンの浮動少数黒値及び整数値は完全に異なる。
しかし、この目的は、表示が浮動少数黒値として解釈されるべきときは、ビット・ストリング用の第１の解釈式を備え、また表示が整数として解釈されるべきときは、ビット・ストリング用の第２の解釈式を備えることにょリ、満足され得る。従って、表示か二進数ディジット形式である必要はなく、その代わりにそのうちの少なくとも一つ、好ましくは両方が符号形式にある。ビット・パターンの変換は自動的に行なわれ、当該装置におけるバー−トウエアは以下に示す規則により、即ちどのように解釈したかを知ることなく、変換されたビット・パターンについての計算を無条件に行なうのみである。
本発明の好ましい実施例によれば、緻密な浮動少数点値表示を得ることを意図している。即ち、同一数として解釈可能な２つのビット・パターンであってはならない。
用語「近い表示」とは、あらゆる十進数は固有の二進数組合わせに対応していることを意味する。
第４Ａ図、整数表示第４Ａ図は整数Ｈ値と呼ばれ、本発明による整数値用のコードのグラフ表示を示す。水平軸に二進数表示が示され、また垂直軸にＨ値か示されている。最上位ビットはその値の符号か負であるか、又は正であるかを表わす。
第４Ａ図から明らかなように、Ｈ値は、二進数表示が全て“０“であるときはその最も大きな負値を有し、二進数表示の中央で即ち最上位ビットか“０″から“ｌ“に変化するときはＯを有し、二進数表示か全て“ｌ”であるときはその最大の正の値を有する。従って、Ｈコードにおける二進数の組合わせ値は、二進数ディジット形式で増加するのと同様に、増加する。二進数ディジット形式にある二進数組合わせワードか“ｌ“であるときは、これも最大値を有する。整数コードは一つの直線である。
第４Ｂ図、浮動少数点値表示第４Ｂ図は浮動少数Ｈ値と呼ばれ、本発明による整数値用コードのグラフ表示を示す。水平軸に二進数表示が、示され、また垂直軸にＨ値か示されている。ここで、垂直軸は、浮動少数点Ｈ値の符号が変化する点を通って引かれている。更に、この表示において、最上位ビットはその値の符号を表わす。浮動少数点値表示は汎用的となる仕様を満足させなければならない。ある精度の場合に、その値の大きさは任意に可変でなければならない。従って、極端に小さな値及び大きな値の表示か可能でなければならない。浮動少数点Ｈ値の目盛は対数である。対数のＨ値を、それぞれ２の係数の間の直線近似を用いて単純にすることができる。その結果は典型的な浮動少数点コードとなる。第４Ｂ図に示すように、−１と＋１との間でＨ値を表わす二進数表示は、二進数表示フィールドの中央に設けられ、フィールドの半分を含む。
値の相対精度は全範囲の値で一定である。対数値は一定の精度及び範囲を存する。大きさが任意の大きさでなければならないときは、対数の範囲が調整可能なものでなければならない。
対数値は一回であっても、又は更に多くの回数であっても対数関数に適用可能とされる。従って、非常に大きな値を表わすことができる。その精度は大きな値で減少するが、小さなレベルての精度を確保すること、又はやや増加とすることも可能である。
２つの表示の２つのビット・パターンは同じようにして出現するので、浮動少数点値表示にも整数値の大きさ比較器を用いることができる。これは特定の浮動少数点値比較器を避けることかできることを意味する。また、これは、ｌサイクルのみで比較処理を行なう整数値比較器を浮動少数黒値に使用でき、これが大きな利点となることを意味する。通常要式の浮動少数点値比較器は、その処理のために多くのサイクルを使用しなければならない。
通常の算術論理演算装置では、いくつかのビット・パターンを同一数であると解釈することがあり、正規化は、これらのビット・パターンのうちの一つを選択するようにして行なわれる。本発明によれば、正規化を行なう必要はなく、少なくとも実際の計算では必要でない。正規化を計算処理の前後で行なうことができる。浮動少数点表示で同じような緻密な表示をすることにより、浮動少数黒値の計算、例えば比較は１サイクルのみで決定することかできる。更に、緻密な表示をもつことの利点は、浮動少数黒値の最大値も得られることである。即ち、連続的な値において排除される値及び使用できない値を供給されることかない。
通常のアプリケ−シコンて同一数と解釈され得るいくつかのビット・パターンが何故存在するのかの理由は、値を生成するために、値の指数部及び仮数部が互いに乗算されることにある。例えば、値１．０は２’＊１／２、即ち指数ビット・パターンＯ１及び仮数ビット・パターン１００を有するものか、又は２”＊１／４、即ち指数ビット・パターンｌＯ及び仮数ビット・パターンＯ１Ｏを有するものとすることができ、指数ビット・パターン及び仮数ビット・パターンが互いに続く。
本発明による一実施例によれば、緻密な表示は正の値には仮数ビット・パターンの前に、無条件に、即ち実際に存在することなく、“１“を与え、また負の値には無条件に“０”を与えることにより生成される。通常、仮数は−１と＋１との間の値として指定される。本発明によれば、二進数化された仮数は符号に従って範囲（１，０〜２．０）又は（−２，０〜−１）にある値として指定される。
整数パターンは正確に決定され、浮動少数点表示は、整数解釈と同一の連続順序を有する必要があり、これを規制するのは非常に困難である。
第４Ｃ図に概要的にこの問題に対する効果的な解決を示す。第５Ａ図〜第５Ｄ図は第４Ｃ図に示す原理に従って設けられたワードのデータ・リストを示す。第５Ａ図〜第５Ｄ図において右端の欄は、左端の欄における二進数組合わせに対応する十進浮動少数黒値を示す。第４Ｃ図は浮動少数点コードの概要的なグラフ表示を示す。二進数表示は垂直分割線ＬＩＮの左側に示され、浮動少数点Ｈ値は垂直分割線ＬＩＮの右側に示されている。垂直分割線ＬＩＮは高い値を指す軸として示されている。これは、二進数表示及びＨ値表示の両方に適応される。
二進数表示及びＨ値表示は、垂直分割線ＬＩＮの両端の外側へ伝搬するように示されている。垂直分割線ＬＩＮに対して最も近いのは、第４Ｂ図における図の軸の表示である。右へはＨ値軸、また左へは二進数表示軸である。
軸表示の外側、右の第１のフィールドｓｈ、及び左の第１のフィールドＳは、最上位ビットを表わす。負の値は“０″であり１、正の値は“１”である。
その外側の第２のフィールドｓｅｈ及びｓｅは、それぞれ次の最上位ビットを表わす。これは指数符号ビットである。負符号は“０“により表わされ、正の符号は１″より表わされている。
３２ビツトを有する場合について以下で説明するように、少なくとも１ビツトが次の最上位ビットより低い位置を有する第３のフィールドは、７ビツトのみを有する図示の場合のように、二進数フィールドがローのときは１ビツト、二進数フィールドがハイのときは１ビツトより多い。
第４Ｃ図、第５Ａ図〜第５Ｄ図に示す実施例ては、実際にはより頻繁に用いられると思われる３２ビツト・ワードの代わりに、７ヒツト・ワード用の符号化が示されている。第４Ｃ図において中心線のすぐ左の二進数表示は、Ｈ値−１０２４〜＋７６８を有するものと解釈される。Ｈ値−１及び＋１は、値Ｏと極限値−１０２４及び値７６８との間の中間にそれぞれ配置されている。表示用及びＨ値用の第１の二進数ビットＳ及びｓｈは、その値の符号が正の値であるか、又は負の値であるかの符号である。
第２の二進数ビットは指数符号、即ちその絶対値が数１より大であるか、又は小であるかの符号である。従って、Ｈ値の指数符号ビットｓｅｈは−１０２４と−１との間で正であり、−１と＋１との間で負であり、＋１と＋７６８との間で正である。その代りに、第４Ｃ図の左側から明らかなように、二進数表示の指数符号ビットＳｅは二進数シーケンスの最初の１／４で負、第２の１／４で正、第３の１／４で負、かつ第４の１／４で正である。指数符号ビットｓｅｈは、例えばｓ＝１ならば、５ｅｈ＝ｓｅであり、そうでなければ５ｅｈ＝１−ｓｅと説明することができる。
従って、二進数表示において、キャラクタの符号を表わす最上位ビットは、変化が最も遅く、指数符号を表わす次の最上位ビットの変化が次に遅い、即ちキャラクタ符号ビットのものの２倍である。次の桁のビットは指数ビットの２倍の変化があり、コード・ビットＣである。
このコードは、第４Ｃ図、第５Ａ図〜第５Ｄ図による実施例では、１ビツトのみを含む。他の実施例では、コード・フィールドは１ビツト以上を含む。このコードは指数の長さを制御し、前の符号ビットの観点から見るべきものである。
浮動少数点のＨ値、即ち達成されるべき浮動少数点記号は、より詳細な形式でコード・フィールドｃｈを与える。指数Ｈ値を直接与える第４Ｃ図におけるセクションｅｈから明らかなように、この値ｅｈは、大きな正の値から値Ｏへ低下してＨ値が−１となり、そこから大きな負の値へ行ってＨ値か０となり、そこから値０に行って■（値が＋１となり、か一つそこから大きな正の値に行き、Ｈ値が７６８となる。セクションｅｈａｂ＊は絶対値の指数Ｈ値を示し、それぞれが両端で大きな正の値になり、その中央で０となる。Ｈ値ｃｈ用のコード・フィールドは、Ｈ値ｅｈ−ｂ、を反映するように設計されており、従って点線により同一形式を有するように、かつコード・フィールドが１ビツトのみを含むときは、実線によりそれか有することになる形式を備えるように示されている。
従って、５ｅ＝１のときは、符号ｃｈ＝ｃてあり、そうでないときに、符号ｃｈのみが１ビツトを含むときは、ｃｈ−ψＩ−ｃである。
ここまでは、第５Ａ図〜第５Ｄ図に示すリストの説明を進めるのか容易であった。なぜならば、ビット・フィールドｓ、ｓｈ、ｓｅ、ｓｅｈ、ｃ及びｃｈのうちのそれぞれが１ビツトのみを含み、従って第４図における表示と、第５Ａ図〜第５Ｄ図における表示との間の比較は明らかとなる。第５Ａ図〜第５Ｄ図における第１の欄はｏｏｏｏｏｏｏからｌｌｌ’１ｌｌｌまでの連続的な二進数のリストであり、十進数系において直接対応する値を第２の欄に示す。矢印側の右には、表示用に変換した数、及びＨ値が示されている。このリストは、第４Ｃ図の表示との比較を容易にするために、表示コード・フィールドの各切換用に連続的な水平線が設けられている。
ｃｈの右の欄は、表示の指数値ｅの十進表示、その次のＨ値の指数値ｅｈの十進表示を設けている。次の２つの欄は値ｅ及びｅｈの二進数表示をそれぞれ示す。
その次の２つの欄は、表示用の仮数値ｍの十進表示及び二進数表示をそれぞれ示す。その次にＨ値の仮数値ｍｈの十進表示を示す。仮数は、第５Ａ図において値ｓｈを“０”とする−１と−２との間、及び第５Ｃ図、第５Ｄ図において値ｓｈを“１″とする＋１と＋２との間で変化することに注意すべきである。右端の欄は、変換されたときは、左端の欄における二進数組合わせにより得られる十進Ｈ値を示す。
第５Ｂ図の上部から明らかなように、最上位ビ・ノドとして“１″を存し、”θ″が続（表示は、特定の浮動少数黒値“０”を表わす。
第４Ｃ図において中心線から左隣の連続的な二進数から明らかなように、符号ビット及びコード・ビットに３上位ビットが確保されるので、７二進数ビツトは指数及び仮数により共有されるべく残されたその４下位ビットを有する。ディジタル欄ｅ及びｍから、指数符号ｓｅを負、即ち“０”とし、コード値Ｃが“１″である最上部のセクションにおいて、値ｅは３ビツトを含み、従って値ｍは１ビツト（その欄において最初の２つの“０″は省略することができる。）である。これは第４ｃ図に示されており、このセクションにおいて多くのステップにおいてｅ表示を有する。指数符号ｓｅが依然として負であるが、符号値Ｃが“０″である次のセクションにおいて、値ｅは１ビツトのみを含み（その欄における最初の２つの“０′は省略することができる。）、仮数値は３ビツトを含むことかできる。これは第４図にこのセクションにおいて数ステップにおけるｅ表示を有することにより示されている。次のセクションにおいて、値ｅは１ビツトのみを含み、仮数は３ビツトを含み、以下同様になる。
表示部分に示すように、指数ｅは、Ｃ＝Ｏ及び５ｅ＝Ｏを存するセクションにおいて多くのステップを存し、ｃ＝１及び５ｅ＝１を存するセクションにおいて少数のステップを有する。セクションｅの左のセクションｅ＋ｂｉａｓにおいて、完全なｌセクションの各１／４内で互いの後の線に設けられた値ｅが連続的な線により示され、かつ点線により、ｅ ｈ ＊ ｂ−か６＋ｂｉａｓにおけるｌセクションの全ての第２の１／４を反転させることにより、とのようにして構築されるかが示されている。
（ｅｈは指数符号を存するｅの値を表わしている。）従って、コード・ビット又は複数のコード・ビットは前の指数符号ビットに従っている。このために、実際のコードは符号ビットを含んでおり、従って非常に限定された長さを有する、即ち指数の長さがコード・フィールドにおいてのみ備えられているものに従うべきときは、より短くなり得る。
仮数の長さは、指数か長いときは、仮数が短くなるように、及びその逆となるように、指数値に従っている。
従って、仮数は第４図には示されていないが、第５Ａ図及び第５Ｂ図におけるリストの欄ｍ、ｍから明らかである。ただし、最初のｍは十進数値を示し、第２のｍは対応するそのディジタル値を示す。前述のように、ｓ＝１のときは、ｍｈ＝１．０＋ｍであり、そうでないときは、ｍｈ＝−２＋ｍである。
前記の例は、説明するために７ビツト・ワードについて説明した。前述のように、ワード長は極めて長く、例えば３２ビツトが選択されることがある。そのときは、可変コード長を有するのが実際的である。更に、回路をより簡単にするために、複数ビット、例えば４ビツト・グループのステップにより、指数と仮数との間の１除算点から進行させることが実際的である。これによる利点は、進行がビット形式で行なわれるときに必要とするような多くのコードを必要としないことである。以下で、このような精度デコーダの１例を更に説明する。
第６図に第２図に示す回路の実施例の詳細を示す。入出力バスＶＯ、Ｖｌ 、ｖ＝及びＶ、は入出力バッファ２０に接続されている。この人出力バッファ２０は、人出カバッファのクロック制御入力に供給される外部クロック信号ＣＬＯＣＫの各反転クロッキング期間に入力上の情報を内部バスｖ、Ｉｖ、、、ｖ！ｌ、■□にそれぞれ転送し、また各タロツク期間に内部出力バスＶ０゜。ア、Ｖ ＋ｏｔ＋ｔ、Ｖ ＲＯＵＴ、Ｖ、。ｕ、上の出力を入出力バスｖＯ、’＋’ｌ 、Ｖ２、ｖ８にそれぞれ転送する。
第７Ａ図、第７Ｂ図及び第７Ｃ図第７Ａ図、第７Ｂ図及び第７Ｃ図に人出力バッファ２０及びそのクロッキングの実施例を示す。更に、人出力バッファ２０は、各入出力バスｖｅ ＳＶｌ 、ｖ＝ 、Ｖ＠について一つの入力バッファと、同一数の出力バッファとを有する。
レーシング問題を発生させないために、クロック信号は重なり合ってはならない。これは、クロック信号の前縁を少し切り欠いて調整される。
左に括弧により印した反転されている、第７Ａ図に示すクロック信号ＣＬＯＫの第１のフェーズにおいて、外部発生源から入力は、送信ステートに開織されている入力バッファを介してＡＬＵ内の内部データバスに供給される。データは、出力バス上に設定される次のステートへ遷移する間に、ＡＬＵ内の内部データバスを介して伝搬される。出力バスは禁止ステートにセットされる。
第７Ｂ図に示すように、第７Ｂ図の左に括弧により表わしたクロック信号ＣＬＯＫのクロック期間のフェーズｌにおいて、人出力バッファ２０の入力バッファは禁止ステートに制御され、ＡＬＵ内の内部回路は安定なマルチプレクサとして機能して入出力バスＶ６ 、Ｖｌ 、Ｖｌ、Ｖ、上に供給される信号を制御する。
人出力バッファ２０における出力バッファは、送信ステートにセットされる。
フェーズ０での多重サイクル命令における条件を第７Ｃ図に示す。フェーズ０では、前のフェーズ１中でＡＬＵから供給された入出力バスＶｏ ｓ Ｖｌ 、Ｖｚ 、Ｖｓの内容を、容量効果のために保持することができ、従って出力バッファが禁止ステートに制御されている閏に送信ステートに制御されている入力バッファを介して入力バスｖ、ｌ、 ｖｌ、、ｖ２Ｉ、■□へ転送し、またここから次のステートへ遷移する間にＡＬＵ内の内部データバスを介して伝搬する。
好ましい応用によれば、入力リストのみを用いて、入力リストにおける内容を再書き込みにより行なう計算を制御すると共に実行させ、かつその結果を出力に供給させる。このリストは格納した機能アプリケーション又は他の型式のリストを存することができる。機能アプリケーションにおける第１のエレメントは命令コードであり、残りのエレメントは命令にアーギュメントされる。好ましいこのアプリケーションは、入力データに依存する機能ハードウェアを備えることに依存している。しかし、入力バスＶ１、Ｖ １１ｓ Ｖ ＄１上に存在する情報の種類に関する情報は、好ましくは、制御装置ＣＵから入力ＥＸＴを介して与えられる（第１Ａ図を参照すること）。
制御装置ＣＵは、好ましくは、入力バスＶ６１、Ｖｌｌ、■、１、Ｖｌｌ上のワードが命令及び／又は番号を表わすかの情報を有し、またその番号が浮動少数黒値、又は整数であれば、この情報をバスＥＸＴを介してＡＬＵ制細回路２７に供給する。
しかし、実際に機能的な動きが要求されない有用なアプリケーションであることもあり、そのときは例えばＡＬＵ制御回路から入力ＥＸＴを介してＡＬＵ制御回路に対する外部情報を用いて計算の制御及びパフォーマンスを得ることもできる。
一つの命令は、ｌステップによりその最終的な結果まで命令を再書き込みすることにより、又は最終的に結果に到達するためにいくつかのステップによりリストの値を再書き込みすることにより、実行される。
ステップ状の再書き込みを行なうと、同一の命令コードを各ステップに用いること、又はリストを新しい命令コードに再書き込むことができる。このリストは値に従弟６図に示す実施例には異なる命令を実行するために以下の処理装置が備えられている。即ち、第１の比較器２１が入力バスＶＯＩ及びＶｌｌに接続され、これらバスの全ての情報を比較し、即ちＶＯＩ＞Ｖｌｌ、ｖ、１＝ｖ１．について比較し、その比較結果、即ち２ビ、。
ト値をＡＬＵ制御駆動２７に接続されているその出力Ｃｍｐｏ＋に供給する。第２の比較器２２が入カッ（スＶ１１及びＶ２１に接続され、これらバスの全ての情報を比較し、即ちｖｚ＞ｖｚ＋、■、、＝ｖ、、について比較し、その比較結果をＡＬＵ制御駆動２７に接続されているその出力ｃ ｍ ｐ １２に供給する。第３の比較器２２１が入力！（スｖ、１及びＶ□に接続され、これらバスの全ての情報を比較し、即ちＶ １＋ ＞Ｖ ＄ＩＳＶ ！ｌ＝Ｖ ３１について比較し、その比較結果をＡＬＵ制御駆動２７に接続されているその出力Ｃｍｐ＊ｚに供給する。第４の比較器２２２がそれぞれ３２ビツトのバスである入力バスＶｌｌ及びＶｌｌに接続され、これらバスのワードの最上位部分、即ち部分ｓｅ、ｃ、ｅ、即ち仮数及び符号を除く、全ての情報を比較する。比較器は前述の部分５ｅ、Ｃ，ｅのコードについて記録する。従って、精度デコーダＰＤからの信号Ｂ Ｉｇｂｌは、比較器２２２の別の入力に供給される。
第５の比較器２２３は精度デコーダからの信号Ｂ Ｉｇｂｌ及びＢ Ｉｇｂｌを比較する。その結果の信号Ｃｌ７１ｐ−ｐｒｃは、信号Ｂ Ｉｇｂｌ及びＢ ｌ＋１＋２が同一であるかどうかを示している。
ＡＬＵ制御回路２７は比較器からの比較結果を制御装置ＣＵに接続されている出力Ａ、□ＡＴＬに供給する（第１Ａ図を参照すること）。更に、この比較結果を以下で説明するいくつか装置の制御に用いることかできるので、適当ならば予め選択されたワードを出カッ（スｖ１゜−、ｖｚ。、、及びＶ、。、、上に送出する。
無効デコーダ２３がワイヤＶｌｌに接続されており、Ｖｌｌ上のビットが全て“０”か、又は“ビであるかを調べており、バスＶｌｌ上のワードが浮動少数黒値を表わすときは、指数部及び仮数部におけるビットか全て“０”か、又は“ｌ”かを個々に調べる。
この情報に関する情報は信号Ｂ Ｉｍｂｌから導き出され、入力Ｖ１１の最下位ビット・グループを表わす。この信号は、入力バス上のワードが整数を表わしているのか、又は浮動少数黒値を表わしているのかについての情報、かつ浮動少数黒値の場合には、指数部と仮数部との間の除算の情報を供給する。これら試験の結果はＡＬＵ制御回路２７の入力に接続されている出力ｉｎｓｉｇ、に供給される。
無意デコーダ２４かバスＶｔｔに接続されており、Ｖ２１上のビットは全て“０”か、又は“１”であるかを調べ、バスＶ□上のワードが浮動少数黒値を表わすときは、指数部及び仮数部におけるビットが全ての“０“か、又は“ｌ”かを個々に調べる。これについての情報は信号Ｂ ＋ａｈ２から導き出され、最下位ビット・グループの入力Ｖ□を表わし、信号Ｂ Ｉｍｂｌと同−型式の情報を供給する。
これら試験の結果はＡＬＵ制御回路２７の入力に接続されている出力ｉｎｓｊｇ＊に供給される。
無意デコーダ２５かバスｖｉ＋に接続されており、Ｖｌｌ上のビットが全て０″か、又は０１２であるかを調べ、バスＶ２１上のワードが整数を表わすとき、及びバスＶ２＋上のワードが浮動少数黒値を表わすときは、指数部及び仮数部におけるビットが全て“θ″か、又は“ｌ”かを個々に調べる。これについての情報は信号Ｂ Ｉｇｂｌから導き出される。これら試験の結果はＡＬＵ制純回路２７の入力に接続されている出力ｉｎｓｆｇｓに供給される。
更に、各無効デコーダもＡＬＵ制御回路２７から以下で更に説明する制御信号ｃ５ｇにより制御される。
無意デコーダを有する目的は、実行すべき計算に参加する入力のうちの一つの情報か無意とすべきか、否かを検出する。更に、この情報はバスＡ ５ｒｐｔｔを介して制御装置ＣＵにも供給される。無意装置のうちの一つの少なくとも一人力が例えば全て０を示す最終条件は、多数の繰返しを含むいくつかの型式の処理のためにＡＬＵ制御回路２７により用いられてもよい。
命令デコーダ２６が入力バスＶ□に接続されている。
この入力バスＶａｔは、ＡＬＵが演算処理を実行すべきときは、命令を転送する。ｖｏ、をデコードした結果は、ＶＯＩが命令又はデータ値を有するときは、出力ｉｎｓを介してＡＬＵ制御駆動２７に転送される。更に、無意デコーダ２３〜命令デコーダ２６は、精度デコーダＰＤＩ、ＰＤ２及び２７において発生した他の信号Ｂ Ｉｇｂｌ、Ｂ Ｉｇｂｌ及びＣ６によってもそれぞれ制御されており、更に以下で説明される。
加算器及び引算器入力バスＶ、及びＶｌｌに接続された第１の加算器２８が加算ｖ、、十ｖ！、を行ない、その結果を別個の出力ａ。
に供給する。発生し得るその結果のキャリー信号はＡＬＵ制御駆動２７に接続された出力ｇｒａ＋に供給されることになる。入力バスＶ１１及びＶｌｌに接続された引算器２９は、引算Ｖｌｌ Ｖｌｌを行ない、その結果を別の出力ａ、に供給する。発生し得るその結果のキャリー信号はＡＬＵ制御駆動に接続された出力ｇｒｅｗに供給されることになる。入力バスＶ、及びｖ！Ｉに接続された第２の加算器３０は加算Ｖ１１＋２＊Ｖ！Ｉを行ない、その結果を別の出力ａ、に供給する。可能とするその結果のキャリー信号はＡＬＵ制園制動駆動２７続された出力ｇｒａｓに供給されることになる。
更に、加算器は以下で更に詳細に説明するＡＬＵ制御回路２７からの制御信号Ｃ５により、及びに信号Ｂ１□ｂ１より制御される。この信号は、入力バス上のワードが整数を表わすか、又は浮動少数黒値を表わすかの情報、かつ入力バスＶ１１及びＶ２１上の浮動少数黒値及び調整された値の場合には、指数部と仮数部との間の分割の情報を供給する。離散的な値、即ち整数が一つのエンティティとして評価されるが、連続的な値、即ち浮動少数黒値、仮数部及び指数部については、個別的に評価されるので、この情報は本質的である。
第１の符号及び指数符号回路３５は、入力バスｖｌ、上のワードの符号、指数符号、最上位仮数ビット及び２つの最下位仮数ビットを処理し、かつＡＬＵ制御回路２７の入力にその出力Ｓ ｉｇｎ＋を供給する。第２の符号及び指数符号回路３６は、入力バスｖｔｌ上のワードの符号、指数符号、最上位仮数ビット及び２つの最下位仮数ビ・ソトを処理し、かつＡＬＵ制御回路２７の入力にその出力ｓｉｇｎ、を供給する。第３の符号及び指数符号回路３７は、入力バスｖｓ１に接続されてもよく、ＡＬＵ制御回路２７の入力にその出力５１ｇｎ１を供給する。
符号及び指数符号回路３５及び３６は、入力バスＶ１１及びｖ、１上に供給されたワードの一部分として符号、指数符号及び仮数ビットを処理するときに、必ず必要とされることに注意すべきである。これらは、入力バス上の浮動少数黒値ワードの場合にＡＬＵ制御回路により用いられる。
符号及び指数符号回路３７は、本発明によるＡＬＵのいくつかの応用において省略されてもよい。更に、符号及び指数符号回路（図示なし）は、入力バスＶＯＩ用に備えられた本発明によるＡＬＵのいくつかのアプリケーションにおいても可能である。
ＡＬＵ制御回路２７はその入力信号を処理することにより出力バスｃｌ、ｃ２、Ｃ３、Ｃ４、Ｃ５上にディジタル出力信号を供給する。ＡＬＵ制御回路２７は、好ましくは、プール代数ゲート・アレーである。出力信号により供給される制御例は、以下で更に説明される。
オペランド装置入力バスＶ１１及びＶｌｌ上の各オペランドについて一つの２つのオペランド装置ｒｌ及びｒ２は、ｌエレメントに固有な全ての演算処理を含む。各オペランド装置はいくつかの情報入力を有する。これら情報入力のうちの３つは、３つの加算器２８．２９及び３０の個別的な出力ａ＋、ａ＊及びａ、にそれぞれ接続されており、これらのうちの３つは入力バスＶ１１及びＶｌｌにそれぞれ接続されている。また、これらのうちの３つは、以下で更に説明するように、個別的な精度デコーダＰＤＩ及びＰＤ２のいくつかの出力にそれぞれ接続されている。要するに、各情報入力は、各入力バスＶｏ＋、Ｖ Ｉ １％ Ｖ ！ ｌ、ｖ、ｌと同一数のワイヤを含むバスである。
オペランド装置ｒ１の出力は出力バスＶ、。、ｌであり、オペランド装置ｒ２の出力は出力バスｖ２゜、、である。
オペランド装置ｒ１の第１の出力ｃｌはオペランド装置ｒｌにおける内部エレメントを制御する複合制御信号である。オペランド装ｆｕｒｌ用の他の制御信号は精度デコーダＰＤＩにより供給される。ＡＬＵ制御回路２７の第２の出力Ｃ２はオペランド装置ｔｒ２における内部エレメントを制御する複合制御信号である。
オペランド装置ｒ２用の他の制御信号は精度デコーダＰＤ２により供給される。
第３の出力Ｃ３はオペランド装置ｒ３に供給される複合制御信号であり、第４の出力Ｃ４は以下で説明するポリソーム（ｐｏｌｙｎｏｍｅ）供給回路３１に供給され、第５の出力Ｃ５は精度デコーダＰＤＩ及びＰＤ２、更に無効回路２３〜２５、加算器２８．３０及び引算器２９並びに符号及び指数符号回路３５〜３７を制御するために供給される。
各オペランド装置ｒｌ及びｒ２は、本質的に同一の構成を育し、従ってそれらのうちの一つｒ２のみを詳細に説明する。オペランド装置ｒｌ及びｒ２において対応するエレメントには、同一の参照番号が与えていた。オペランド装置は２つのグループ、即ち指数部ＯＰ、及び仮数部ＯＦ、に分割される。仮数部ＯＰ、は出力ｎｌを存し、指数部は出力ｎ２を有する。出力ｎｌ及びｎ２は、グループ別セレクタともいう出力バス・セレクタＭ１の入力に接続されている。制御信号Ｃ２Ｉ＋により制御された選択により４“０″又は４“１″の精度グループを供給する０／１発生器４０は、更に出力バス・セレクタＭ１の付加的な入力にも接続されている。
指数部ＯＰ、は、入力としてオペランド装置の入力のうちの４、即ち精度デコーダＰＤ２からのＶｌｌ、及びＢ ｂｌａｓｔ 、Ｂ ｃａ ｌ＋＋ｅ＋！、Ｂ ｃｏ ｄｓｃ＋２を有し、更に仮数部０ＰＬ１１からの入力ｎ８も育する。入力ＶＺ＋はインクリメンタＴＮＣの入力、デクリメンタＤＥＣの入力、及びワード・セレクタＭ２の５人力のうちの一つに接続されている。構成要素ＩＮＣ及びＤＥＣの出力ｎ５及びｎ６は、ワード・セレクタＭ２の２つの入力にそれぞれ接続されている。Ｂ ｅｏ １ｍｅｒ！、Ｂ ｅｏ ｄｅｃ＋ｆｆｉはワード・セレクタＭ２の２つの入力のうちの他方に接続されている。
更に、オペランド装置ｒ２における構成要素ＩＮＣはキャリー出力ｇｒ＋を及びＣｅ１ｔを存し、一方、構成要素ＤＥＣはＡＬＵｆｌｉｌＪＩＵ回路２７に接続されたキャリー出力ｇｒｄｚ及びＣｅａｔを有する。（更に、オペランド装置ｒ１はインクリメント構成要素のキャリー出力Ｃｅｚ及びｇ ｒ ｚを有すると共に、ＡＬＵ制御回路２７に接続されたデクリメント構成要素のキャリー出力Ｃｅａ＋及びｇ ｒ ａ＋を有する。）キャリー出力はクロック・サイクルの前半中の始めで供給される。ワード・セレクタはクロック・サイクルの前半の終わりで制御され、このワード・セレクタの制御信号は、インクリメント回路又はデクリメント回路のいくつかにおいてキャリーがあったか、なかったかを考慮して供給される。
第１のセレクタに対する通常の最大伝搬遅延はＩ／２サイクル以上である。従って、この構成により発生する付加的な遅延はない。しかし、典型的な伝搬遅延は１／２より全般的に小さい。全ての信号は最後の１／２サイクルへの遷移時に評価される。セレクタにおいては不必要な遷移が発生することはない。
オペランド装置におけるワード・セレクタＭ２の出力ｎ４は、４人力ワード・セレクタＭ３の第１の入力と、インバータＩＮＶを介してその第２の入力に直接接続されている。出力ｎ２は指数部ＯＰ、の出力である。入力Ｂ ｂ ｌ ａ ａ ２はワード・セレクタＭ３の第３の入力に接続されている。
仮数部ＯＰ、は５人力、即ちｖｔ＋、ａ＋ｑａｚ及びａ、を有する。これらの入力は全て５人力及び出力ｎ８を育する各ワード・セレクタＭ４の入力に接続される。
出力ｎ８は指数ｍＯＰ、におけるワード・セレクタＭ３の第４人力に接続されている。更に、出力ｎ８は、ワード・セレクタＭ５の３人力のうちの一つと、その入力における二進数情報を４ステツプだけ下位方向にシフトする、即ち二進数情報を１６により除算する負のシフタＳＨ１を介してワード・セレクタＭ５の入力のうちの第２の入力と、その入力上の二進数情報を上位方向に４ステツプだけシフトする、即ちその入力上の二進数情報を１６により乗算する正のシフタＳＨ２を介して入力のうちの第３の入力とに直接接続されている。
ワード・セレクタＭ５の出力ｎ７は、直接、ワード・セレクタＭ６の６人力のうちの第１の出力と；その入力上の二進数情報を下位方向へ１ステツプだけシフトさせる負のシフタＳＨ３を介して第２の入力と：その入力上の二進数情報を下位方向へ１ステツプだけシフトする正のシフタＳＨ４を介して第３の入力と；その入力上の二進数情報を上位方向へ１ステツプだけシフトする正のシフタＳＨ５を介して第４の入力と：その入力上の二進数情報を上位方向へ１ステツプだけシフトする正のシフタＳＨ６を介して第５の入力とに接続されている。内部定数ワード発生器４１はその制御人力Ｃ２１゜上の制御字に定数ワードＣ１゜、０を発生し、ワード・セレクタＭ６の個別的な入力に接続された出力を育する。内部定数ワード発生器４１は、０若しくはｌの所定の組合わせ、例えば全て“０”若しくは全て“１“のグループ、又はこの発生器に制御信号ｃ２＋。により制御されるい（つか特定の情報を表わすワードを供給することができる。この発生器は制御信号ｅ２＋。により選択するように、限定数のワード組合わせのみを格納することができる。ワード・セレクタＭ６の出力は仮数部ＯＰ、の出力ｎｌである。
仮数部ＯＰ、は以下の機能を実行する。ｎ８上の基本的な仮数値はワード・セレクタＭ４により選択されてＶ ２１Ｓａ ＋ 、ａ ！又はａ、を発生させる。
これは、そのまま、又はシフトされた１、２．３．４．５．６ビツトだけ右へ（正のシフト）、又はｌ、２．３．４．５．６ビツトだけ左へ（負のシフト）されているものとして用いられても、又は内部定数ワード発生器４１により供給されるワードＣｗａｔｄ２により置き替えられてもよい。
指数部ＯＰ、は以下の機能を実行する。その出力は、ｎ８ｖ２．＋１、反転されたＶ ｔｌ＋Ｉ ｓ Ｖ ｉｌ−１、反転されたＶ ２１ １ ｓ Ｂ ｅｏ−１ｍｅ＋２、反転されたＢ ｃ＋＋−ｄｅｅｒ２、又はＢ ｂ １ｍ ＋ ２ ｃ ｒ １上のシフトされていない仮数値であり得る。
オペランド装ｆｔｒ２において、ワード・セレクタＭ２〜Ｍ６はＡＬＵ制御回路２７の出力Ｃ２上の制御ワードＣ２により個別的に制御されている。従って、ワード・セレクタＭ２は制御ワードＣ２の部分ｃ２ｓにより個別的に制御され、ワード・セレクタＭ３は制御ワードＣ２の部分Ｃ２２により個別的に制御され、ワード・セレクタＭ４は制御ワードＣ２の部分Ｃ２，により個別的に制御され、ワード・セレクタＭ５は制御ワードＣ２の部分ｃ２＠により個別的に制御され、ワード・セレクタＭ６は制御ワードＣ２の部分Ｃ２４により個別的に制御される。
更に、ワード・セレクタＭ４の出力ｎ８に接続されたシフタＳＨＩ及びＳＨ２は部分信号ｃ２ｇにより、シフタＳＨ３及びＳＨ６は部分信号Ｃ２７により、インクリメンタＩＮＣ及びデクリメンタＤＥＣは部分信号０２９により、出力Ｃ７゜７．２を供給する内部定数ワード発生器４１は部分信号ｃ２＋。により、及び０／１発生器４０は部分信号Ｃ２１，により、制御される。
ビット・グループ個別セレクタＭｌは、制御ワードの部分Ｃ２１、精度デコーダＰＤ２からの出力コード信号Ｂ０．２、出力最下位ビット信号Ｂ ＋ｓｈ ｓ４１を及び出力指数信号Ｂ ＠Ｈｐ ａｄｌｌを含む組合わせられた多数ビット信号により制御される。最後に述べた２つの信号は、それぞれ精度デコーダＰＤ２から来る出力Ｂ Ｉ ｍ ｋ及びＢ ａｚｐ２からの処理回路４２Ａ及び４２Ｂにより導出される。この信号は以下で更に説明され、かつ図示される。処理回路４２Ａ及び４２Ｂは、ＡＬＵ制御回路２７からの出力Ｃ２の一部分である信号ｃ２ｓにより制御される。精度デコーダＰＤ２は、ＡＬＵｆＩＩＪ御回路２７からの二進数制御信号ｃ５．と共に、入力としてバスＶ２＋上のｆｆｌ１！の指数符号及びコード部分を有し、パスＶｔｔ上のワードは整数を表わすのか、又は浮動少数点値かを表わすのかを示している。制御信号ｃ５ｓはＡＬＵ制御回路２７からの出力ｃ５の一部分である。
オペランド装置ｒｌのための精度デコーダＰＤＩも同じようにして動作する。精度デコーダＰＤＩからの信号Ｂ １ｓｂｌ、Ｂ ＠Ｘ？ｌは、処理回路４３Ａ及び４３Ｂにより処理され、Ｂ１５ｈａｄｌｌ及びＢ ｍｘｌ ａｄｌｌをそれぞれ供給する。
通常、処理回路４２Ａ、４２Ｂ及び４３Ａ及び４３Ｂはそれか属するデコーダからの入力として同一の出力を供給する。しかし、いくつかの場合に、キャリーがインクリメンタＩＮＣ又はデクリメンタＤＥＣから供給されるときは、以下で更に説明するように、出力信号がシフトされる。このシフトは、それぞれＡＬＵ制御回路２７からの出力Ｃ２又はｃｌの部分信号ｃ２ｉ又はＣ１ｉによりそれぞれ制御される。
精度デコーダＰＤ２（又はＰＤＩ）は、ワードｖｔ、が整数を表わすときは、例えば、全て０が供給される処理回路４２Ａ、４２Ｂ（又は４３Ａ、４３Ｂ）に対する出力と、ワードＶｔ＋（又はｖ、１）が浮動少数黒値整数を表わすときは、Ｂ ＠！Ｆ２、Ｂ 、ａｂ２及びＳ、、、ｔ（又はＢ ＊ｙｙｌ、Ｂ１□１及びＢ ｃｄｓりとして以下で説明する種類の出力とを有することにより、示されている全て無意の出力を供ビット・グループ個別セレクタＭ１は、出力ｎ１及びｎ２上に供給される情報及び０／１発生器４０からの複数の部分を選択するようにそれぞれ制御される。第３図に示された型式、即ち浮動少数点値を表わす型式のワードは、第８図の上部に、分裂矩形形式で示されており、ビット・グループを形成することが可能な方法を示す。
基準ｓ、ｓｅ、ｃ、ｅ、ｍ、ｍｓｂ及びｌｓｂは、符号、指数符号、コード、指数、仮数、最上位ビット及び最下位ビットをそれぞれ表わす。出力バス・セレクタＭｌに対する入力情報の分割モザイクの組合わせ例は、矩形形式のワードの下に示されている。制御の型式は二一モニックにより表わされたデータ・ワードに通常に用いられており、このような二−モニック例を第８図の左に示す。
当然、各二一モニックは、例えば５又は６ビツトを含むビット・パターンにより表わされる。ビット・パターンは、好ましくは、制御バスｃ２＋を介して出力バス・セレクタＭｌ（及び制御バスｃｌ＋を介して出力バス・セレクタＭｌ）に供給される。処理回路４２Ａ及び４２Ｂは、信号Ｂ ｌｓｂ ｍａｒｔ及びＢ ＊＋＋ｐ ａｄｌ！を出力バス・セレクタＭｌの制御入力にそれぞれ供給するのに適当なときは、精度デコーダから来る信号Ｂ ＋ａｂｌ及びＢ ｍｔｐｔをシフトさせる。従って、出力バス・セレクタＭｌは、その入力に供給されるいくつかの信号により制御されるが、プール代数ゲート・アレーを通る着信組合わせ制御信号の一定のビット組合わせに応答して、第８図から明らかなように、各組合わせは入力ｎｌ、ｎ２の出力と、０／１発生器４０の出力との組合わせから特定の組合わせを供前述のように、オペランド装置ｒ１は実質的にオペランド装置ｒ２と同一の構成を存する。２つのオペランド装置ｒ１とオペランド装置ｔｒ２との間の相違は以下の通りである。即ち、入力ｖ１及び入力Ｖ、は位置を変更した。
定数Ｃ１゜、ｄ□は定数Ｃｗ。ｒ４２から独立している。回路ｒ１は制御回路Ｃ１により制御され、ＡＬＵ制御回路の個別的な制御ワード部分ｃ１．〜ｃ１．１へ除算され（制御出力Ｃ２による代わりに）、かつ入力としてＶｌｌ ａｓ ａｌｌ 、即ちＶｌｌの指数符号及びコード部を有する精度デコーダＰＤＩにより制御される（入力としてｖｚｌ ｓｓ ｅｌｌ 、即ち特にｖｚｌの指数符号及びコード部を有する精度デコーダＰＤ２による代わりに）。
精度デコーダＰＤＩは、出力信号Ｂｃａ−ｄｅｃｒｌ、Ｂｃｏ−１ａｅ＋ｌ、Ｂ ｂｌａ＊Ｉｑ ＢａｇＰＩｓ ＢＩｍｋｌ、Ｂ ｍ ｇ ｂ Ｉ及びＢ ｅ ｄ ＊ ＋をオペランド装置ｒ１に供給し、かつコードが指数の最大長を表わすか否かを示す信号Ｂ ｃａ ＊＊ｘ１、及びコードが指数の最小長を表わすか否かを示す信号Ｂ０゜−１，１をＡＬＵＩＩＪ陣回路２７に供給する。精度デコーダＰＤ２は、出力信号ＢＣＯ−４＊ｅｔｌ、ＢＣＱ−１ｓｃ＋２、Ｂ ｈ１ｍｓ２ 、Ｂ＠ｍｅｔ、Ｂ Ｉｇｂ！、Ｂ ｍｏｂ！をオペランド装置ｒ２に供給し、かつコードが指数の最大長を表わすか否かを示す信号Ｂ Ｃ０ＩＩＩＩＩ１１及びコードが指数の最小長を表わすか否かを示す信号Ｂ ｇｏ−ｓｌｍｌをＡＬＵ制園開園２７に供給する。前述のように、精度デコーダＰＤＩ及びＰＤ２からの出力Ｂ１□ｂ、Ｂｍ＊ｅは、新しい精度を出力に反映させるために仮数がシフトさせるのと同様に、かつ信号Ｃ２ｓ又はＣ１ｍの部分の制御にそれぞれ従って、処理回路４２Ａ及び４２Ｂ又は４３Ａ及び４３Ｂの制御による行なわれる通常のシフト中に、シフトされなければならない。
各精度デコーダは、その入力に、入力バスＶｌ＋及びｖ２．上のワードが整数又は浮動少数点値をそれぞれ表わすか否かを示す信号ｃＦｚが供給される。信号Ｃ５３はＡＬＵ制御回路２７の出力Ｃ５からの信号の一部分であり、無意デコーダ２３〜３０を制御している。
精度デコーダからの出力信号については以下で更に詳細に説明する。
乗算及び除算、オペランド装置ｒ３第３のオペランド装置ｒ３、被乗数／商機能装置は、オペランド装置ｒ１及びｒ２と別の種類であり、通常乗算及び除算処理用に設けられている。オペランド装置ｒ３は乗算及び除算機能中で必要とするシフト及び設定を実行する。ＡＬＵ制陣回路２７の出力Ｃ３に供給される制御ワードにより制御される。
被乗数／商のオペランド装置ｒ３はいくつかの入力を有し、その第１の入力は入力バスｖｌｌ上の情報、その第２の入力は入力バスｖ、１上の情報、及びその第３の入力は定数ワード発生器４４からの出力が供給されている。
この定数ワード発生器４４は、ＡＬＵ制御回路２７からの出力Ｃ３の部分信号Ｃ３４の制御時にそのものに格納されたい（つかのうちから選択したビット組合わせを供給するものである。
オペランド装置ｒ３は複雑な数値命令中にアーギュメントを評価するために用いられる。その出力は出力バスｖ３゜１に接続されている。
入力バスＶ２１はワード・セレクタＭｌｌの第１の入力に供給されている。入力バスＶ□はワード・セレクタＭ１１の第２の入力、信号部分ｃ３ｓにより制御された正の１ビツト・シフタ５ＨＩＩを介してその第３の入力、第１の負の１ビツト・シフタ５Ｈ１２を介してその第４の入力、及び第２の負の１ビツト・シフタ５Ｈ１３を介してその第５の入力に直接接続されており、最後に挙げた２つのビット・シフタは信号Ｃ３＠ ｓ Ｂ ｍｏｂＩＳＮ １ｍｂｌにより制御されている。定数ワード発生器４４の出力はワード・セレクタＭ１１の第６の入力に接続されている。
第２のワード・セレクタＭ１２の入力に供給されるべきワード・セレクタＭｌｌの出力は、ＡＬＵ制御回路２７からの制御ワードＣ３の制御ワード部Ｃ３２により選択される。
Ｍ１２はワード・セレクタＭｌｌの出力を出力バス■、。。アに供給するバス接続であるが、以下で説明するように、これを制御ワード部ｃ３＋によりスイッチ・オフ条件に制御することができる。
バッファ回路２６′が入力バスＶＯＩに接続されている。
バッファ回路２６′はその出力にＶＯ２を供給するバス接続であるが、これをＡＬＵ制御回路２７からの制御ワードｃ４によりスイッチ・オフ条件に制御することができる。従って、通常、バッファ回路２６′の出力バスｖ０゜１は、入力バスｖ、ｌと同一の情報を有する。
数値ＡＬＵの自己試験いわゆる多項式発生器３１を備えることができる。多項式発生器３１は自己試験のためにＡＬＵ用に複数の試験コードを発生する。多項式発生器３１は、アーギュメントとして内部入力バスＶａ＋、Ｖ目、ｖ ２１． ｖ 、、上の全ての情報を含むクロージャ全体を用い、ゴール・レジスタ用の値を出力バスｖ０゜８ア ％ＶＩＯＬ＋７ 、ｖ２゜。ア 、■３゜ｕＴ′に供給する。
自己試験を行なうときは、ＡＬＵ制御回路２７は、信号Ｃ４によりバッファ回路２６′と、信号ｃｌ＋によりオペランド装置ｒ１における出力バス・セレクタＭｌと、信号ｃ２．によりオペランド装置ｒ２における出力バス・セレクタＭｌと、信号Ｃ３Ｉによりオペランド装置ｒ３における出力バス・セレクタＭ１２とを制御して出力バス（それぞれＶ＠０ＩＩＴ、ｖ＋ｏｕｙ、Ｖｉｏｕア、■！。Ｌｌ’ｒ）上の出力をスイッチ・オフすると共に、通常スイッチ・オフされているボリノーム発生器の出力にスイッチ・オンさせる。このようにして、情報について切り換えをして、装置ｔ２６’、ｒｌ、ｒ２及びｒ３から出力バスＶＯＯＩＩＴ、Ｖ ＋ＯＵア、ｖ２゜。ア及びＶ、。０．上へ出力することに代わって、入出力バスｖｏ 、ｖ、ｓ Ｖ２及びＶ、に供給されるのは、多項式発生器３１の出力Ｖ ＠ＯＶＴ’ 、Ｖ ＋ｏｕｔ’ 、Ｖ ｔｏｕｒ 、内部回路２６’ 、ｒ Ｌ ｒ２、ｒ３からの出力バス、及びボリノーム回路３１の出力バスｖ０゜ＬＩ？’ 、Ｖ ｌ。ｕ７ 、ｖ ｔｏｕア′、■、。。７′からの出力バスは、トライステート・ドライバ３９の異なる入力に接続されている。トライステート・ドライバ３９は、はぼ第７Ａ図〜第７Ｃ図に示す人出力バッファ２０と同一の構成を育し、スイッチ・オンにされた即ち伝送している内部回路からの内部バッファと、スイッチ・オフされた、即ち通常条件である阻止されている多項式発生器３１の出力バス用の内部ノくッファとを備えるように、又は試験サイクルの場合に他の方法を備えるように、ＡＬＵ制御回路の出力Ｃ４により制御される。
第９図及び精度デコーダＰＤＩ及びＰＤ２第９図は、例えば入力バスｖ１．又はＶｔｔ上の浮動少数黒値を表わしているワード用の精度デコーダの出力信号の実施例を示す。この例に関連して浮動少数黒値用の精度デコーダの出力を説明する。
以下で更に説明する精度デコーダのアーギュメントは、浮動少数黒値により説明される指数符号及びコード部であり、ワードが浮動少数黒値を表わしていることを示す制御信号が供給される。これはｌ＋４ビット幅である。
コード・ビットにおいて異なるコードは、異なる精度（仮数長及び従って指数長）に対応する。指数の最下位グループ１ｓｂ（第８図を参照すること）は精度により変化する。このグループは第９図の実施例ワードにおいてビット・パターン０１００を有するグループである。
二進数信号Ｂ１゜１は、ｌ精度グループ当り１ビツトを存する。即ち最下位精度グループを除き、全てのグループについて“０”を有する。
コード及びその反転形式は同一精度を表わしており、対応する指数符号は以下の表に示すように、補数である。
ｌｓｂ用のグループ 前の指数符号を含むコード０（ワードのｌｓｂ 未使用 未使用を含む）１ １ １１１１ ＋０ ００００２ １ １１１０ ＋０ ０００１３ １ １１０１ ＋０ ００１０４ １ １１００ ＋０ ００１１５ １ １０−− ＋０ ０１−−６ １ ０−−− ＋０ ０１７（ワードのｍｓｂ 未使用 未使用を含む）前記表に示したコードは１エレメントとして指数符号を存する。このエレメントが真であるならば、他の全てのビットはそのまま用いられ、偽であるときはこれらは反転される。
前述のように、精度デコーダは連続するプール代数値、即ちいくつかの出力ワードを供給し、これらはＡＬＵにおける異なる装置、例えばＡＬＵ制御装置等に供給される。浮動少数点値を表わすワードのときは、符号Ｂ１８゜はグループ１〜６のうちの一つについて真の１ビツトのみを供給することができ、残りのビットは偽のビットである。グループＯ及び７のときは、偽のビットは常に供給される。
連続する８ビツトのプール代数値（各精度グループに一つ）は、真のビットにより第９図における８、８２の横に示すように、コード／指数に属する精度グループを表わす。
実施例では、変化するコード長のために、最上位指数ビットの３つの可能位置が示されている。第９図に示すように、ここでＢ□、は３ブ一ル代数値であり、位置のうちの一つか真のビットを育することを表わしている（他は偽のビットである。）。従って、例えば１ｓｂ１〜４のグループのときに、Ｂ□、は図示の例において００１であり、コード長が最大であることを表わしている（前記表を参照のこと）。０１０はグループ５及び１００グループ６を示すべきである。
第９図における例では、Ｂ ｅ ４ ｍは２つの最上位精度グループにおける全てのビットに対応している８ブ一ル代数値である。Ｂ ｅ ４ ＠は最下位コードから指数符号までの真（“１″）である。
ここで、Ｂｏｌ、は浮動少数黒値表示の調整に用いる３２ビツト・ワードである。全てのビットは、最下位指数ビットを除き、偽（“０′）である。
更に、精度デコーダは、精度が変更されたときに、いくつかの処理において用いられる増加コードＢｅ１１１５ｇ＋及び減少コードＢ、。４．Ｃ１をそれぞれ供給する。信号Ｂｅ＊Ｉｓｃ、及びＢｃｅｎａｃｔについてワードの指数符号及びコード部に及ぶ第１のビットを示す。しかし、このワードは、好ましくは、３２ビツト長である。残りのビットは、好ましくは、全て０″である。
プール代数値Ｂｅ６１１１ａｌｌ及びＢｅａｍｌｍは、コードが指数の最大長か、又は最小長かを表わす。第９図に示す実施例において、最下位指数ビットはグループ４に供給されている。そのときは、両プール代数値Ｂｅａ＊ａｘ及びＢ、。０．は０である。最下位指数ビットがグループｌに供給されたときは、プール代数値Ｂｅａｍｌ＋＋は“ｌ”であった。また、これがグループ６に供給されたときは、Ｂａｍｗａ＋ｍは“Ｏ″であった。
第９図に例示した信号は浮動少数点値の場合に供給された信号である。整数のときは、信号＋ｒｂ 、Ｂ’ａｘＤ、Ｂ、６．及びＢ ｈａｍが全て偽である、即ち“０”のみを育する。勿論、他の組の組合わせを用いて整数を表わすことが可能なことに注意すべきである。これのための条件は、これらの信号のために非常に特定的なビットの組合わせは整数を表わすことである。
精度デコーダの一実施例は第１３図に示されている。
浮動少数点値の加算例整数用の乗算処理の前記例を第２図に関連して示した。
浮動少数点値の乗算処理の例を示す。
前述のように、連続的なコード機構は冗長性を持っていない。即ち、検出のために付加されたデータは存在しない。従って、調整及び精度調整として通常の処理は直接的な方法では不可能である。この問題を解決するためにｖ６．上の情報には３つのステートが含まれている。これらは、以下でａオペランド及びｂオペランドと呼ぶ入力バスＶ１１及びＶｔｔ上のオペランドをどのように符号化するかを定めている。３つのステートは：Ｎａオペランド又はｂオペランドは変更されたコードを有せず、いずれも正規化されている。
Ａａオペランドは変更されたコードを育し、正規化されていない。
Ｂｂオペランドは変更されたコードを有し、正規化さ第１０図は正規化コード、及び変更コード用の仮数のビット・シリース１０１０の解釈例を示す。結果１．６２５を与える正規化コードに関して仮想ｌが供給され、一方結果０．６２５を与える変更コード用の仮想ビットは供給されない。
第１１図及び第１２図、調整連続的な加算、即ち２つの浮動少数点値の加算の第１のステップは、指数が等しくないときに、入力バス上のオペランドを調整することである。値ａを例として第１及び第２の調整サイクルを示す第１１図及び第１２図に示されているように、浮動少数点値ａ及びｂを加算し、ａ＝１，５１２”かつｂ＝−１，ｌ ２５＊２”のときは、浮動少数点値は浮動少数点値すより小さな指数を育し、従って実際の加算処理前に調整されなければならない。
図示の例は、３つの場合を用いて２つのオペランドを調整するように設定されている。値ａの指数は１だけ増加され、かつその仮数は２により割算される（下位へ１ステツプ・シフトされる。）。これは、値すと同一の指数（３３）を持つために２回行われる。
この例は、３つの場合を用いて２つのアーギュメントを調整するように設定される。
１、 調整サイクルにおける初期値は、指数値がコードＣについて最高の可能性があり、指数符号が負である二進数組合わせにより表わされる。数の精度は、指数符号が正であっても負であっても数精度に相違がないことに注意すべきである。指数をステップさせるときは、精度を増加させる必要がある。指数部分に１が加算されると、仮数は左へ適当なステップ数だけシフトされる。
２、このサイクルにおいて調整サイクルにおける初期値の指数値はコードＣが最大の可能性を有する。指数をステップさせるときは、精度を低下させる必要がある。指数部分に１が加算されると、仮数は適当なステップ数だけ右ヘシフトされる。
３．１１整サイクルにおける初期値の指数値はこのサイクルでは最高の可能性ではない。指数はステップされ、仮数は２により除算される。
この例における値ａの第１の調整サイクルにおいて、即ち以上のビット表示から第１１図における以下の表示への変化において、指数が増加され、かつそれが最大となるとき、即ち全て“１″を含むときは、精度フードにキャリーが伝搬され、これも増加されるということから、精度コードは右へ１ビツト増加される。その後で、コードは、より大きく、かつ１ビット長いものと解釈される（前記の表のグループ５におけるコードを参照すること）。実際では、これは、指数部がその左側で１ビツト減少され、またその右側で１精度グループ（４ビツト）増加されることを意味する。更に、指数値もｌたけ増加される。仮数はまず右へ４ステツプだけシフトされ（精度は減少される。）、次いで右へ１ステツプ・シフトされる（２により除算される）。仮数グループが下位へ１ステツプ・シフトされると、仮想“ｌ”は仮数部にシフトされ、従って最初の調整サイクル後においてその最上位精度グループはディジタル組み合わせ１１００を存する。
調整のハードウェア実行値ａがバスｖｌ、上に供給されると、オペランド装置ｒＩにおけるＡＬＵの１サイクルにより、この処理が実行される。その指数値は、もとの値ａの表示が最も可能性のあるものとなる。指数符号は正であり、これは全ての指数ビットが１であることを意味している。指数かインクリメンタＩＮＣにより増加されると、全てのビットは０となり、インクリメンタＩＮＣはキャリーｇｒＩＩをＡＬＵ制御駆動回路２７に供給する。ＡＬＵ制御駆動回路２７は二進数出力部の信号ｃ１５を変更して、精度デコーダＰＤＩから来る信号を左ヘシフトさせるように処理装置４３Ａ及び４３Ｂを制御する。更に、キャリーｇｒｉ＋は前述のようにコード部に伝送される。
減少を行う場合は、同一種類の説明がデクリメンタＤＥＣにも成立するが、キャリーｇｒ＋＋（Ｊはｌ又は２である。）を供給するときは、部分信号Ｃ１゜は処理装置４３Ａ及び４３Ｂ１又は４２Ａ及び４２Ｂをそれぞれ制御してを左へシフト（＊２）させる。インクリメンタ及びデクリメンタは、クロック信号の前の半周期の最初の部分でその出力を供給し、従って制御信号を前記半周期の初期に処理装置に供給できることに注意すべきである。
全てのオペランド装置のセレクタ制御は、クロック信号の前記前の半周期の後の部分で行われる。精度デコーダからの出力はクロック・サイクルの後の部分では変更されない。これらの出力は、内部入力バスＶｏ、、■１、Ｖ２１及びＶ３１が安定した値になると、すぐに安定化される。前述のように、クロック・サイクルの前半で、バス接続２０における入力バッファは外部バスＶ Ｏ、Ｖ Ｉ、■２及びＶｓからのデータを通過させ、また出力バッファは外部バスからのオペランド装置からの出力データを遮断する。クロック・サイクルの後半において、入力バッファは内部入力バスＶＯ，、ｖｌｌ、ｖ２１及びｖｌｌ上の値を保持し、かつ新しい出力データを外部バスに転送させる。これは、精度デコーダが新しい出力データによって影響されることを意味する。
仮数は、オペランド装置ｒｌにおける右シフトｌの精度グループ装置ＳＨ２によりｌ精度グループを右へシフト（即ち、１６による除算）させる。下位の指数精度グループは精度デコーダＰＤＩにより供給されるビット・ベクトル信号Ｂ Ｉｗｋｌにより表わされる。このシフトは、処理袋ｆｉ４３Ａ及び４３Ｂによってこのグループの右へ実行されるものである。仮数をシフト１単位ＳＨ５（２による除算）によって新しい位置から１ステツプ更にシフトさせるために、Ｂ １ｍｂ＋ビット・ベクトル信号は処理袋（ｆ４３Ａ及び４３Ｂにより右へ調整される。調整されたベクトル信号ＢＩｏｂａｄｌｌは、仮数部ＯＰｍ及び指数部ＯＰｅからの出力を選択するために用いられる。回路４０から出力される付加グループの４つの“０”は、指数部における新しい最下位精度グループとしてこれを完結させるためにｒｌに挿入される（第８図のｃｅｆ ｍ／ｃｅｔ ｍを参照すること）。
ビット値“１”は、正規化されたコードにおいて仮想ビットであって、正規化された正の仮数（（１，０＋ｍ）／２）の除算に対応する新しい最上位仮数位置にシフトされる。新しい仮数は正規化されていず、従って値ａは変更されたコード（指数領域と仮数領域との間の仮想ビットとして“０”を有するコード）を得る。
第１２図に示すように、第２の調整サイクルにおいて、精度を変更する必要はない。即ち、指数におけるビット数は変更される必要はない。指数は“１″により単純に増加され、コードＣは変更されることなく残る。この指数は、この調整サイクルのもと元の値の精度状態において最も可能性あるものではないので、キャリー信号を供給してコードを変更させることはない。
仮数はｌステップ右ヘシフトされる（ＳＨ５）。ここで、シフトは変更されたコードによって行なわれるので、指数と仮数部との間に仮想“１”は存在せず、仮想“０”がシフト・インされ、最上位精度グループにおけるディジタル組み合わせは０１１１０となる。従って、調整の後では、値ａは変更されたコードを有し、０．３７５＊２”と表わされる。
連続的な加算の第２のステップは、正規化された仮数を得るために、加算の結果ではなく、アーギュメントを正規化することにある。ａ十すの結果は、正規化された結果ではない０．３７５＊”−１，１２５＊２３３＝−０，７５０＊２°である。従って、正規化された和−１，５＊２”（−０，７５０＊２″３／２）を与える加算の後に、アーギュメントの正規化が続く。
浮動小数点値の乗算は、第２図に関連して以上で説明した整数の乗算と同様に、実行される。ただし、時間遅延を低減させるために、１ビツトのみの代わって２ビツトが用いられる。
乗算ループ中では、仮数の等式は、Ｓ ｍ ａ ＊ Ｓ ｍ ｂ ” Ｓ ｍ Ｖ ＋ ＋ ＋ Ｓ ｍ Ｖ ！ ｌ ＊ Ｓ ｍ Ｖ ｔ Ｉである。
ただし、ｓｍは符号、仮想ビット及び仮数ビットにより構成され、真の符号を持った仮数値であることを示す。
ワードＶ１１は乗算ループ中において指数符号はなく、精度コード又は指数値を育する。その代わりに、その仮数は処理の実際の精度より長い。仮数の先頭ビットは、ワードＶ１１の全体が部分的な仮数に等しい離散的な値となるように符号化される。符号ビットは積の補正値を有する。
ワードＶ２１は被乗数であり、変更されていない。
ワードｖｆｉｌはもとの指数符号、精度及び指数値を存する。しかし、仮数は符号ビットに付加されてワードの仮数部より１ビット長い精度を形成する。この場合に仮数は符号ビットなしに独立した値として符号化される。符号ビットはワードｖ１、の符号から抽出される。
乗算ループ中において、ワードＶ＋＋は右ヘシフトされる。ワードｖ、１も各ループで２ビツト右ヘシフトされる（ＳＨ１３）。Ｖｓ＋における全てのビットが処理されたときは、ループは終りとなる。その結果は、正規化されたものになっている。
当該技術分野に習熟する者は、以上で示した処理の説明例に基づき、ＡＬＵによって他の型式の処理の取り扱いが可能な方法を容易に導き出せると信する。
第１３図、精度デコーダ精度デコーダの原理的な構造は第１３図に示されている。例えば計算速度を高めるために、図示の構造に変更を実施できることに注意すべきである。これらは単なる構造的な特徴であって、当該技術分野に習熟する者には明らかなことなので、以下では説明しない。これは、実際の回路が第１３図に示す構造と全く異なる構造もあり得ることを意味し、図から明らかなように原理的な機能を育することを意味する。
入力信号ｖ１．の指数符号及びコード部（ただし、ｊはｌ又は０である。）は再コード回路５０に供給される。
この再コード回路５０は、この型式の実施例の精度デコーダにおいて、その入力にどのような変数が入力されようとも、前記表に示した先行する指数符号を含むコードの変形のうちの一つ、例えば左のものをその出力に供給する。これに代わって、再コード回路５０の出力に両方の変形、例えば前記表において割付けた線上の左の変形、及びこれに割付けた線上の右の変形を供給することができるが、常に同一順序である。この出力はビット・シーケンス比較回路５１に供給され、ビット・シーケンス比較回路５１はその入力におけるビットの組み合わせを監視し、コードの長さを表わすディジタル信号Ｂ、８．を供給しく第８図を参照すること）、選択例においてコードの長さが１．２又は３ビツト長であるかを表わす。更に、ビット・シーケンス比較回路５１は信号Ｂ ｃ ｄ ｍを供給する。
更に、６ビツトのシーケンス比較回路５２〜５７も再コード回路５０の出力にも接続されており、それぞれは、再コード回路５０からの出力ワイヤ上のビット・パターンが、その通常の出力“０”に代わって出力“ｌ”を供給するように応答させるものと同一のときは、その特定符号に応答してその出力に“１″を供給するようにされている。第８図から明らかなように、６ビツト・シーケンス比較回路５２〜５７のうちの一つのみがその時点で“１″、即ち真の信号を供給し、他は出力“０”、即ち偽の信号を供給する。信号Ｂ１−における最初及び最後のビットは常に“０”である。従って、２本のワイヤ５８及び５９がビット“０“を育するワイヤに直接接続される。
ワイヤ５８．６ビツト・シーケンス比較回路５２〜５７及びワイヤ５９は、精度グループ当たり１ビ、ソトを育するバスＢ３６．に接続される。バスＢ６１．は精度グループ当たり４ビツトを育する。各グループは３ビツトの“０″と、特定のグループのための信号Ｂ１８．のビ、ノドとを含む。従って、各グループのワイヤのうちの３本は“θ″に接続され、第４のワイヤは出力Ｂ Ｉ ａ ｋのうちの適当なワイヤに接続されている。出力Ｂｅ５ｍ１ｍは６ビツト・シーケンス比較回路５２の出力に接続され、出力Ｂａｌｓａｍは６ビツト・シーケンス比較回路５７の事由に接続されている。
出力Ｂ、！、のビット・パターンは、出力Ｂ Ｉｇｌｍが“ｌ”を有する位置まで最下位位置に“０”を有し、その後は全てのビットが“１”である。ワイヤ５９上にある最下位ビットは、常に“０”となるが、次の最下位からビット“１″の可能性がある。従って、ＯＲゲート６０は６ビツト・シーケンス比較回路５７の出力に接続された１人力、及び６ビツト・シーケンス比較回路５６の出力に接続された他の入力を育する。６ビツト・シーケンス比較回路５７の出力は信号Ｂ、１．の次の最下位ワイヤに接続される。ＯＲゲート６０の出力は信号Ｂ、８．のその次に最下位ワイヤに接続される。従って、６ビツト・シーケンス比較回路５７の出力が“ｌ”のときは、これも同様にＯＲゲート６０から出力ビット“１”を供給する。ＯＲゲート６０の出力は、６ビツト・シーケンス比較回路５７及び５６からの出力が共に“０″となるときにのみ、“０″となる。ＯＲゲート６０の出力は他の０Ｒゲー）６１の第１の入力に接続されており、ＯＲゲート６１は６ビツト・シーケンス比較回路５５の出力に接続された他の入力を有する。ＯＲアゲ−６１の出力は出力Ｂ、１．の第３の下位ワイヤと、ＯＲゲート６２の第１の入力とに接続されており、ＯＲゲート６２６はビット・シーケンス比較回路５４の出力に接続された他の入力を有し、以下同様に説明される。この種のＯＲゲートのカスケード接続は、出力Ｂ ｌ ｌ ｂにおいて“１″を与える位置と同−又は高い位置を有する全ての位置で“１”を出力する。
ワードＢｅｏｄ＊ｅｖの符号、指数符号及びコード部は、“ｌ”を供給する装置に接続した第１のワイヤと、Ｂ１０の第６のワイヤに接続されているインバータ１６１に接続した第２のワイヤと、Ｂ３，１の第５及び第６のワイヤに接続されている入力を有するＯＲゲート１６２に接続した第３のワイヤと、Ｂ ｌ ＋ ｂの第２及び第３のワイヤにそれぞれ直接接続されている第４及び第５のワイヤとを有する。これらワードＢｅ。２０．１の符号、指数符号及びコード部用のワイヤは、その出力に３２ビツト・ワードを得るために、入力ワードに“０”を加算するビット完結回路６６の入力に接続されている。
ワードＢ。。１ｍｅ＋の符号、指数符号及びコード部は、“ｌ”を供給する装置に接続した第１及び第２のワイヤと、Ｂ１９．の第７のワイヤに接続されているインバータ１６３に接続した第３のワイヤと、Ｂ１１．の第３及び第４のワイヤに接続されている入力を有するＯＲゲート１６４に接続した第４のワイヤと、Ｂ ｌ ｍ ｂの第３及び第５のワイヤに接続されている入力を存するＯＲゲート１６５に直接接続した第５のワイヤとを有する。これらワードＢｃａ１ｍ。、の符号、指数符号及びコード部用のワイヤは、その出力に３２ビツト・ワードを得るために入力ワードに“０”を加算するビット完結回路６７の入力に接続されている。
第１４ａ図〜第１４ｃ図、加算器加算器の一実施例、例えば第３図における回路２８〜３０のうちの一つを第１４Ａ図〜第１４Ｃ図に示す。この加算器は２つのアーギュメントａ及びｂを存する。このアーギュメントはバスｖ目及びパスＶｔｔ上のアーギュメントｂ上に供給される。これらのアーギュメントは浮動少数黒値か、又は整数として符号化されている。整数のときは全ビット“０”を有し、また、浮動少数黒値のときはビットのうちの一つが“１″を有する第６図におけるＡＬＵ制御回路２７及びバスＢ ｌ＋ｂｌ及びＢ Ｉｇｂ！からの出力Ｃ５のうちの信号ｃ５＋は、このことを示す。第１４Ａ図に示すように、加算器はカスケード接続された８つのセクションＧＯ，Ｇｌ、・・・・、Ｇｉ、・・・、Ｃ７により、即ち各精度グループに付きｌセクションにより構築された二進数の加算器である。
加算処理についての以上の説明から明らかなように、アーギュメントａ及びｂが浮動少数黒値である場合に、これらを加算可能となる前に、アーギュメントを調整することか不可欠である。これは、Ｂ Ｉ＊ｂｌ及びＢ ＋ａｂ２は等しくなければならないことを意味する。Ｂ ｌ＋ｂｌは加算器を制御するために信号Ｂ １１にとして供給される。信号Ｂ６．．は最」１位仮数グループのキャリー伝搬（これを阻止する。）に影響するので、これが加算器、インクリメンタ、ディクリメンタ等に供給されているときは、これかは仮数の方向に１ステツプ遷移される。従って、信号Ｂ、８゜における最下位ビットをこれらの場合に用いることはできない。
それぞれ３２ビツトを含むアーギュメントａ及びｂは、それぞれ４ビツトを含む８グループに分割される。ａ及びｂの４ビットの各グループは、個別的なセクションＧｉの独立入力として供給される。ｉは０と７との間の整数である。バスＢ１８．の各ワイヤは、ＧＯを除き、セクションＣｈｉのそれぞれに接続される。
セクションＧ７に対するワイヤＣ＋ａは、加算器か加算又は引算を行なうべきことを表わす。Ｃ１は、加算のときは“０′であり、引算のときは“ｌ”である。
以下で更に詳細に説明するように、各セクションは次のセクションに供給すべきキャリー信号Ｃｅｕ１１を供給すると共に、隣接する前のセクションからキャリー信号Ｃ１ｍ１が供給される。
アーギュメントａ及びｂの加算は、必要ならば、各セクションＧＯ〜Ｇ７において個別的に行なわれ、６７〜ＧＯの順序で次のセクションへキャリー信号を供給する。
浮動少数黒値のときは、必要ならば、仮数キャリーを供給する仮数搬送バスＣ３を備える。このノくスは、符号ビットを有するワイヤＣ８及び指数符号ビ・ットを有するＣ、、と共に、第６図におけるＡＬＵ制圓回路２７に対する入力ｇｒａｂ（又はｇｒ、２及びｇ ｒ 、りを形成する。ＡＬＵ制御回路２７は情報をバス、↑８．ｔを介して外部制御装置ＣＵに供給する。
信号ｃ５＋は、アーギュメントａ及びｂが整数か、又は浮動少数黒値かを表わし、信号ｃ５ｔは、コードがアーギュメントａのために正常か、変更されたかを表わし、かつ信号ｃ５ｓは、コードがアーギュメントｂのために正常か、変更されたかを表わす。これらの信号は、最上位ビット・スライス（符号スライス）を含む最上位精度グループに対応するセクションＧＯに供給される。これは特にオペランドａ及びｂ（オペランドａ及びｂが整数か、又は浮動少数黒値かに）のフォーマ・ノドに従っている。
バスＣ１を定められた値に、例えばオペランドが整数であるときは、全て“０”にセットさせるために、トライステート・ゲート７０か備えられている。それ以後は、仮数キャリーはバス上で活性化されることはない。トライステート・ゲート７０は信号Ｃ５，により制御される。
セクションＧ１の構成の実施例を第１４Ｂ図に示す。
これは４つの加算器スライスＡＳＩ−ＡＳ４に「スライス」される。これは、更に、次のセクション用のキャリ’ｓａ＋ｌを評価するセクション用のキャリー発生器も含む。問題のセクションＧｉのための各ビット・グループａ、及び１）、は、個別的な各加算器スライスＡ Ｓ Ｋにぞれぞれ接続されｌ二個別的なピッｈａｓｈ及びｂｌｋを有する。ｋは１と４との間の整数である。各加算器スライスはＳＵＭ出力のうちのｌピッｌ１−３Ｕ、ｋを出力する。
第１４Ｃ図にヂＣ二詳細に説明するように、キャリー発生器は、そのセクションの和か１６より大きいか、又は等しいことを表わす生成ビットＧ ｅ ｎと、そのセクションの和が１５より大きいか、又は等しいことを表わす伝搬ビットＰｒと、前隅のセクションからのキャリー・ビットＣ１ｍ１と、加算器スライスＡＳ４からのキャリー・イン・ビットＣ１ｍ１４ と、ビットＢＩｌｂｌ＋１を備えている。ビットＢｌ＋ｂｌ＊ｌは、インバータ７５を介してトライステート・ゲートの反転入力、及び直接、トライステート・ゲート７６の制御入力に供給されている。ビットＣＩ＋１１４はトライステート・ゲート７６の第２の反転入力に接続されている。従って、ビットＢｌ＋ｂｌ＋１か“０”のときは、トライステート・ゲート７６はヒツトＢｌ＋ｂｌ。１を送出するように制御されている。しかし、ビットＢ１１１＋１゜１カ（１の場合は、トライステート・ゲート７６は、キャリー・アウトか“１”のときに仮数がキャリー・アウトを有することを表わすビットＣｌｌ１１４を送出するように制御される。
アーギュメントの指数部に隣接する精度グループのために、仮数のキャリー・アウトを供給することのみが必要であり、“１”のピッ１＝Ｂｌ＃ｋｌ。１を有するのはこのグループのみである。
セクション間でのキャリー伝搬は、指数部に隣接する精度グループのために阻止される。従って、ビットＢ １．。、。１はＡＮＤゲート７７の反転入力に接続され、このＡＮＤゲート７７は他方の反転入力に反転信号Ｇｅｎを入力しており、従ってＢ１゜１．１が“０”のときにのみ、信号Ｇｅｎを送出する。更に、ビットＢ１５ｋｌ＋１はＡＮＤゲート７８の反転入力にも接続さね、このＡＮＤゲート７８は第２の反転入力に反転信号Ｐｒを入力しており、従ってＢ Ｉｇｈ ｌ＋ｌが０”、かつＣ１ｍ１が０″のときにのみ、信号Ｐｒを送出する。ＡＮＤゲート７９はＡＮＤゲート７７及び７８の出力に接続された入力を有し、かつＡＮＤゲートのうちの一つが出力“ｌ”を有するときに出力“１″を供給する。
各加算器スライスＡＳＫの一実施例を第１４Ｃ図に示す。入力ａＩｋ及びす４．は、排他的論理和ゲート８０の各入力に供給され、排他的論理和ゲート８０は入力か互いに異なるときは１”を供給し、そうなければ“０“を供給する。排他的論理和ゲート８０の出力は第２の排他的論理和ゲート８１の一方の入力に供給され、その他方の入力にはビットＣＩ＋＋＋ｈが供給されている。排他的論理和ゲート８Ｉの出力は、その入力が異なるときにのみ“ｌ“となって、出力５ｕｍ＋ｈを供給する。この出力Ｓｕｍ１ｍは、前隅の加算器スライスからのキャリー・ビットの管理、又はその加算器スライスかセクションの先頭のときは前隅のセクションからのキャリー・ビットの管理するものである。
ビットａｌｋ及びｂｌ、は反転出力を有するＯＲゲート８２の入力に供給され、続いてこの反転出力は各ＡＮＤゲート８３．８４．８５の第１の反転入力に接続されている。反転ビットｃ１．ｌｋ＊はＡＮＤゲート８３の第２の反転入力に供給され、このＡＮＤゲート８３は、ビットａｌｋ及びｂ ｌｋのうちのいずれかが“ｌ”であるならば、ビットＣ＋＋＋＋ｉを送出する。前隅の加算器スライスからの反転ビットＰ ｌ＋＋ ｌｋ ＊はＡＮＤゲート８４の第２の反転入力に供給され、このＡＮＤゲート８４はビットａｌｋ及びｂ ｌｋのうちのいずれかが“ｌ”であるならば、Ｐｌ＋＋ｌｋであるビットＰａｕｌｌｋを供給する。反転ビットＧｌａｌｋ＊はＡＮＤゲート８５の第２の反転入力に供給され、このＡＮＤゲート８５はビットａｌｋ及びｂ ｌｋのうちのいずれかが“１″であるならば、Ｇ１ｍ１ｋを送出する。第１４Ｂ図から明らかなように、各精度セクションにおける第１の各加算器スライスについて、ビットＰ１ｍｌｋ及びビットＧ１５ｌｋはそれぞれ“１”及び“０″である。
ビットＰｒ及びＧｅｎは、リップル・キャリーを実現するために、即ち加算器を高速化するために、必要とされる。キャリー・チェーンの入力に離散的な値が存在するという事実により、全ての精度グループは並列に、即ち全ての精度グループについて同時的に計算される。加算による最後のキャリーＣ６は、リップル・キャリーなしに、３２ゲート遅延に比較して４＋８ゲート遅延のみを有する。
更に、ビットａｓｈ及びｂ ｌｋは反転出力を有するＡＮＤゲート８８の入力にも供給され、続いてその出力は２つの各ＯＲゲート８６．８７の第１の反転入力に接続される。ＡＮＤゲート８３の出力はＯＲゲート８６の第２の入力に接続され、このＯＲゲート８６は出力Ｃｏｍ＋ｌｋを供給する。ＡＮＤゲート８５の出力はＯＲゲート８７の第２の入力に接続され、このＯＲゲート８７は出力Ｇ。、１．、を供給する。
非常に高速なキャリー・チェーンを得るために、ビット・スライスがリップルの極性を反転しており、伝搬にットが反転されているときは、キャリー・チェーンにおいてｌ遅延のみを持つことが可能である。従って、このような場合に、あらゆる第２の精度グループ・セクションは反転入力（図示なし）を有する。
第１４Ａ図における左側から明らかなように、最上位精度セクションＧＯは他のセクションとやや異なる。最上位精度セクションＧｏは入力アーギュメントＢ１ｇｂＯを使用していない。これは、グループ内で“０”であるとみなされる。その代わりに、これは、仮数キャリー・インｃ１．．を有する。仮数キャリー・インＣ１゜、は、符号ビットに対してキャリー人力を発生するために用いられる。
通常のキャリー出力は、Ｂ１８．。か“０″即ち偽であるとみなされることを除き、通常のグループとして発生される。
１ビット信号ｃ！５＋ ｓ Ｃ５！ 、Ｃ５ｍは以下のビット・パターンを有することが可能である。即ち、（Ｃ５８、Ｃ５ｚ、Ｃ５，）＝（偽、偽、偽）は整数を意味する。
（Ｃ５，、Ｃ５，、Ｃ５ｍ ）＝ （偽、偽、真）はａ及びｂが共に正規化コードを有することを意味する。
（Ｃ５＋ 、Ｃ５！ 、Ｃ５＊ ）＝ （真、偽、偽）はａが変更された正規化コードを有することを意味する。
（Ｃ５，、Ｃ５ｚ、Ｃ５，）＝（真、真、真）はａが通常のコード、ｂが変更されたコードを存することを意味インクリメンタの構成は加算器の構成に非常に良く似ている。第１５図はインクリメンタにおける精度セクションの一実施例を示す。このインクリメンタは入力ａ′（図示なし）のみを有する。増分ビット・スライスＡＳビ〜Ａ３４′は、一方から他方へ転送される発生器ビットＧｅｎを存していない点で、加算器ビット・スライスと異なる。増分ビット・スライスＡＳ４’からの反転出力Ｐｒ及び前隅のセクションからの反転キャリーＣ１ａ＊は、２つの反転入力を存するＡＮＤゲー）９０の２つの反転入力の各一つに供給される。第１のセクションＧ７に対するライン上のキャリー・インＣ１ｍが“１”であるということは、増加を実行することを意味する。ＡＮＤゲート９０の出力及びビットＢ１５ｋｌ＋１は、ＯＲゲート９２の各入力に供給され、ＯＲゲート９２は次のセクションに出力キャリ−Ｃや１．を供給する。インクリメンタのキャリー出力は加算器と同様に供給される。リップル・キャリー・チェーンＣ１，／ＣｏＩは、和が２に等しいか、又は２より大きいことを表わしている。リップル・キャリー・チェーンＰ、′は、和が１に等しいか、又はｌより大きいことを表わしている。
加算器どして、インクリメンタは信号Ｂ１５ｋｌ□により制御された仮数キャリー出力バスｃ３を有する。制御ビットｃ１ｇ又はＣ２＊は、表示が整数であるか、又は浮動少数点値であるかを表わしている。制御ビット０１ｇ又はＣ２＊はトライステート・ゲートを制御するものであり、このトライステート・ゲートは使用されていないときは、仮数キャリー出力バスを定められた値に設定する（図示なし）。
デクリメンタはインクリメンタと同一の構成を有するが、このデクリメンタはインクリメンタ・スライスＡＳ１′〜ＡＳ４’に対応するデクリメンタ・スライスに対して反転入力ａ′、＊を有する。
一般的に、オペランド装置におけるセレクタは、１行のトランスミッション・ゲートにより構築される。セレクタは常に定められた出力を有する。このセレクタは制御ワードのリスト及びアーギュメントとしての値入力を有する。一つを除いて全てオフである。各入力の制御は相補的な信号により制御される。セレクタの全体はこのようなエレメントのリストにより制御される。これらのエレメントは、所定のボートから入力を取り込むように異なる状態に制御されている。基本的なセレクタのビット・スライスの一実施例を第１６図に示す。セレクタＳ １ｍｓ 、Ｓ １ｍｂ ＳＳ ｌａｃ及びＳ ｌａｄに対する各入力ボートのビットのうちの一つが、制御可能なスイッチＳ１、Ｓ、、Ｓｃ及びＳ、の入力にそれぞれ接続されている。
一対の制御ワイヤＳｃいＳ ｅ ｂｓ Ｓ ｃ ｃ及びＳ ｃｄは、各スイッチ用に備えている。対応するスイッチに入力を転送する対の制御ワイヤは、情報“１，０”を存し、その他のものは情報“０、ｌ”を有する。
ＡＬＵにおける大部分の回路は加算器に関連して説明した原理に従って構築されており、従って当該技術分野に習熟する者がこれらの原理を利用している残りの回路を容易に構築することかできることに注意すべきである。
従って、個々の回路について詳細に説明する必要があるとみなすべきではない。
ＡＬＵ駆動回路の説明付８１は浮動少数点値に加えて指数の調整用の入力と出力との間の関係を示す。
この付録は異なるｒ制御ケース」に分けられている。
各制御ケースは１出力、即ち１マイクロ命令に対応する。
見出し「マイクロ命令ワイヤＪの下に列挙されているＡＬＵ駆動回路２７の出力は、バスＣｌ−Ｃ５上の信号レベルである。バスＣＩ、Ｃ２及びＣ３は、ＡＬＵにおける種々の点に接続されているより小さなバスＣＩＩ、Ｃｘ２、Ｃｘ＊等に分割されている。
興なる組の入力は同一出力を発生させることがある。
同一出力を発生させる他の入力信号は、条件ｌ、条件２等として列挙されている。従って、「ステート、センス・ワイヤー条件４」として見出し「制御ケース１」の下に列挙した入力は、以下の見出し「マイクロ命令ワイヤ」に従って出力を発生させる。条件１，２及び３として列挙した入力は、条件４と同一出力を発生させる。
各条件はいくつかワイヤ上の信号レベル（０／１）の一定の組合わせにより定められ、−万能の状態のワイヤは定められていない値を有することができる（Ｘ＝任意）。
更に、信号ｃｃ） １１ｍ１ｔｌ及びｃｏ １１ｍ１ｔ２を除き、付録に列挙した全ての入力信号は、第６図にも示されている。
第６図において、信号ｃｏ １１ｍ１ｔｌは２つの構成要素Ｂｃａｍａｘｌ及びＢ９゜ｍ１ｍ１に分割される。
更に、信号ｃｏ ｌ１ｍ１ｔ２も２つの構成要素Ｂｃ。１．８２及びＢｅ＊ｍｌａ！に分割される。
出力ＡｓｔＡｙｔはＡＬＵ制御回路２７に対する全ての入力の単なるコピーである。出力Ａ８ＴＡＴｌは制御装置ＣＵに接続されている。
付録２は、整数の乗算を実行しているときに、ＡＬＵ制御回路２７からの入出力間の関係を示す。
第６図に示すＡＬＵｆ／１ＪＩ１１回路２７は、極めて複雑な構成のプール代数ゲート・アレーである。その一実施例は示されていない。これは、有益な信号に関連した制御信号の構成に係わる全てのアルゴリズムを備えているコンピュータにより、その構成か計算されるためである。このプール代数ゲート・アレーは、本発明による全ＡＬＵ用のチップのマスク・パターンとして直接提供される。
従って、この回路を詳細に示すことは不可能である。付録に、ＡＬＵ制御回路２７の入出力間の関係についてのリストを、整数の乗算及び浮動少数黒値の加算における指数の調整の場合について示す。
本発明を特定の実施例を参照して説明したが、当該技術分野に習熟する者は、本発明の真の精神及び範囲から逸脱することなく、種々の変更及びを行ない得ると共に、その構成要素を等価な物により置換し得ることを理解すべきである。更に、本発明の本質的な教えから逸脱することなく、変更を行なうことがてきる。
値は、ゴール・レジスタ即ちＧレジスタ（図示なし）、又はいくつかのＡＬＵ内部装置により、命令オペランド／乗算 商、又はボリノーム（ｐｏ ｌｙｎｏｍｅ）として供給されてもよい。バス上の残りのビット・ストリングにおける表示の種類に関する情報は、命令バスにおける情報により与えられてもよ（、またコード・フィールドにより与えられてもよい。
ステート、センスワイヤー条件１ｉａａ １６．Ｏ： ＩＩＪ Ｏ／ Ｊ／ Ｏｒ ｏ、５７１１ステート、センスワイヤー条件２ステート、センスワイヤー条ＰＦ３１Ａａ （ＣＨｌ ｏＪ ａｌ ｕｚ ＠； Ｏ； Ｏｓ １］ステート、センスワイヤー条件鴫マイクロ命令ワイヤａｌ ｌ ｔｏ、［（０，１１； （１，Ｏ１＋、 １０ＸＯ： Ｑ； ０１ｌａ１１０ ［０７０Ｊ Ｏｒ Ｏｚ 工］ｃ５ Ｌｏｔ Ｏ＃ ｌ茅制御ケース２ステー１・、センスワイヤー条件１ステート、センスワイヤ 条件２ステ−１−、センスワイヤー勇゛「トコステート、センスワイヤー条件 ４マイクロ命令ワイヤａｓ （０，Ｏ，ｌνｃｓ ＋Ｏ，０，１１ル１１ｆｌｌケース３ステート、センスワイヤー条件 １ステート、センスワイヤー条件２！ステート、センスワイヤー条件 ４マイクロ命令ワイヤｃ５ （’＃ ’−１）、制閤′ｒ−ス唱ステート、センスワイヤー条件ＩＬｎｓ （（ｂ Ｏｘ ６ｚ Ｏ； ｌｒ ｌ＃ （ｂ Ｏｒ ｉｌステート、センスワイヤー条件２−一 ［０； ０： ６ｔ ＠； Ｌｒ １； Ｏ； Ｏ： １１ステート、センスワイヤ 条件 ４マイクロ命令ワイヤｃ４ ４０． ｌ＞ｃｓ ｔｏ、 ｏ、 ｘ＋明ｆｆｉ？−ス ５ステート、センスワイヤー条件 工■−［０； ６＋ ６： ０； １： Ｏ： Ｏ； ０１１１ステート、センスワイヤー条件 ２ｉｎｓ １０； Ｏｒ Ｏ； Ｏ： ｌ； ロ、Ｏｒ Ｏ： １１マイクロ命令ワイヤｃｓ （０−ＯＩ １＞制御′ｒ−ス６ステート、センスワイヤー条件 １ステート、センスワイヤー条件 ２マイクロ命令ワイヤｅ５ （Ｏｒ ０．１１１キｑ祷ｉ−ス ７ステート、センスワイヤー条件 ｌステート、センスワイヤー条件 ２マイクロ命令ワイヤｃ５ （０，０，１１制電ケーース ６ステート、センスワイヤー条件 工１ｆｉｓ ｔｏ： Ｏｒ ＯＪ Ｏ； Ｉｓ １； Ｃ１； Ｑ； １１ステート、センスワイヤー条件 ２Ｌｎｓ ｌｏ； Ｏ： ６： Ｏ，Ｘ、 ’−： ＯＸ Ｏ： １＋マイクロ命令ワイヤｃ４ （０，１１ｄＩＯｅ ０．１１制御テース ９ステート、センスワイヤー条件 １ｉｎｓ （ＯｔＯｘ Ｏ； ｔｋ； １．Ｏｒ Ｏ： Ｏｒ １１ステート、センスワイヤー条件 ２ｉｎｓ ［０； Ｏ； Ｑ： Ｏ： Ｌ： Ｏ： Ｑ： Ｏｒ ＩＪステート、センスワ・イヤ 条件 ３Ｉｓｓ ［（ｂ Ｏ； Ｏ，ｏｒ １１ Ｏｒ Ｏ： ＯＪ ｌ）ステート、センスワイヤー条件 ４１ｍ ＋Ｏ； Ｇｙ Ｑｒ Ｏ： １； Ｏ； Ｏｒ Ｏ： ｍｌマイクロ命令ワイヤｃ５ １Ｇ、０． １）制−ケース １０ステート、センスワイヤー条件 １ステート、センスワイヤー条件 ２ステート、センスワイヤー条件 ３ｉｎｓ ［０； Ｏ； Ｏｒ ロｉ １： Ｏ： ０； Ｏ； １１１５ｍ ｌｅｔ Ｏ： Ｏ； Ｏｒ １； Ｏｒ ０； １１１マイクロ命令ワイヤｃｓ （０，Ｏ，↓）制御ケース ２、ステート、センスワイヤー条件 １１５ＪＩＯ；Ｑ；Ｑ；口ｊＬｒ１＋ＴｏＯ；１１ステート、センスワイヤー条件 ２Ｌｎｓ【０：Ｏ；Ｏ；ｏｒＬ；１；０１Ｃ’＋１１ステート、センスワイヤー条件 コ”” １ｏｌ（ｂ Ｑ； Ｏ； Ｌ； １； Ｏ； Ｏ； １３ステート、センスワイヤー条件 ４１ｎ４＋［０＋ ｌ Ｏｒ Ｏｒ １＋ １ｒ Ｏｒ （１１１マイクロ命令ワイヤｃ４ （０，１１Ｃ５（Ｑ、０． １１祠御ケース 、２ステート、センスワイヤー条件 １ムＬｍ ＩＯＪ Ｏ： Ｏ； Ｏ； １４１． Ｏｊ Ｏｒ １］ステート、センスワイヤー条件 ２ステート、センスワイヤー条件 コＬａｇ １０； Ｏ： ０； ０７ 工： ｌ＋ ＋ｌ Ｏｒ １］ステート、センスワイヤー条件 ４−ｍ ［０； Ｏｒ Ｏ： Ｏ； ＩＪ １； Ｏ； Ｑｒ １１マイクロ命令ワイヤ（４（Ｊ １１ｃ５ ＋０． ０． １１綱詐ゲース ｌステート、センスワイヤー条件 １１ｍ （Ｌ： Ｏ； ａｊ ６． ＯＦ Ｏ： Ｏ，Ｏ； １１ステート、センスワイヤー条件２マイクロ命令ワイヤｃ４ （０，１１ｃｓ １０，０，０１制御ケース よステート、センスワイヤー条件ＩＬＢｓ ［ｉ＋ Ｏｒ Ｏ； ＣＤ Ｏ： Ｌ （ｂ Ｏ： １１ステート、センスワイヤー条件２ステート、センスワイヤー条件 コステート、センスワイヤー条件マイクロ命令ワイヤｃｓ １Ｇ、 ０．０１創御ケース３ステート、センスワイヤー条件１ステート、センスワイヤー条件２マイクロ命令ワイヤｃｓ １０ｔ Ｏ−ロ）＃４陣ケース４ステート、センスワイヤマイクロ命令ワイヤｃｓ （ｏ、 Ｏ，Ｊ制卸ケースＳステート、センスワイヤー条件ｌステート、センスワイヤー条件２１正 ［１； １； Ｏ： Ｑ： ｏ、ｏ： ｅ： ｅｒ： １１ステート、センスワイヤー条件３ステート、センスワイヤー条件部ステート、センスワイヤー条件 ５マイクロ命令ワイヤｃｓ （０，Ｏ，ＯＨ制御ケースＧステート、センスワイヤー条件 ｌステート、センスワイヤー条件２ステート、センスワイヤー条件ＪＬｎｓ ［１； ｌｒ Ｏｒ Ｇｙ Ｏｒ Ｏ： Ｏ； Ｑ： １１ステート、センスワイヤー条件 ４ステート、センスワイヤー条件５Ｌｎｓ ［１７０ｘ １； Ｏ； Ｏ； Ｏ： Ｏ； Ｏ； ｌ］マイクロ命令ワイヤｅｓ １０． Ｏ，Ｏ）ＲＩＩ陣ケース７ステート、センスワイヤー条件 １ステート、センスワイヤー条件 ２ｉｎｓ ｌｌ＋ ｌ＋ Ｏｒ Ｏ； Ｏｒ ０７ ０＋ ＯＬ １１マイクロ命令ワイヤｃ５ （０，Ｏ，ｏ＋Ｍ島ゲース ♂ステート、センスワイヤー条件 ｌステート、センスワイヤー条件 ２Ｌｌｌｌｌ （Ｌ、１： Ｑ＋ Ｏ； Ｏ： ６． Ｏ，コ、−１マイクロ命令ワイヤｃ５ ＋Ｏ，０，０１＠御ケース ９ステート、センスワイヤｃｓ Ｂ１．Ｑ、Ｏ：ｔ４御ケース １０ステート、センスワイヤ 条件 １ステート、センスワイヤー条件２マイクロ命令ワイヤａコＵ）ＪＵ）ＣＬＩ ＯＯＯＯＯＯＯＯ＋ ＋ Ｐ−１＋−１＋ ｍ Ｆ−１＋−１（Ｎ Ｎ Ｉ”ｌ ＦＩ Ｑ ＱＦ Ｌｌ’Ｔ ｕ’１１８１ｊ） m ＋”−（り Ｑ） （７１０’１人出力バツフ？２０のクロッキング命令のクロック期間の第１の○相次段への伝播遷移ＦＩＧ、７Ａタロツク期間の１相多重サイクル命令のクロック期間の残りのＯ相法段への伝播遷移ＦＩＧ、 ７Ｃと 巳℃ ９要 約 書演算処理、論理処理及び関連する処理を実行する方法及び数値演算装置要約数値エレメント上で演算処理、論理処理及び関連する処理を実行する方法及び装置に関する。処理されるべき前記数値エレメントと命令情報とを含む入力リストが備えられる。前記入力リスト上の前記数値エレメントについての処理は前記命令情報を用いて直接制御され、かつ実行される。ワードを供給する各数値エレメントが所定のビット長を有する。ワードの最大数が前記入力リストにおける最大供給可能数のエレメントと同一である。前記入力リストにおけるエレメントを再書き込みすることにより計算を実行する。その結果は出力リストとして提供される。
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