【発明の詳細な説明】連想メモリ本発明は連想メモリに関する。連想メモリとは、それの情報を保有するセルがメモリ中のそれの位置によらず、少なくともセルの一部分に含まれる内容によってアドレス指定されるようになっている。従って、物理的アドレスはなく、あるいは物理的な位置に依存しない。
発明の背景従来の連想メモリは記憶セルを連想エリアと記憶エリアとに分割されている。連想メモリ中への情報の書き込みはアドレスなしで行われる。セルエリアは一般にシフトレジスタとして構成されている。
コンピュータは１９４０年代に発明された。それ以来、コンピュータは革命的なスピードで発展を遂げてきた。
それにも拘らず理解しがたいことに、今日のコンピュータのほとんどが初期のものと同じアーキテクチャを有している。
はとんどの進歩はハードウェアにおいてなされてきた。
ＶＬＳ Ｉの導入とりソグラフィの進歩とによって１つのチップ上にコンピュータを構築することが可能となり、それは５年前にはスーパーコンピュータと呼ばれた。寸法は指数関数的に縮小を続け、線幅は今や１ミクロンを切っている。クロック速度も能動トランジスタの数とともに数桁の増大を遂げた。物理的な制約によって線幅は０．２ミクロンに制限されることになろう。
同じ時期にコンピュータアーキテクチャはシリコンの利用に関して進歩していない。逆に、はとんどのコンピュータは、より高速の動作のために最適な量よりも多いシリコンを使用している。
これら両回子のために、今後の５年間で単一のプロセッサにおける速度の飛躍的改善は阻止されるであろう。
複雑度の上昇と、はとんどの蟹のプログラムに関してプログラム作製のコストが許容範囲外に増大することによるハードウェア価格の増大に対抗して、並列処理が導入された。
相対的に見るとハードウェアのコストは縮小したが、新しいシステムのプログラミングコストは大幅な上昇を示し、もうすぐ許容し得ないレベルにまで達するであろう一世界的にもプログラマの人数は十分でない。
コンピュータはソフトウェアの面でもハードウェアの面でも、異なるユニットの複雑なアセンブリである。発展の過程で、異なるパラダイムや発展段階のものが標準−その場限りのものや確立したもの−となってシステム中へ浸透してしまう。この不均一性のために、膨大な数のインターフェースが存在することになった。
これらのインターフェースや新しい方式のものはものごとを非常に複雑なものとしている。プログラマやユーザはそのマシーンを使用しないか、あるいは隠れたエラーが導入されることになる。
しかし、最近ではいわゆるリダクションプロセッサが開発された。リダクションプロセッサは能動的記憶を含み、そこには演算表現を含む特定の構造が記憶されており、この構造ではりダクシコンステップ数が縮小される。
そうして、プログラムは他の種のコンピュータと異なり、与えられたシーケンスでは実行されない。
リダクションプロセッサをある限られたサイズ以上に大型化することについては困難がある。
発明の目的本発明の主たる目的は記憶セルを含む連想メモリを提供することであって、そこでは記憶セル中で本質的に任意の位置を持つオブジェクト記憶セル中の記憶フィールドに置かれたデータ要素に対して連想的探索（サーチ）が行われるようになっている。
本発明の別の目的は、コンピュータの能動部分として働き、従って情報を蓄えるだけでなく論理的な動作をも分担する連想メモリを提供することである。
本発明の別の目的は、以下ではオブジェクト記憶と呼ぶ、特にリダクションプロセッサに適した能動メモリを提供することである。
本発明の別の目的は、セルの選ばれた部分が連想部として働くようになった連想メモリを提供することである。
本発明の更に別の目的は、記憶セルあるいはそれの記憶フィールドに操作上の目的で標識（マーク）をつけることができるようになった連想メモリを提供することである。
本発明の更に別の目的は、ＶＬＳＩ（超ＬＳＩ）技術に組み込むことのできる連想メモリを提供することである。
発明の概要上記の、およびそれ以外の目的を達成するために、本発明は、外部制御装置のための第１のｆ／ｌＩｍバス構造とデータのための第２のメモリバス構造とを育する連想メモリであって、合成された情報（ｃｏｍｐｏｓｅｄ ｉｎｆｏｒｍａｔｉｏｎ）を記憶するためのいくつかの記憶セル、前記記憶セルの各々の中にあって少なくとも１つのマークを記憶するための手段であって、前記マークが前記記憶セルに対して少なくとも選択状態であるか非選択状態であるかを表示するようになっている手段、前記マークをセットするために、前記セル中を探索するための手段、前記記憶セルすべてにつながって、前記記憶セルのいくつかのうちから１つを選択する優先度（ｐｒｉｏｒｉｔｙ）デコーダ、を含む連想メモリを提案する。
前記記憶セル間でＡＮＤやＯＲの型の論理演算を行うために少なくとも１つのグローバルバスが設けられており、各記憶セル中には前記バスとの通信のためと、前記記憶セルが実際の論理動作に関与するように制御するための手段が設けられている。各記憶セルは望ましくは複数のデータオブジェクト記憶フィールドを含み、その各々はタグの形で前記マークの少なくとも１つと１つのデータワードとを記憶することができるようになっている。各記憶セルは望ましくは少なくとも１つの状態記憶フィールドを含み、その状態記憶フィールドは前記記憶セルの内容の状態を表示している。
記憶セルのフィールドは少なくとも１つの第２バスへつながれ、その各々は１ビツト輻であって、ＦＲＩＥＤ ＡＮＤやＷＩＲＥＤ ＯＲの型の論理演算を行うために設けられており、前記フィールドと優先度デコーダはメモリバスとの間で内容の読み書きを行うために第２のバスへつながれている。前記記憶セルはすべての記憶セルへつながれた外部制御装置によって制御され、データワードはすべての記憶セルへつながれたメモリバス上へ外部から与えられる合成情報によってメモリとの間で受け渡しできるようになっている。
本発明はまた、連想メモリ用の記憶セルを提案する。
その記憶ビットセル中には゛真°か°偽′かのいずれかの値をとる値ｖ ５ｔｏｒｅが記憶されるようになっており、前記記憶ビットセルはいくつかの異なる機能状態に設定できるような構造になっており、定常的に電源電圧を供給される第１の接続、それぞれ少なくとも３つの異なる制御状態へ設定可能な第２、第３、そして第４の接続を含み、前記第２、第３、そして第４の接続上の制御状態の各組み合わせが前記記憶ビットセルを前記機能状態のうちの個々の状態へ設定するようになっている。
前記記憶ビットセルは４本の接続だけを含み、そのうちの３本が制御可能であるにも拘らず数多くの機能を実行することができる。このことは大量のビットセルを含みながら小型の記憶装置を作製できる可能性を含んでいる。
以下に本明細書で使用される表現とそれの意味とを示す：要素 データ構造中でより大きいものの一部分。
リスト 要素の順に並んだシーケンス、各要素がリストであってもよい。
クロージャ プロセスを定義する階層構造を（ｃｌｏｓｕｒｅ ） なす実体。
すべてのクロージャはそのクロージャを一義的に定義するルートを有する。リダクションマシーンでのりダクション作業はクロージャに対して行われる。マシーンの全体的な状態はりダクションによって変換される。
記憶ビットセル メモリ中で一片の情報、例え”０”や２１″だけを記憶するセル。
記憶セル 数多くのビットセルを含むオブジェクト記憶中の１つのセル。
それはセルクロージャを記憶し、そのセルクロージャは他の記憶セル中に記憶されている他のセルクロージャを参照する。
セルクロージャ １つの記憶セル中の内容。
記憶フィールド １つの記憶セル中のフィールド。
クロージャ要素 １つの記憶セルフイールドに記憶されたデータ要素。
クロージャ識別子 クロージャを一義的に指定するクロージャセル要素。
カノニカルクロージャ それ以上リダクションできない（ｃａｎｏｎｉｃａｌ ｃｌｏｓｕｒｅ） クロージャ。すなわちそのセルを更に簡約化すべくリダクションしつる何らかの他のセルクロージャを指示するクロージャ識刺子を何も含まないセルクロージャ。
ゴール（ｇｏａｌ） 実行、すなわちリダクションすべきクロージャ。
ＩＩ（ｆａｔｈｅｒ） 値／指示フィールドに少なくとも１つのクロージャ識別子を存するクロージャ。
子（ｓｏｎ） その子を指定するクロージャ識別子を介して別のクロージャと連結されるクロージャ。
子もまた親でありうる。親もまた子でありうる。
子は１つ以上の親を持つことができる。親は１つ以上の子を持つことができる。典型的には４つの子を持つことができる。
クロージャ位置 クロージャがルートであるか、あるいはノードであるか。
ルート １つのクロージャツリーの中で最も上位のクロージャセル。
ノード １つのクロージャツリーの中で、ルートでないクロージャセル。
ＷＨＥＲＥ （ホエア） クロージャ位置を含む記憶セルフイールド。
タイプ 記憶セル中の型コード。
レイジー（ｌａｚｙ） 記憶セル中の要素であって、その記憶セル中に記憶されるセルクロージャが実行可能であるか、評価を延期されているか、あるいは不活動的であるかを示す要素。識別子記憶セル中に記憶されるオブジェクトを記述するために用いられる特殊なりローノャ要素。
環境 オブジェクトはそれらに同じ環境を付与することによってグループ化することができる。
値／指示 値すなわち直接表現か、（ｖａｌｕｅ／ｄｅｓ、） ｎｏｔｈｉｎｇ 、または別のクロージャへの指示すなわち間接表現のいずれかを記憶するクロージャ要素。
コアセル クロージャのりダラシ３ンを含む構造演算を実行することのできる構造演算ユニット。
数値ワード 値または指示を表す要素ワード（ｎｕｍ ｗｏｒｄ） の一部。
タグワード 数値ワード中の表現の特徴を示（ｔａｇ ｗｏｒｄ） すタグを有する要素ワードの一部。
オブジェクト記憶 オブジェクトを記憶する記憶セルを含むメモリ。
図面の簡単な説明本発明およびそれの特長とこれまでに述べた以外の目的をより完全に理解するために、以下に図面を参照しながら説明を行う。
第１図は本発明に従うメモリの実施例の設計を模式的に示す。
第２図は本発明に従うメモリ中の１つの記憶セルの実施例を模式的に示す。
第３図は１つの記憶セル中の異なる記憶フィールドの可能な用途を模式的に示す。
第４図は本発明に従うオブジェクト記憶中の記憶セルがどのように機能を果たすかを模式的に示す。
第５図は記憶セル中のビットセルの第１実施例の回路図である。
第６図は記憶セル中のビットセルとそれにつながれた駆動およびセンス回路の回路図である。
第７Ａｅは本発明に従うメモリ中の優先度デコーダ中に含まれる１つのブロックの回路図である。
第７Ｂ図は第７Ａ図に示されたブロックの接続関係を示す。
第８図は本発明に従うメモリ中の要素ヘッドの実施例の回路図である。
第９図は本発明に従うメモリ中のクロージャヘッドの実施例の回路図である。
好適実施例の説明本発明に従う連想メモリは特にリダクション型のコンピュータと一緒に使用するのに適している。この種のコンピュータは同時出願の米国特許出願第 号に述へられている。この種のコンピュータは一般的に使用されているような分離したメモリは使用していない。
代わりに、このコンピュータは能動的記憶セルの集合として本発明に従うメモリを使用する。
本発明に従う連想メモリを創出する場合の方策は、いくつかの記憶セルとして１つのメモリ装置を構築することである。そのような各々の記憶セルは１つのセルクロージャか１つのフリーな未使用の記憶セルを含むべきである。この記憶セルはどのような特定な順序にも配置されるべきでなく、使用可能な資源のプールと仮定されるべきである。
物理的なアドレスを有しないか、あるいは物理的な位置に依存しないことが非常に重要であると考えられた。
そのような依存性を有することは、遅かれ早かれ従来のＲＡＭ型のデバイスに共通に存在する問題を引き起こすことになるであろう。
すべての記憶セルはメモリバス構成を介して交信する。
このことはコストを削減するために重要である。他の構成、例えばいくつかのポートを使用した方式ではメモリエリアを増大させることになる。しかし、メモリバス方式はメモリサイクル毎に１つの動作しか実行できない。
リダクション機構は各々識別子を存するセルクロージャで構成される１つの状態を有する。そこにおいては識別子によって互いに連結されたセルクロージャがグラフを形成する。グラフには識別子によってアドレス指定を行うクロージャが続く。従って、メモリバスはグラフのすべての頂点（ｖｅｒｔｅｘ）によって共有される経路とじて使用される。
各クロージャは環境（ｅｎｖｉｒｏｎｍｅｎｔ ）を持ち、環境はそのクロージャの環境を提供するクロージャのツリー中でルートクロージャを指定する識別子を含むであろう。
このように、構造全体がツリー中の１つのクロージャからルートを通って１つの動作のみによってアクセス可能である。クロージャは同一の環境を持つことによってグループ化できる。
物理的依存性がないので、すべての”アドレス指定″は内容情報に従って、行われなければならない、すなわちメモリは連想的である。セルクロージャすなわち記憶セルの内容はその記憶セル中の記憶フィールドに記憶可能ないくつかの記憶要素を含んでいる。各記憶要素は識別子を何らかのラベル情報とともに含むことができる。
各記憶フィールドは連想的に構成されている。従って、情報の流れの向きというものはない。セル識別子、セル環境、セルのタイプ、記憶セルフイールド中に書き込まれた値、そしてそれらの組み合わせを探索キーとして用いることか可能である。
記憶要素は、その記憶要素がアクセス機構のためのターゲットとじて選ばれていることを示す付加的な選択ビットを含むことができる。特定の探索操作において、これらの選択ビットが記憶セルフイールド中にセットされる。
この型のアクセスは１つまたはいくつかの記憶セルを含むかも知れない。１つの多重セル操作によって、異なる記憶セルに所属しそれらの中の異なるフィールド中に記憶された複数個の選ばれた記憶要素中へ１つの識別子を記憶させることができる。
以下にオブジェクト記憶と呼ぶ本発明に従うメモリがりダクシコン型のコンピュータに用いられた時には、リグ２フ３２機構は識別子がグラフを形成するようになった、クロージャで構成される１つの状態を持つことかできる。しかし、基本的なりダクションの規則は非常に多数あるので、それらを各記憶セル中へ含ませることはできない。従って、リダクション機構はすべてのクロージャで共有される。中央制御装置が用いられて、オブジェクト記憶中のすべてのオブジェクト記憶セルが長いメモリバスの配線を駆動することができるようにする。中央制御装置はまた、時間的にもレベル的にもバス信号を調節する能力を有する。中央制御装置は現在の本発明の一部ではないので、詳細には説明しない。
外部制御装置はオブジェクト記憶の機能を制御する。
メモリバスはすべての記憶セルと交信する。しかし、いくつかのケースでは記憶セルは読み出しのために順序化（オーダ化）されている。そのようにするために、いくつかの可能な候補のなかから一時につだけを選択するための機構が設けられる。このことはすべてのセルへつながれた優先度デコーダによって行われる。
本発明に従うオブジェクト記憶は通常のＲＡＭ型のメモリよりも本質的により知的なものである。以下に説明するように、通常のＲＡＭ型のメモリによって提供される“読み出し”、”書き込み″よりももっと多（のサービスを提供することが可能な連想的な記憶である。第５図と第６図に示されたオブジェクト記憶に特に適したビットセル構造について以下に説明する。
オブジェクト記憶は、各々がいくつかの記憶フィールドを含む記憶セルに分割される。提供されるサービスは高度なものである。例えば、１つのメモリ命令だけを用いることによって、個々の記憶セルのなかで記憶されている記憶フィールドがどこであろうとも特定のデータ要素のすべての発生を見つけだし、見つけたそれらの特定のデータ要素を全域的に、すなわちそのオブジェクト記憶全体において新しい値に書き換えることが可能である。
オブジェクト記憶は連想的であるので、この書き換え操作は影響を受ける記憶セルの数に関係な（、物理的に２回のメモリサイクルで行われる。
第１図を参照すると、以下にオブジェクト記憶と呼ぶメモリは記憶セル１の行で構成されるメモリブレーンを含んでいる。すなわち、記憶セルは行を積み重ねたものとして提供される。それらはすべて縦方向のメモリバスｔ１．．ｔ２．１ｄＳｅｎｖ 、 ｖＯ，ｖｌ、 ｖ２、ｖ３ヘツながれ、メモリバスは駆動およびセンス増幅器によって駆動されている。
１ビツトセルに関するそのような回路の実施例が第６図に詳細に示されている。
すべての記憶セルはまた、操作を受けるいくつかの記憶セルのなかから一時に１つの記憶セルを選択する優先度デコーダ２へもつながれている。
このメモリは数サイクルで構成されるセツションの間に実行される連想的アクセスによって制御される。
本発明に従うオブジェクト記憶中の記憶セルは、デジタル的な内容を記憶するためと、実際のコンピュータ動作の一部分を分担することの両方のために使用できる。
各記憶セルｌ中には合成されたデジタル情報と少なくとも１つのマークが記憶される。マークはＣＨＯＳＥＮ （選択）かＮＯＮ ＣＨＯＳＥＮ （非選択）のいずれかである。記憶セル中またはそれの一部の記憶要素を記憶するための記憶フィールドと呼ばれる部分中の合成されたデジタル情報は、値ＣＨＯＳＥＮを有するマークで標識を付けた情報読み書き操作によって読み出し、あるいは書き込みできる。またマークピットを用いないでアクセスすることもできる。その時は、アクセスはその要素へつながれた１ビツトバスａとｂに対して論理演算を施した結果によって制御される（第２図参照）。
中央演算装置（図示されていない）が外部ｍｓ装置として提供されており、それは探索操作に関与するとともに、記憶セルとの間での情報の読み書きにも関与する。
オブジェクト記憶を含むプロセッサに関する同時出願の米国特許出願環 号に述べられた中央演算装置は本発明に従うオブジェクト記憶の一部分ではないので、詳細には説明しない。中央演算装置は、記憶セル中の内容とオブジェクト記憶へつながれた装置から入力を得て、その入力信号に依存してオブジェクト記憶に対して制御信号を与えるプール代数的なゲートアレイであることか望ましい。しかし、本発明に従うオブジェクト記憶は、通常型の、オブジェクト記憶に適合したインターフェースとｆＩＲｒＩＪプログラムを備えた任意のプロセッサと一緒に使用することができることを指摘しておく。
リダクションプロセッサ中でのりダクシコン操作は、以下でコアセル３と呼ぶ構造的演算装置中で行われることが望ましい。コアセルは、メモリバス構成を備えた本発明に従うオブジェクト記憶中の記憶セルすべてにつながれている。メモリバス構成はメモリサイクル当たりに１つの動作しか実行できない。この方式はそのような接続を行うための最も単純で、従って最も安価な方法である。しかし、その他の方式を用いることも可能である。
例えば、い（つかのボートを用いた方式が可能であるが、そのような構成はメモリエリアを増大させることにつながる。記憶セルのワード長は非常に長（、例えば２３８ビツトにとることか可能である。従って、コアセルと記憶セルとの間のメモリバス構成はいくつかのバス区分、例えばｔｌ、 ｔ２、ｉｄ、 ｅｎｖ 、 ｖＯ，ｖｌ、ｖ２、ｖ３に分割されることになり、それらは互いに異なるタスクを与えられる。
しかし、短いワード長、例えば３２ビツトのうちの８ビツトや１６ビツトを持つものや、１個または数個のマークしか持たないものも本発明の範囲に含まれる。
しかし、オブジェクト記憶中のフィールドを確保しておいて、コアセル中で実行できる操作のために使用すること、すなわちコアセルの動作をオブジェクト記憶の一部分のなかで模擬することも可能である。コアセルは１つの操作のなかで、それのレジスタ間でデータの交換や転送を行うためのいくつかの機能を有している。そのような機能はコアセルを模擬しているオブジェクト記憶フィールド中ではいくつかの動作サイクルを使用するであろう。
２本のグローバル１ビツトバス４．５が、記憶セル１間での論理演算のために備えられている。それらの演算はＡＮＤとＯＲである。第３のバス１４を設けて優先度デコーダへつなぐことができる。しかし、バスの数は３に限ることなく、１つでも数個でもよい。分離された記憶セルはバス４．５、そして１４を読むことができ、また論理演算を分担することができる。バス４は、バスａまたは虹のどちらかに対してテストを行う場合、信号′真。
を持つ。バス４ （ＭＯＤＥ）はすべての記憶セルによって読み書きできる。バス５は、もし１個よりも多い（ＭＯＲＥ）記憶セルが選ばれれば信号°真゛を持つ。バス１４は、もし記憶セルのいずれか（ＡＮＹ）が通信を要求すれば信号真゛ （すなわち、”ｌ″）を持つ。
１つの記憶セルが第２図に示されている。それはいくつかの記憶フィールド６に分割されている。各記憶フィールド６は以下にビットセルと呼ぶ記憶ビットセルフをい（つか含み、また要素ヘッド８を含んでいる。合成デジタル情報の一部を表すデータか、ビットセルフ中に記憶され、それと同時にＣＨＯＳＥＮ （選択）またはＮＯＴ ＣＦＩＯＳＥＮ（非選択）を表すマークが要素ヘッド８中に記憶される。
記憶フィールドには互いに異なるタスクか与えられる。
各記憶フィールド中に記憶されるワードの長さは例えば３８ビツトのす一部である。ヘッド８中のマークに加えて、ビットセルフ中のいくつかのビットかその記憶フィールド中の情報の残りの利用に関する情報として使用される。すなわち、いわゆるタグワードがこれらのビットに置かれる。６ビツトがタグワードとして使用され、３２ビツトが通常のビットセルフ中の記憶情報として使用される。各ビットセルは２本の配線、例えば第５図に示されたビットセルの実施例では配線ｄｋｄ零によって駆動およびセンス増幅器（第６図参照）へつながれている。
こうして、情報を記憶するための要素へつながる情報バスの各部は３８ビツト長であり、７６本の配線を含む。
そのようなバスの各部は記憶セルエリア中に列をなして配置された記憶要素へつながれる。
第１図から明らかなように、すべての記憶フィールドが同じ大きさを有するわけではない。すなわち、バス部ｔ１％ｔ２へつながれた記憶フィールドはバス部の残りへつながれた記憶フィールドよりも小さい。記憶フィールド６の要素ヘッド８はその記憶セルのローカルな１ビツトバスがあるということである。記憶フィールド中のＣＨＯＳＥＮに対するＷＩＲＥＤ ＯＲおよびＷＩＲＥＤ ＡＮＤのような論理演算はこれらのバスを用いて行われる。
第２図から明らかなように、各記憶セルは１つのクロージャヘッド１１を存し、それにはバスａおよびわが接続されている。クロージャヘッド１１はまた、少なくと１ビツト幅の１本のバス、この実施例では２本のバス１２と１３で優先度デコーダへつながれ、更にグローバルバス４および５へもつながれている。クロージャヘッド１１はバッファの役目も果たす。セルはこれらのバス上の結果を読むことができ、あるいは論理演算を分担することができる。
記憶セルは制御バスを通して中央演算装置によって制御される。合成されたデジタル情報は、オブジェクト記憶中のすべての記憶セルとコアセル３との間で、駆動およびセンス増幅器のインターフェースを介して交換することができる（第６図参照）。外部接続上の情報がセル中へ書き込まれる。セル中の情報はそのセルから外部接続上へ読み出される。
各記憶要素中のビットセルフはそれのヘッド８から制御でき、一時に次の動作の１つを実行することができる。
休止 そこでは各ビットセルは記憶ビット値を記憶したままに保つ。
読み出し そこではビットセル中の記憶ビット値が読み出される。
書き込み そこではビット値がビットセル中へ書き込まれる。
比較 ビットセル中に記憶されているビット値によって構成されるデータワードが別のデータワードと比較される。
ヘッド８からの制御は、それぞれ第２バスａおよびｂ上のデータ、既出のマーク（ｅａｒｌｉｅｒ ｍａｒｋ）、比較操作の場合は比較結果、そしてオブジェクト記憶への外部からの１ｌＪｉｌｌ信号の関数である論理状態に依存する。
マークは、それぞれ第２バスａおよびｂ上のデータ、既出のマーク（ｅａｒｌｉｅｒ ｍａｒｋ）、比較操作の場合は比較結果、そしてオブジェクト記憶への外部中央制御装置（図示されていない）からの外部制御信号の関数である論理状態に依存して設定可能である。
物理的な依存性がないため、すべての゛アドレス指定゛は内容情報に従って行われるべきである、すなわち、このオブジェクト記憶は連想的であるべきである。
従って、情報の流れには定まった方向がない。以下で更に説明するように、探索キーとして、セル識別子、環境、タイプ、情報値、そしてそれらの組み合わせを使用することができる。
記憶セル中の記憶フィールドに記憶された要素中のマークビット（１ビツトまたは複数ビット）はＣＨＯＳＥＮの場合はその要素がアクセス機構のためのターゲットとして選ばれていることを示す。マークをセットするために特定の探索操作を用いることができる。
この型のアクセスは１つまたは複数の記憶セルを含硼ことがある。それらの多重セル操作の１つは数多くのｉばれた要素中へ！っの識別子を記憶させる一種の記憶を作である。
第２図から明らかなように、ヘッド８へつながれた６線ａｃｅはその要素中のすべてのビットセルを相互接続ｌている。以下で第５図と第６図についての説明で述べさように、すべてのビットセルは配線ａＣＣ上の信号によ。
て制御される。各ビットセルは２本の配線ｄと６本をイみ、それらはそのオブジェクト記憶中の他の記憶セル１の対応するビットセルすべてへつながれている。
優先度デコーダは各記憶セルに対応して１つの区分４含み、各区分はＲＥＱｔｌＥＳＴのための第１の接続を有し、イの接続上のビット値′真′はＮＥＥＤ （要）を表し、ピッ１値′偽′はＮＯＮＥＥＤ （不要）を表し、また各区分はＧＲＡＴ （許諾）のための第２の接続を有し、その接続上のヒツト値′真’ ハｃＨＯｓＥＮを表し、ビット値′偽′はＮＯＴ Ｃ１０５ＥＮを表す。
優先度デコーダ２はＮＥＥＤに等しいＲＥＱＵＥＳＴ （要求）を有する記憶セルに対して、ＣＨＯＳＥＮに等しい最大１つのＧＲＡＮＴをセットする。これは、構造中で見て、ＮＥＥＤに等しいＲＥＱＵＥＳＴを有する第１の区分がＣＩ（ＯＳＥＮであるように選ばれる。優先度デコーダの実施例が第７Ａ図と第７Ｂ図に示されており、以下で詳細に説明される。
″ 多くの場合、オブジェクト記憶バス上の通信規約（プむ ロトコル）はすべての記憶セルと交信するようになって選 いる。しかし、いくつかの特定の記憶セル、あるいは記憶 憶セル中の記憶要素では、順序化されて読み出される。
このことは優先度デコーダ２によって行われる。各セル配 に対してＲＥＱ（ＩＥＳＴ信号があり、優先度デコーダ２はし ＧＲＡＮＴ信号を戻す。
る オブジェクト記憶は読み出し、書き込み、そして探索つ 操作によってａＳされる。それらの動作は組み合わされ含 で、より複雑な動作とすることができる。内部バスａお中 よびｂ、そしてグローバルバス４および５のうちのいくつかに対して施される論理演算もある。
を 比較を行ってＦＩＴ （一致）またはＤ［ＦＦＥｌ？［ｌ：ＮＴ （不一そ 致）の結果を得ることで探索が行われる。探索は次に挙ト げる方法のうちのどれかによって行うことができる：′Ｎ （１）探索は個々の記憶要素毎に行われ、他の記憶要素中ビ の合成情報に依存しない。
” （２）探索１つの記憶セル中のすべての記憶要素に対する比較を用いて行われる。
ト 結果はすべての要素中でＦＩＴでなければならない。
（３）探索は１つの記憶セル中のすべての記憶要素に対す寧 ろ比較を用いて行われる。
こ 結果はそれらの記憶要素の少なくとも１つにおいて３ ＦＩＴでなければならない。
比較はつぎの方法のうちの１つによって行うことができる。
（１）２つのビットパターンが比較される。比較結果はすへての対応するビットが類似の時にのみＦＡＴとなる。
（２）比べられる２つのビットパターン、またはそれらの一方のみが符号化され、ビットの１つがそのビットパターン情報がＡｆ？Ｂ（Ｔｌ？ＡＩ？Ｙ （任意）または特殊な情報値Ｖに対応することを表すようにされる。比較において、もしその情報値の１つがＡＲＢＩＴＲＡＲＹに対応すれば結果はＦＩＴである。そうでなければ、前記２つの特殊な情報値Ｖが同一である時に限り結果はＦＩＴである。
バス機能はオブジェクト記憶ワードを読み書きすることの概念（コンセット）を実行することである。バス（ｂｕｓ）はａｃｃｅｓｓ関数（ａｃｃｅｓｓ ｆｕｎｃｔｉｏｎ）によって制胛Ｉビットバスａ上に提供されるＷＩＲＥＤ ＯＲ関数（ＷＩＲＥＤＯＲｆｕｎｃｔｉｏｎ）はプール代数のリストを育している。それは１つの記憶セル中のすべての記憶要素間の論理ＯＲを評価する。物理的にはそれは要素ヘッド８中に位置するトランジスタによってセットされる１本の配線に対応する。
１ビツトバスｂ上に提供されるＷＩＲＥＤ ＡＮＤ関数はプール代数のリストを存している。それは１つの記憶セル中のすべての記憶要素間の論理ＡＮＤを評価する。物理的にはそれは要素ヘッド８中に位置するトランジスタによってセットされる１本の配線に対応する。
優先度デコーダ２の優先度関数（ｐｒｉｏｒｉｔｙ ｆｕｎｃｔｉｏｎ）はアーギュメントとしてプール代数のリストを有し、対応する寸法のプール代数リストを結果として与える。このアーギュメントは最も高い優先度を有する第１要素を有する。その後に、より低い優先度のビットが続く。このアーギュメントの第１の′真゛ ビットは結果中の対応する真ビットになる。すべての他のビットは′偽′である。
記憶セル中の要素は一般的に要素中での値の最初の探索に用いられ、次に、見いだされた要素において読み出しや書き込みの操作が実行される。
記憶セルの１つの実施例が第３図にダイヤグラムで示され、本発明に従うオブジェクト記憶中で用いられるような記憶セル中の異なる記憶フィールドの機能を説明するために用いられる。第３図の記憶セル中のフィールドは第２図の記憶セル中にフィールドと同じ順序および区分を有していない。それは第２図がハードウェアを示し、第３図が記憶セルの使用を示しているためである。第３図に示されたように、記憶セルは２つの型の記憶要素を記憶することができ、記憶されるべき要素に特に適した記憶フィールドを含んでいる。それらのフィールドは第３図ではそこに記憶されるべき要素と同じ名前を与えられている。
第１の種類の要素は記憶セルの異なる状態を記述している。それらの要素は状態記憶要素と呼ぶこともできる。
そのような要素の１つはＬＡＺＹであり、それはそのセルがアイドル状態であるかどうかを記述する。その場合には、そのセルの内容の残りが受動的情報ｅＸｅＣ，すなわち実行可能な状態にある、またはｗａｉｔ、すなわちそのセルの評価が延期されて実行できるまで結果を待っている、のいずれかであるとみなされる。別の第１の種類の要素はＴＹＰＥであり、それはタイプコード（ｐａｒ 、 ｓｅｑ 、 ａｐｐｌｙ、１ｉｓｔ等）を含んでいる。第２図から明らかなように、すべての状態記憶要素はメモリパスタイブを有する１つの記憶フィールド中に設けることができるか、あるいは第１図に示されたようにメモリバスｔｉおよびｔ２を育する２つの記憶フィールド中に設けることができる。
第２の種類の要素は、識別（ｊｄｅｎｔｉｆｉｃａｔｉｏｎ） 、環境、マタハ値ヲ記述スル。コレらハＩＤＥＮＴＩＴＹＳＥＮＶＩＲＯＮＭＥＮＴ、ＶＡＬＵＥ／ＤＥＳ、である。これらの要素は各々コアワードを含み、コアワードは数値ワードとタグワードとに分割される。これらの第２の種類の要素は、それらの中にデータオブジェクトが記憶されるのでデータオブジェクト記憶要素と呼ぶこともできる。
タグワードは数値ワードの特徴を表す。タグワードには２つの種類があって、１つは識別子、環境、そして識別子指定のために用いられる間接タグワードであり、もう１つは単なる値または同等なもののために用いられる直接タグワードである。間接タグワードの例としては、ｃｌｓであれば、それは識別子フィールド中の数値ワードがりダクション可能かもしれないクロージャを表していることを意味する。もしタグワードがｃａｎｏｎであれば、それは識別子フィールド中の数値ワードがそれ以上リダクションできないクロージャを表していることを意味する。もしタグワードがｏｐｅｎであれば、それは識別子フィールドが挿入されたリストを有するクロージャを表していることを意味する。直接タグワードの例としてはｄｉｓｃｒ １ｃｏｎｔ、ｕｎｕｓｅｄ、そしてｎｏｔｈｉｎｇがある。
もしタグワードがｄｉｓｃｒであれば、それは数値ワードが整数であることを意味する。もしタグワードが匣であれば、それは数値ワードが浮動小数点値であることを意味する。
もしタグワードがｕｎｕｓｅｄであれば、それは識別子フィールド中の数値ワードが意味を持たないことを意味する。
もしタグワードがｎｏｔｈｉｎｇであれば、それは識別子フィールド中の数値ワードがｎｏｔｈｉｎｇを、すなわち否定を表すことを意味する。すなわち、ｎｏｔｈｉｎｇとマークを付されたフィールドを含むクロージャの統合（ｕｎｉｆｉｃａｔｉｏｎ）は常にｎｏｔｈｉｎｇである。
もし記憶セル中の識別子フィールドが識別子要素を含むならば、その記憶セル中のプロセス状態はコアセルへ転送可能である。各記憶セルはフィールドＶＡＬＵＥ／ＤＢＳ、中にそのセルを別のセルクロージャへ連結させるクロージャ要素を持つことができる。環境フィールドは、クロージャ環境を提供するネットワーク部分、すなわちツリー中のルートクロージャを指定する識別子を含むことかできる。しかし、環境フィールドはその他の用途も有する。
環境は生成されたすべてのセルクロージャの環境中にその生成子（ｃｒｅａｔｏｒ ）の識別子を記憶することによって、構造の生成子を追跡するために用いられる。例えば、同じ名前を存する記号がすべて同じものを表しているサブツリー中で、すべてのクロージャセルは同じ環境を持つことによってグループ化できる。このように、１つの操作だけで、ルートを経由して構造全体にたどりつくことができる。
識別子関数（ｄｅｓｉｇｎａｔｉｏｎ ｆｕｎｃｔｉｏｎ）は親から子への方向付は連結とみなすことができる、すなわちクロージャ要素はセルクロージャを一義的に指定する。連想型のオブジェクト記憶を有するマシーンの振る舞いは、このようにクロージャの方向付はグラフとして表される。
このように、もしクロージャの環境が与えられれば、その環境の中でルートクロージャを見つけだすことができる。ルートクロージャにはそれの記憶セル中のＷＨＥＲＥフィールド中に特別なマーク（例えば”１″）を付されている。ノードクロージャには別のマーク（例えば”０“）がＷＨＥＲＥフィールドに付されている。
第４図に示した例は次の関数を記憶する記憶セルである。
ｉｄｌ ＝ Ｈｓｔ（ｐａｒ（１２３） ｐａｒ（４５６））これは２つの並列な値の組み合わせのリストである。第１の並列的な組み合わせｐａｒ（１２３）はＩＤＥＮＴ［ＴＹ ｉｄ２を存し、第２の並列な組み合わせｐａｒ（４５６）はＩＤＥＮＴＩＴＹ ｉｄ３を有する。ツリー中でＩＤＥＮＴ［ＴＹ ｉｄｌを存するセルクロージャを含むルート記憶セルはタグを付されたｃｌｓであって、それはＬＡＺＹ７ イールドに表記ｅｘｅｃ（ｒｏｔａｔｉｏｎ ｅｘｅｃ）を有し、ＷＨＥＲＥフィールドに″ １″をセットされ、ＴＹＰＥフィールドに表記匣を有し、最初２つのＶＡＬＵＥ／ＤＢＳ、フィールドにｉｄ２とｉｄ３を有している。従って、これらのフィールドのタグは、それらのフィールドの内容が間接的で他のクロージャセルへ連結されているのでｃａｎｏｎをマークされる。
ＩＤＥＮＴＩＴＹ ｉｄ２を有するセルクロージャを含むノード記憶セルはＷＨＥＲＥフィールドに”Ｏ″をセットされ、ＴＹＰＥフィールドに表記ｐａｒを存し、最初の３つのＶＡＬＵＥ／ＤＥＳ、フィールドに個別的な数値ｌ、２、そして３を記憶されている。従って、これらのフィールドのタグはｄｉｓｃｒとマークされる。ＩＤＥＮＴＩＴＹ ｉｄ３を有するセルクロージャを含むノード記憶セルはＷＨＥＲＥフィールドに“０”をセットされ、ＴＹＰＥフィールドに表記ｐａｒを有し、最初の３つのＶＡＬＵＥ／ＤＥＳ、フィールド中に個別的な数値４．５、そして６を記憶されている。従ってこれらのフィールドのタグもｄｉｓｃｒとマークされる。
本オブジェクト記憶全体はＶＬＳＩ（超ＬＳ Ｉ）技術に組み込むことを意図している。従って、各ビットセルはＶＬＳＩ技術に組み込まれるように設計されており、非常に多数のビットセルを高密度に実装することに関して最適化されている。第５図から分かるように、本ビットセルは４本の接続（配線）しか有していない。それらは、定常的に電源電圧を供給する第１の接続Ｖｃｃ、それぞれ以下に詳細に説明するように少なくとも３つの異なる制御状態に設定可能な第２、第３、そして第４の接続ｉｃｅ、ｄ、ｄ零である。
第５図に示されたビットセルの実施例は４トランジスタのＣＭＯＳセルになっている。それらのトランジスタは図示の例ではｎ形トランジスタである。しかし、このビットセル中の部品は多くの異なる種類のものでよく、それらは後に示す部品の表から明らかになろう。４トランジスタのＣＭＯＳセルはスタティック梨のもので、抵抗負荷を有する。このセルは各々の側から制御可能なフリップフロップである。アクセス配線ａＣＣと電源配線Ｖｃｃの間に、それぞれＭＯＳ ＦＥＴのソース／ドレイン経路と負荷、ＴＩおよびＬＸとＩ２およびＬ２とをそれぞれ直列に含む２本の直列接続が並列に配置されている。トランジスタＴＩのドレインはトランジスタＴ２のゲートへつながれ、トランジスタＴ２のドレインはトランジスタＴＩのゲートへつながれている。ダイオードＤｌか、トランジスタＴＩのドレイン、負荷Ｌ１、トランジスタＴ２のゲートの相互接続点ｎｌと配線ｄとの間につながれている。ダイオードＤ２が、トランジスタＴ２のドレイン、負荷Ｌ２、トランジスタＴＩのゲートの相互接続点ｎ２と配線ｄネとの間につながれている。ダイオードＤＩとＩ２はそれぞれ、ド１／インとゲートとを互いにつながれ、それぞれ配線ｄと６本へつながれたＭＯＳＦＥＴによって提供されている。
この回路要素の本質的な特徴は、ダイオードＤＩとＩ２が配線ｄとｄ零とに相対的に一方向にしか電流を流さない要素であるということと、トランジスタがそれらのゲートの電位の変化によって電流を制御することができる能動要素であるということである。相互接続点ｎｌとＩ２は１つのビット情報に関する電荷をそこに蓄えることのできるノードである。各負荷は抵抗のように振る舞う要素である。
第５図の実施例で電圧Ｖｅｃは高電位にあるように示されている。このとき、ダイオードＤＩとＩ２はそれぞれ配線ｄまたは６本からノードｎｌまたはＩ２へ電流を流すような方向に配置されている。能動要素Ｔ１またはＩ２の抵抗値は、それらのゲート電極の電位が上昇するに従って減少する。この時、ノードの電位は低下する。しかし、他の実施例においては、電位や電流は第５図に示した実施例の場合とは逆の方向のものとなるように選ぶことができる。
第５＠の回路の部品は数多くの別のものから選ぶことができる。ダイオードＤｉとＩ２は次のような部品のなかから選ぶことができる：（１） ドレインとゲートを相互接続したｎチャネルＭＯＳＦＥＴ（正電圧）（２）ドレインとゲートを相互接続したｐチャネルＭＯＳＦＥＴ （負電圧）（３）ｐｎダイオード（正電圧、負電圧、ダイオード逆極性）（４）ショットキーダイオード（正電圧、負電圧、ダイオード逆極性）能動要素Ｔ１およびＩ２としては次の部品が使用できる：（１） ｎチャネルＭＯ３ＦＥＴ（正電圧）（２）ｐチャネルＭＯ３ＦＥＴ （負電圧）（３）ｎｐｎ）ランジスタ（正電圧）（４）ｐｎｐトランジスタ（負電圧）負荷ＬｌおよびＬ２としては次の部品が使用できる。
（１）抵抗（２）ドレインとゲートを相互接続されたｎチャネル・エンハンスメント型ＭＯ３ＦＥＴ （正電圧）（３）ドレインとゲートを相互接続されたｐチャネル・エンハンスメント型ＭＯｓ ＦＥＴ（負電圧）（４）ドレインとゲートを相互接続されたｎチャネル・ディプリーション型ＭＯＳ ＦＥＴ （正電圧）（５）ドレインとゲートを相互接続されたｐチャネル・ディプリーション型ＭＯ３ＦＥＴ （負電圧）（６）ゲートをＭ御電極とし、ソースとドレインを駆動接続とするｎチャネルＭＯ８ＦＥＴ （正電圧）（７）ゲートを制御電極とし、ソースとドレインを駆動接続とするｐチャネルＭＯ３ＦＥＴ（負電圧）（８）ベースを制御電極とし、エミッタとコレクタを駆動接続とするｎｐｎ トランジスタ（正電圧）（９）ベースを制御電極とし、エミッタとコレクタを駆動接続とするｐｎｐ ）ランジスタ（負電圧）ここで正電圧、負電圧というのはそれぞれＶｃｃがアースに対して正であるか負であるのかを意味する。以下において用いられる”低′、”高’を圧という表現は、該当ビットセル中の電圧が正であるか負であるかに関連している、すなわち前記第１接続の電圧Ｖｃｃがアースに対して正であるか、負であるかに関連している。
ビットセル回路の第２の実施例が、そのビットセルの配線ｄ、ｄネ、そしてａＣＣに対するドライバと共に第６図に示されている。第５図の要素に対応する要素には同じ参照符号が用いられている。ビットセルフ′は破線で取り囲まれて示されている。負荷はそれぞれ、ＭＯＳＦＥＴ ＩＩとＩ２のソース／ドレイン経路であって、この例ではｐ形として示されている。すなわち、この例でｎ形として示されたトランジスタＴＩおよびＩ２とは逆の形である。トランジスタＩｆのゲートはノードｎ２へつながれ、トランジスタ１２のゲートはノードｎｌへつながれている。
第５図と第６図の両方のビットセル実施例に関して、それらのビットセルは値ｖｓｔｏｒｅを記憶することができ、その値は′真°か゛偽′かのいずれかである。このビットセルは、配線ａｃｅ 、 ｄ、、ｒｌｌ上上電位を違えて設定することによっていくつかの異なる機能状態に設定可能であるような構造になっている。
制御状態は、すべての配線に関して高レベル、低レベル、セル中へ電流流入あり、そして配線ａＣＣに関してセルからの電流流出あり、である。配線ａＣＣはアクセス配線であって、ヘッド８から記憶セル中のすべてのビットセルフへつながれている。第３および第４の配線ｄ、ｄ零は、セルの読み書きが行われ、アクセス配Ｊｌｌａｃｃが低レベルＬＯＩＩＩの時には互いに反転した信号を有する。
ヘッド８中の駆動およびセンス増幅器は第６図の破線の四角の中に模式的に示されている。アクセス配線ａＣＣの制御はヘッド８中で行われ、ヘッドは電圧Ｖｒ、Ｖ３そして予備充電信号ｐｒｅｃｈの供給も行う外部の制御装置例えばコンピュータから制御される。この例ではｎ形として示された第１のトランジスタＴ３はそれのソースを電圧Ｖｒへつながれ、それのドレインを記憶セル中のすべてのビットセルフ′のアクセス配線ａｃｃへつながれ、それのゲートにはクロック信号とみなすことができる予備充電信号ｐｒｅｃｈが供給されている。この例ではｎ形として示された第２のトランジスタＴ４はそれのソースを電圧Ｏボルトへつながれ、それのドレインを記憶セル中のすへてのビットライン７′のアクセス配線ａｃｃへつながれ、それのゲートを外部制御装置によって制御され、外部制御装置はアクセス配線ａｃｅ上へ電圧０ボルトが設ットセルへつながれているので、すべてのビットセルが配線ａｃｅに関して同じ制御を受けることになる。配線ａＣＣを制御するためには、第１フエーズにおいて予備充電が行われ、ＭＯＳ ＦＥＴ Ｔ３をそれの導通状態へ制御し、それによって配線ａＣＣを電圧Ｖｒに設定する。次のフェーズでは、配線ａＣＣに関して低電圧か高電圧かの’ ｉｃｅの電圧レベルは増幅器ＡＭＰ中で増幅され、それ以降の操作のために外部回路へ転送される。
要素ヘッド全体の実施例は第８図に示されており、以ついては本発明の範囲に含まれないので、これ以上説明することはしない。
ビットセル配線ｄおよびｄネに関する駆動およびセンス回路９の例が第６図の別の破線囲みの中に模式的に示されている。しかし、この回路９は配線ｄおよびｄネをのうちの１っである。
配線ｄに関する書き込み回路は第１のトランジスタ対、Ｔ５およびＴ６を含んており、この例では最初のものはｎ形に、後のものはｐ形に示されているか、それらのドレインは配線ｄへつながれ、電圧分割器を構成している。
トランジスタＴ５はそれのソースを電位Ｖ「へつながれ、それのゲートには予備充電信号ｐｒｅｃｈを供給されている。
他方のトランジスタＴ６はそれのソースを電位Ｖｃｃへつながれ、それのゲートには、以下に更に説明するように配線ｄへ電位Ｖｃｃを供給すべき時に低レベルとなる制御信号Ｖ４が供給されている。配線ｄに関する書き込み回路はまた、ソースをアースへつながれ、ゲートを外部制御装置からの入力ＷＲＩＴＥへつながれたｎ形トランジスタＴ１１のドレインと電圧源Ｖｃｃとの間に接続されたｐ形トランジスタＴ９およびｎ形トランジスタＴＩＯのソース／ドレイン経路の直列接続を含んでいる。トランジスタＴ９とＴＩＯのドレインの相互接続点はトランジスタＴ６のゲートへつながれ、電圧Ｖ４を存している。トランジスタＴ９のゲートには、予備充電の間、導通トランジスタＴ９を通してトランジスタＴ６のゲートを電源電圧Ｖｃｃへつなぐための反転予備充電信号ｐｒｅｃｈｔが供給されている。
配線６本に関する書き込み回路は直列に接続された第２のトランジスタ対、Ｔ７とＴ８を含み、この例では最初のものはｎ形に、後のものはｐ形に示されているが、それらはドレインを配線ｄ零へつながれ、電圧分割器を構成している。トランジスタＴ７はそれのソースを電位Ｖｒへつながれ、それのゲートには予備充電信号ｐｒｅｃｈを供給されている。他方のトランジスタＴ８はそれのソースを電位Ｖｃｃへつながれ、それのゲートには、配線６本へ電位Ｖｃｃを供給すべき時には低レベルとなる制御信号ｖ５が供給されている。
配線ｄ零に関する書き込み回路はまた、トランジスタＴｌｌのドレインと電源電圧Ｖｃｃとの間につながれたｐ形トランジスタＴＩ２とｎ形トランジスタＴ１３のソース／ドレイン経路の直列接続を含んでいる。トランジスタＴ１２とＴ１３のドレインの相互接続点はトランジスタＴ８のゲートへつながれ、電圧Ｖ５を運んでいる。トランジスタＴＩ２のゲートには、予備充電フェーズの間に導通トランジスタＴＩ２を通してトランジスタＴ８のゲートを電源電圧Ｖｃｃへつなぐための反転予備充電信号ｐｒｅｃｈ零が供給されている。
ＬＬＥ入力および出力に関する外部配＃Ｉ ｌＮ１０ＵＴは２つの３状懸インバータへつながれている。出力を配線ｌＮ１０ＵＴへつながれた３状態インバータの１つは２個のｎ形トランジスタＴＩ４、Ｔ１５と２個のｐ形トランジスタＴ１６、Ｔ１７のソース／ドレイン経路の直列接続を含んでいる。
トランジスタＴ１６のゲートは信号ｂｉｔｉｎを供給する外ｎｔｔｓｍ配線へつながれ、またトランジスタＴ１５のゲ−トには反転信号ｂｉｔｉｎ本が供給されている。入力を配線ｌＮ１０ＵＴへつながれた３状態インバータの第２のものは、２個のｎ形トランジスタＴ１８、Ｔ１９と２個のｐ形トランジスタＴ２０、Ｔ２１のソース／ドレイン経路の直列接続を含んでいる。トランジスタＴＩ９のゲートは信号ｂｉｔｉｎを供給する外部制御配線へつながれ、またトランジスタＴ２０のゲートには反転信号ｂｉｔｉｎ＊が供給されている。第２の３状態インバータの出力はトランジスタＴ１３のゲートへつながれ、またインバータＩＮＶ ｔ−経てトランジスタＴＩＯのゲートへつながれている。
読み出し増幅器はｎ形トランジスタＴ２２を含み、トランジスタＴ２２はそれのソースをアースへつながれ、それのゲートを、トランジスタＴ２２を常に導通させて電流源として機能するように保っている一定電圧Ｖｂｉａｓへつながれ、それのドレインには、それぞれ１個のｎ形トランジスタと１個のｐ形トランジスタとを直列接続したもの、すなわちＴ２３およびＴ２４とＴ２５およびＴ２６が２本並列につながれており、それらの直列接続の他端は電源電圧Ｖｃｃへつながれている。ｐ形トランジスタＴ２４とＴ２６のゲートは相互接続されて、トランジスタＴ２３と７２４のドレインの相互接続点へつながれている。トランジスタＴ２３のゲートはビットセルフ。
の配線ｄへつながれ、トランジスタＴ２５のゲートは配線６本へつながれている。
信号ｐｒｅｃｈおよびｐｒｅｃ１１零に関して各クロック周期は、予備充電フェーズと実行フェーズとに分割され、前者のフェーズにおいては信号ｐｒｅｅｈが高レベルにあり、後者のフェーズにおいては信号ｐｒｅｃｈ本は低レベルで外部制御装置からのその他の制御信号が実行されるべき動作を決定するようになっている。このように、予備充電フェーズでは、配Ｉｓｄ、ｄ本、そしてａＣＣはそれぞれトランジスタＴ５、Ｔ７、そしてＴ３を経て電圧Ｖｒへ予備充電される。
信号ｂｉｔｉｎおよびｂｉｔｉｎ京はビットセルフ゛ との間でデータをやりとりすべき時を制御する。信号ｂｉｔｉｎが低レベルで信号ｂｉｔｉｌが高レベルの時はデータは第１の３状態インバータによってビットセルから配線ｌＮ１０υ丁へ転送される。信号ｂｉｔｉｎが高レベルで信号ｂｉｔｉｎ零が低レベルの時はデータは第２の３状態インバータによって配線ｌＮ１０ＵＴからビットセルへ転送される。
フェーズ２の読み出し動作時には、配線ｄＳｄ本、そしてａＣＣがＶ「へ予備充電された後、配線ｄおよびｌは浮遊状態におかれ、配線ａＣＣはトランジスタＴ４を導通させる高電圧ｖ３によって電圧０ボルトに設定される。
このことは最も低い電位にあるノード、例えばｎｌをＶｒとＯボルトとの間の電位まで引き下げる。このため、配線ａＣＣへ、配線ｄからノードｎｌへ電流が流れる。この電流は配線ｄを放電させ、従って配線ｄ上の電圧は低下する。この電圧低下が読み出し増幅器Ｔ２２ないしＴ２６りＴ２５とＴ２６のドレインの相互接続点へ供給され、また第１の３状態インバータＴ１４ないしＴ１７の入力へ送られる。信号ｂｉｔｉｎが低レベルで、信号ｔｌｉｔｉｎ本が高レベルであるため、読み出され増幅されたビット値が入力／出力配線ｌＮ１０ＵＴへ転送される。フェーズ２において配線ｄおよび６本が能動的に駆動されないということは重要である。それはその時に配線の一方で電圧低下が発生すべきでないからである。
このように、読み出し動作に関しては、ｄと６本は両方とも初期には電位Ｖｒが与えられる。ｄとｄ零は両方とも本質的に電位Ｖｒに保たれるが、セル中への″電流流入”が配線ｄとｄ零の一方を放電させるため、それらの一方が幾分低下する。ここでＶｒは′低”レベルと定義したので、低電位というのは”低”レベルよりも低いことになる。ｄ、！：ｄ零が読み出し値を与える。ｄがｄ零よりも低い場合はＦＡＬＳＥを与え、ｄが６本よりも高い場合はＴＲＵＥを与える。書き込み禁止、ＦＡＬＳＥ書き込み、ＴＲＵＥ書き込み、書き込み禁止および比較禁止の動作に関しては、配Ｊｌｌｄおよびｄｔ上のｆｆ１Ｈ電位は何等の情報も提供しない。
フェーズ２における書き込み動作に関しては、配線ｄ１ｄ零、そしてｉｃｅのＶｒへの予備充電の後、トランジスタＴ４を導通させる高電圧ｖ３によって配線ａＣＣは電圧Ｏボルトに設定される。記憶されるべき値は入力／出力配線［Ｎ１０ＵＴ上へ与えられる。信号ｂｉｔｉｎが高レベルで、信号ｂｉｔｉｎ本が低レベルの時は、第２の３状態インバータＴ１８ないしＴ２１が駆動され、配線ｌＮ１０ＵＴ上の値をそれの出力へ転送させる。トランジスタＴｌｌのゲート上の制鵡信号ｗｒｉｔｅが高レベルの時は、トランジスタＴｌＯおよびＴＩ３のソースはＯボルトへつながれる。
第２の３状態インバータＴ１８ないしＴ２１からの高レベル信号、すなわち”０”またはＦＡＬＳＥの書き込みは、トランジスタＴ１３を導通状態へ制御し、電圧ｖ５を低電圧へ設定し、トランジスタＴ８は導通状態へ制御され、配線ｄｔは電圧Ｖｃｃへ、すなわち高レベルへ設定される。
第２の３状態インバータからトランジスタＴＩＯのゲートへ供給される反転信号は低レベルで、それを非導通状態に保ち、予備充電フェーズ期間に電源電圧Ｖｃｃへつながれている電圧Ｖ４はこの電圧に保たれる。トランジスタＴ６は非導通状態に保たれ、予備充電期間にトランジスタＴ５を通して配線ｄへつながれた電圧Ｖｒは保存される。
第２の３状態インバータＴ１８ないしＴ２１からの低配線ｄＪ：ｒＪＲする書き込み回路Ｔ５、Ｔ６、Ｔ９、ＴＩＯを制画し、それをインバータ［ＮＶを通して高電圧Ｖｃｃに設定し、一方、書き込み回路Ｔ７、Ｔ８、Ｔ１２、Ｔ１３は配線６本の電圧をそれが予備充電フェーズの間に設定された電圧Ｖｒに保つ。
上述の例から明かなように、第６図に示された実施例で記憶ノードｎ１とｎ２は次に述べるように使用される。ノードｏｆと０２の一方または両方は動作サイクルの第２フェーズ間に、制御信号Ｖ３ 、 Ｖ４ 、そしてＶ５のどれが使用されるか、すなわち配線ｉｃｅが０ボルトに設定されるか、あるいは配線ｄおよび６本の一方もしくは両方がＶＣＣに設定されるかに依存して、充電または放電される。
上述のように、各動作サイクルは予備充電期間と実行期間とで構成される。すなわち、以下で、配線ａｅｃが高レベルに設定されるといえばそれは実行期間中に配線ａＣＣ上の電圧をＯボルトに設定するように信号ｖ３がトランジスタＴ４を制御しないことを意味する。同様に、以下で配線ｄまたはｄｔが低レベルに設定されるというのは、実行期間中に電圧Ｖｒよりも高い電圧Ｖｃｃを配Ｊｌ！ｄおよびｄｔへつなぐ状態へトランジスタＴ６またはＴ８を制御することを制御信号Ｖ４またはＶ５が行っていないことを意味する。しかし、配線ｄおよび６本が高レベルに設定されると、トランジスタＴ６またはＴ８は電圧Ｖｃｃをその配線へつなぐように制御される。
記憶セルエリアは比較的拡張性のあるものである。例えば、２５６個の記憶セルを含むと仮定すると、それはそれぞれトランジスタＴ５、Ｔ６とＴ７、Ｔ８の多対が、２５６個のビットセルすへての記憶セル中で１つのビットセル用として機能する配線へつながれることを意味する。従って、そのトランジスタの大きさはバス全体の容量と望ましい速度とに応じて調節されるべきである。
電圧Ｖ「はＶｒと駆動増幅器インバータとの間の既知の関係を保つように、短絡されたインバータから生成させることができる。ヘッド中のアクセス回路はビットセルを制御し、またビットセルからの情報を捕らえることも行う。
次の機能状態が制御状態によって設定できる：休止 ：セルは単に値ｖ ５ｔｏｒｅを記憶している。
ＰＡＬＳＥ読み出し ：値ｖｓｔｏｒｅ ＝ＦＡＬＳＥが読み出される。
ＴＲ１ＪＥ読み出し ：値ｖｓｔｏｒｅ ＝ＴＲＵＥが読み出される。
読み出し禁止 コセルは単に値ｖ ５ｔｏｒｅを記憶している。
ＦＡＬＳＥ書き込み ：記憶値’ｖｓｔｏｒｅか′偽′に設定される。
ＴＲＵＥ書き込み ：記憶値ｖ ５ｔｏｒｅが′真′に設定される。
書き込み禁止 ：セルは単に値ｖ ５ｔｏｒｅを記憶している。
ＦＡＬＳ８比較 ：記憶値ｖ ５ｔｏｒｅが値°偽° と比較される。
ＴＲＵＥ比較 ：記憶値ｖ ５ｔｏｒｅが値真゛ と比較される。
比較禁止 ：セルは単に値ｖ ５ｔｏｒｅを記憶している。
次に示すのはビットセルの異なる動作モードに対する動作表である。
動作モード ａｃｃ ｄ ｄ零体止 低レベル 低レベル 低レベルＦＡＬＳε読み出し 低レベル 電流流入 高レベルＴＲＵＥ読み出し 低レベル 高レベル 電流流入読み出し禁止 高レベル 任意 任意ＦＡＬＳＥ Ｉき込み 低レベル 低レベル 高レベルＴＲＵＥ書き込み 低レベル 高レベル 低レベル書き込み禁止 高レベル 任意 任意ＦＡＬＳＥ比較 任意 低レベル 高レベルＴＲＵＥ比較 任意 高レベル 低レベル比較禁止 任意 低レベル 低レベルＰＡＬＳＥ比較とＴＲＵＩＥ比較に関して、もし比較の結果がＤＩＦＦＥＲＥＮＴ （不一致）であれば、配線ａｃｃは電流流出状態を有するはずである。
ＦＡＬＳＥ比較とＴＲＵＥ比較動作に関して、配線ａｃｅ （アクセス配ＪＩＩ）が比較結果を与える。配線ａＣＣはＶｒへ予備充電され、入力データは配Ｊｌｉｄへ与えられ、それの反転値が配線ｄｔへ与えられる。もしビットセル中に記憶されている値が入力データと異なれば、配ＪｌｌａｃｃはダイオードＤＩまたはＤ２の一方を通り、またそれに対応するｎ形トランジスタＴＩまたはＴ２を通しで充電される。
このことはヘッド８中の増幅器ＡＭＰによって検出される。
比較された結果、ＰＩＴ （一致）か検出されれば、配線ａＣＣは電位Ｖｒに保たれる。
電流流入および電流流出という表現は、時系列の中で問題にしている配線に対して電荷の出入りがあることを表現している。これは通常、初期にその配線を休止の動作モードでそれぞれ高レベルまたは低レベルへ設定しておき、その後実際のモードへ変化させることで生ずる。
その時、問題にしている配線に対してそれぞれ、電流が充電または放電する。電流のない時には、電荷の転送は無視できる。従って、その時系列では電圧変化は生じない。
第７Ａ図と第７Ｂ図に示された優先度デコーダ２の実施例は４ブロツクに分割されている。第７Ａ図に示されたように、各４ブロツクは１対の左側配線ｇｒａｎｔａおよびｒｅｑａと４対の右側配線ｒｅｑｏ、ｇｒａｎｔｏ、 、 、 、ないし０．。
ｒｅｑ３、ｇｒａｎｔ３を存している。
第７Ｂ図に示されたように、第１の４ブロツク２０は、それの右側配線の４対を４個の４ブロツクの左側配線の多対へつながれている。第２列の４ブロツクについてはそれらのうち外側の２１と２２とが示されている。ブロック２０と２１およびブロック２０と２２はインバータ増幅器２３および２４によって相互接続されており、増幅８２３はそのブロックチェーンの中で上のブロックに対して優先度要求が必要であるという情報を下のブロックへ与えており、また増幅器２４はそのブロックの中の上のブロック−＼、許ｉＪ （ｇｒａｎｔ ）が与えられたという情報を与えている。このように、第２の４ブロツク列中の、ブロック２１．、．２２の数は４である。
第２の列中の各ブロックは次に、第２列のブロックが４ブロツク２０へつながれているのと同じようにして第３のブロック列中の４個の４ブロツクへつながれる。第３の列中の４ブロツクの数は従って、１６となる。最も外側の４ブロツク２５および２６だけを示しである。
次に、第３列中の各ブロックは同じようにしてブロックの第４列中の４個の４ブロツクへつながれる。従って、第３列中の４ブロツクの数は６４となる。最も外側の４ブロツク２７および２８だけを示しである。
第４列中の４ブロツクの右側の配線はオブジェクト記憶へつながれている。第７Ｂ図から明らかなように、多対は記憶セルｌのためのバス■２およびＩ３として機能するようになっている。
２５６個のクロージャに対して８５個のブロックが設けられている。最も下のブロック２８は最も下の、記憶セル番号０まで下がった記憶セル用のものであり、また、最も上のブロック２７は最も上の、記憶セル番号２５５まで上がったセル用のものである。
第７Ａ図と第７Ｂ図に示された構成はドミノ式の予備充電論理を採用しており、そこでは優先度フルデコーダはカスケード接続されたド、ミノステージを含み、それらは例えば最も下のブロック２８中のｒｅｑＯからすべての優先度デコーダブロックを経由して戻ってくるような要求信号の転送に対応しており、それによって記憶セル番号０だけを除いたすべての記憶セルに対して偽の許諾信号を与えるようになっている。
第７ａ図に示されたように、各４ブロツクは５行のＭＯＳ ＦＥＴトランジスタを含み、各行には下側の行よりも１個多いＭＯＳ ＦＥＴが含まれている。但し、第５番目の行だけは例外で、それは第４番目の行と同数のＭＯＳ ＦＥＴを含んでいる。
はとんどが下の方の４列中の右側にあるＴ ｒＯ，ＯないしＴ ｒ３．０のＭＯＳ ＦＥＴの各々はｐ形として示され、それのゲートをクロック信号源へつながれ、それのドレインを正の電源へつながれ、それのソースをそれぞれ許諾配線、ｇｒａｎｔＯ，ｇｒａｎｔ１１ｇｒａｎｔ２、またはｇｒａｎｔ３へつながれている。最も上の行のＭＯＳ ＦＥＴ Ｔｒ４．０はそれのソースを、ｉを０から３の番号とした時の配線ｇｒａｎｔｉへつながれる替わりに、インバータ２３を通してクロックカスケード中の次に下のブロックへつながれた配線ｒｅｑａへつながれている。
ｎ形として示されているＭＯＳ ＦＥＴの残りのもの、第１行のＴ ｒＯ，Ｌ第２行のＴｒｌ、１とＴｒｌ、２、第３行中のＴｒ２．１． Ｔｒ２．２、そしてＴ ｒ２．３、第４行中のＴ ｒ３．１、Ｔ ｒ３．２、Ｔ ｒ３．３、そしてＴ ｒ３．４、第５行中のＴ ｒ４．２、Ｔ ｒ４．３、Ｔ ｒ４．４、モしてＴ ｒ４．５はそれらのソースをアースへつながれ、それらのドレインを下の方の４行に関しては許諾配線、ｇｒａｎｔＯｌｇｒａｎｔｌ、 ｇｒａｎｔ２、そしてｇｒａｎｔ３へそれぞれつながれ、第５行については配置１！ｒｅｑａへつながれている。
配線ｇｒａｎｔａはＭＯＳ ＦＥＴ ＴｒＯ，Ｌ Ｔｒｌ、Ｌ Ｔｒ２゜ｌ、モしてＴ ｒ３．１の各々のゲートへつながれている。配ｊａｒｅｑｏはＭＯＳ ＦＥＴ Ｔｒｌ、２、Ｔ ｒ２．２、Ｔ ｒ３．２、そしてＴ ｒ４．２の各々のゲートへつながれている。配線ｒｅｑ １はＭＯＳ ＦＥＴ Ｔｒ２．３、Ｔ ｒ３．３、モしてＴ ｒ４．３の各々のゲートへつながれている。配線ｒｅｑ２はＭＯＳ ＦＥＴ Ｔｒ３．４とＴ ｒ４．４の各々のゲートへつながれている。
配線ｒｅｑ３はＭＯＳ ＦＥＴ Ｔｒ４．５のゲートへつながれている。
優先度デコーダは２つのフェーズで動作する。第１のフェーズでは、クロック信号は低レベルであり、すべて（Ｆ） ｇｒａｎ ｔ ｉは高レベル（真）へ予備充電される。従ってすべての信号ｒｅｑ ｉは低レベル（不要）となる。第２フエーズでは、予備充電はクローズされる、すなわちクロック信号は高レベルとなる。従って出力ｒｅｑ ｉのすべて、またはいくつかは高レベルになり、それによって上のｇｒａｎｔｉはすべて低レベル（非選択）に設定され、またｒｅｑａは低レベルに設定される。もしｒｅｑａが低レベルになると、第７図の左側に隣接する４ブロツク中のｒｅｑｉは高レベルに設定される。４ブロツク２０中の信号ｒｅｑａとｇｒａｎｔａは重要でない。しかし、４ブロツク２０中のｇｒａｎｔ ａはアースへつながれる。４ブロツク２０中の信号ｒｅｑａは第１図および第２図の配線１４上へ結果″ＡＮＹ“を与える。
セルクロージャのどれかにつながれたｒｅｑ ｉのどれかが高レベルになれば、それは低レベルにならなければならないからである。
要素ヘッド８の詳細な実施例が第８図に示されている。
この例はオブジェクト記憶をリダクション型のプロセッサに応用するのに適したものとなっている。要素ヘッド８は記憶セルフへのアドレス配線ａＣＣ・を制御し、アドレス配線ａｃｃと、ここではａｎｙ ｔｙｐｅと呼ぶ配線ＡＮＹ １４を検出し、バスとおよびしに対してｗｉｒｅｄ ａｎｄおよびｗｉｒｅｄ ｎｏｒの演算を実行し、そしてバスａおよびｂの読み出しも行う。更に、それは内部ダイナミックメモリビットを含んでいる。
ｎチャネルＭＯＳ ＦＥＴ ｎＯはそれのソース／ドレイン経路を、第６図の電圧Ｖｒと等しい電圧Ｖｒとアクセス配線ａＣＣとの間につながれている。クロックパルスｃｐｂがＭＯＳ ＦＥＴ ｎｏのゲートへつながれている。ｎチャネルＭＯＳ ＦＥＴ ｎｌはそれのソース／ドレイン経路をアースとアクセス配線ａＣＣとの間につながれている。
並列に接続された２つのｐチャネルＭＯ３ＦＥＴｐ２とｐ３のソース／ドレイン経路、ｐチャネルＭＯＳＦＥＴ ｐ４のソース／ドレイン経路、そしてｎチャネルＭＯＳ ＦＥＴ ｎ５のソース／ドレイン経路が直列に接続されて、電圧源Ｖｃｃとアースとの間につながれている。
最も近くのビットセルへ直接つながる配線ａｎｙ ｔｙｐｅはＭＯＳ ＦＥＴ ｐ２のゲートへつながれている。中央制御装置（図示されていない）からの配線ａ＋ａｔｃｈがＭＯＳ ＦＥＴ ｐ３のゲートへつながれている。アクセス配線ａＣＣは、ゲートをアクセス配線ａｃｅへつながれたｐチャネルＭＯＳ ＦＥＴ ｐｉとｎチャネルＭＯＳＦＥＴ ｎＯの直列接続されたソース／ドレイン経路を含ムインバータＥＮＶＩを介してＭＯｓ ＦＥＴ ｐ４（７）ゲートへつながれている。ｎチャネルＭＯＳ ＦＥＴｎ７はそれのり−ス／ドレイン経路をインバータ［ＮＶｌとアースとの間につながれている。中央制御装置からの配線ｅｖａ１．ｓすなわち選択評価がＭＯＳ ＦＥＴ ｎ７のゲートへつながれている。
中央制御装置からの配線ｓｅｔ、ｓすなわち選択設定がＭＯＳ ＦＥＴ ｎ５のゲートへつながれている。
選択ノードとも呼ばれる、ＭＯＳ ＦＥＴ ｐ４とｎ５のドレイン間の相互接続点１１は、ソースをｐチャネルＭＯＳ ＦＥＴ ｐ７のドレイン／ソース経路を介して電圧源＋ｖｅｃへつながれたｐチャネルＭＯＳ ＦＥＴｐ６のドレインへつながれている。中央制御装置からの配線ｒｅｓｅｔ、 ｂがＭＯＳ ＦＥＴ ｐ６のゲートヘラながれている。第２図に示された配線すと同じものである配線すがＭＯＳ ＦＥＴ ｐ７のゲートへつながれている。
ｐチャネルＭＯＳ ＦＥＴ ｐｓがそれのドレインを、第２図に示された配線ａと同じものである配線ａへつながれ、それのソースを相互接続点１２へつながれている。
中央制御装置からの配線Ｗａｎｄ、 ａすなわちｗｉｒｅｄ ａｎｄ ａがそれの反転ゲートへつながれている。ｐチャネルＭＯＳＦＥＴ ｐ９がそれのドレインを配線すへつながれ、それのソースを相互接続点１２へつながれている。中央制御装置からの配線Ｗａｎｄ、 ｂすなわちｗｉｒｅｄ ａｎｄ ｂがそれの反転ゲートへつながれている。ｐチャネルＭＯＳＦＥＴ ｐｌＯがそれのドレインを相互接続点１２八つながれ、それのソースを電源電圧＋Ｖｅｃへつながれている。
相互接続点ｉ１はインバータＩＮＶ２を介してＭＯＳ ＦＥＴｐｌＯの反転ゲートへつながれている。インバータＩＮｖ２は電圧源＋Ｖｃｃとアースとの間に、ｐチャネルＭＯＳＦＥＴ ｐｉ４とｎチャネルＭＯＳ ＦＥＴ ｎ８との直列接続されたソース／ドレイン経路を含んでおり、それらのゲートは相互接続点ｉｆへつながれている。
２つのｐチャネルＭＯＳ ＦＥＴ ｐＨとｐｉ２のドレイン／ソース経路を直列接続したものが配線ａと電圧源＋Ｖｃｃとの間につながれている。中央制御装置からの配線Ｎｏｒすなわちｗｉｒｅｄ ｏｒがＭＯＳ ＦＥＴ ｐｉ２のゲートへつながれている。相互接続点ｉ１はＭＯＳ ＦＥＴ ｐＨのゲートへもつながれている。ｐチャネルＭＯＳ ＦＥＴ ｐｉ３がそ口のソース／ドレイン経路ｆｌＨｍ装置からの配線Ｓ、ａすなわちし選択がＭＯＳ ＦＥＴ ｐｉ３のゲートへつながれている。
ｎチャネルＭＯＳ ＦＥＴ ｎ２、ｐチャネルＭＯＳＦＥＴ ｐｉ５、ｐチャネルＭＯＳ ＦＥＴ ｐ１６のソース／ドレイン経路を直列接続したものがアースと電圧源＋Ｖｃｃとの間につながれている。ＭＯＳ ＦＥＴｎ２とｐｉ５のソース間の相互接続点ｉ３はＭＯＳ ＦＥＴ ｎｌのゲートへつながれている。２つのｐチャネルＭＯＳ ＦＥＴ ｐｉ７とｐｔａを直列接続したものが相互接続点ｉ３と電圧源＋Ｖｅｃとの間につながれている。
選択ノードである相互接続点１１はＭＯＳ ＦＥＴ １ｇのゲートへつながれている。中央制御装置からの配線ｒ／ｗ、 ｂすなわちｂ読み出し／書き込みがＭＯＳ ＦＥＴり１５の反転ゲートへつながれている。中央制御装置からの配線ｒ／ｗ、 ｓすなわち選択読み出し／書き込みはＭＯＳ ＦＥＴ ｐｉ７のゲートへつながれている。読み出しまたは書き込み操作の後にノードｉ３をリセットするために使用される、中央制御装置からの配線ｒ／ｗ汀すなわちリセット読み出し／書き込みはＭＯＳ ＦＥＴｎ２のゲートへつながれている。
第８図に示された要素ヘッドの実施例における論理回路の機能は次のことである。ＭＯＳ ＦＥＴ ｎＯは負のクロックパルス毎にアクセス配線ａＣＣを予備充電し、そしてＭＯＳ ＦＥＴ ｎｌは読み出しまたは書き込み時にそれを低レベルと評価する。ＭＯＳ ＦＥＴ ｎ２はｉ３を低レベルに予備充電し、ＭＯＳ ＦＥＴ ｎｌをオフ、すなわち非導通状態のスタンバイに保つ。
ＭＯＳ ＦＥＴ ｐｉ７とｐｉ８は選択ノードによって制御される読み出し／書き込みを実行する。これは例えば、命令ｍａｔｃｈ 、クロージャセルのマーク消去あるいはそのクロージャセルの識別読み出し、そしてマークを設定するのでなければ、バスしおよびＬ上の情報に依存してどこで異なるアクションを起こすべきかといった命令を行う場合に使用される。
ｍａｔｃｈ関数（ｍａｔｃｈ ｆｕｎｃＨｏｏ）は例えばいわゆるゴールの値である１つの値をコアセル中と記憶セル中で比較し、２つの組を定義するそれらの値を調べる。それらの組がインターセクト（ｉｎｔｅｒｓｅｃｔ ） Ｌ／なければｍａｔｃｈ結果は偽となる。クロージャの部分が完全に評価されない場合にも同様である。
ＭＯＳ ＦＥＴ ｎ５は選択ノードｉｌを予備充電し、ＭＯＳ ＦＥＴ ｐ２ないしｐ４がＭＯＳ ＦＥＴｎ７のゲート上の外部制御装置からの制御によってそれ−を評価する。ＭＯＳ ＦＥＴ ｐ８ないしｐｌＯは外部ｆｌｊｍ装置からの制御信号に依存して、バスａおよび／あるいはバスＬに対してｗｉｒｅｄ ｏｒを実行する。ＭＯＳＦＥＴ ｐＨと１）１２は中央制御装置からの制御によってバスＬに対してｗｉｒｅｄ ｏｒを実行する。
インバータ［ＮＶ２は選択ノード上の選択ビットを反転させる。これはｗｊｒｅｄ−ｏｒと＊ｊｒｅｄ−ａｎｄの両方が実行されるために必要である。ＭＯＳ ＦＥＴ ｐ１３はバスａｔの値を選択ノードヘ−転送する。それが低レベル状態に予備充電されているため、高レベル状態のみが転送される必要がある。最後に、ＭＯＳ ＦＥＴ ｐ６とｐ７が制御されて高レベルを選択するために用いられる。これはマークされた記憶セルを読み出すためとそのセルのマークを消去する命令のために必要である。それは、その時選択ノードは読み出しの実行と同時にリセットされるべきであるからである。この機能は、要素ヘッド中で論理ＡＮＤ演算を実行しなければならないようなその他の種類の命令においても使用できる。
信号ａｎｙ ｔｙｐｅは最も近いビットセルへ直接つながれている。それは記憶値のタイプを含んでいる。ａ＋ａｔｃｈの間、ＭＯＳ ＦＥＴ ｐ３はオフ状態に制御されており、それによって信号＆ｎ’ｌ ｔｙｐｅを存するその配線上の高レベル値がｔｒｕｅ ｍａｔｃｈを生成する。同様に、記憶セルが未使用であるかどうかのテストのために、ＭＯＳ ＦＥＴｐ３がオフ状態に制御されている間に信号ａｎｙ ｔｙｐｅを有する配線上の高レベル状態が選択ノード上の信号５ｅｔｅｃｔを低レベルに留まらせる。同等性のテストのために、ＭＯＳ ＦＥＴ ｐ３はオン状態すなわち導通状態に制御される。
第９図に示されたクロージャヘッドＩＩの実施例は、バスしまたはＬのいずれかに対して優先度操作およびＭＯＤＥ操作を実行することができる。更にこの実施例はラダクシ３ン盟のコンピュータと一緒に使用できるようになっている。同操作は異なるバスに対して同時に実行できる。ＭＯＤＥ操作すなわち第１図と第２図に示された回路中のバス４ （ＭＯＤＥ）操作はバスａｔの高レベルまたは低レベル状態のいずれかに敏感であり、一方それはバスｂ上では低レベル状態にのみ敏感である。このクロージャヘッドはまたバス５（第１図参照）上のグローバル信号Ｍ。
ＲＥをリセットすることができ、また古いバスデータをバスａおよびｂへ読み出し及び書き戻しくｒｅａｄ ａｎｄ ｗｒｉｔｅｂａｃｋ）することができる。
ＭＯＤＥ動作を実行する回路と優先度動作を実行する回路とはどちらも２ステージのドミノ原理に従って設計されている。第１ステージはどちらのバスが入力かを決定し、極性を修正し、また第２ステージは実際の操作を実行する。このように、このクロージャヘッドは２つのフェーズで動作し、第１の予備充電フェーズと第２の実行フェーズとを存している。従って、複数個の予備充ＫｎチャネルＭＯ３ＦＥＴ ｎ２０、ｎ２１．ｎ２２、そしてｎ２３が設けられており、それらのゲートは中央制御装置からのクロック信号ｐｒｅｃｈによって制御されている。
ｎ２０はバスａを予備充電し、ｎ２１はバスｂを、ｎ２２は優先度デコーダ２へのバスｒｅｑを、モしてｎ２３はコンタクトネットＦｌを”低レベル”へ、それぞれ予備充電する。
コンタクトネットＦｌはｐチャネルＭＯ３ＦＥＴ ｐ２０とｐ２１のソース／ドレイン経路を直列接続されたものと、ｐ２２とｐ２３のソース／ドレイン経路を直列接続されたものとを２つ並列につないだものを含んでいる。ネットＦｌは一方はＭＯＳ ＦＥＴ ｎ２３のソース／ドレイン経路を経てアースへつながれ、他方は電圧源＋Ｖｃｃへつながれている。バスａはＭＯＳ ＦＥＴ Ｉ）２０のゲートへつながれ、またインバータｌＮＶ２Ｏを経てＭＯＳ ＦＥＴ ｐ２３のゲートへつながれている。従ってＭＯＳ ＦＥＴ ｐ２３のゲートにはバスし上の反転信号である信号ａ１が供給される。中央制御装置からの信号ｍｏｄｅ、 ａがＭＯＳ ＦＥＴ ｐ２１のゲートへ送られ、中央制御装置からのその信号の反転信号ｍｏｄｅ、 ａｓがＭＯＳ ＦＥＴ ｐ２２のゲートへ送られている。
コンタクトネットＦ１はａネｍｏｄｅ、 ａ対ａ＊＄ｌ１ｌｏｄｅ、 ａｔの関数を実現する。
２つのｎチャネルＭＯＳ ＦＥＴ ｐ２４とｐ２５のソース／ドレイン経路を直列接続したものが電圧源子Ｖｃｃとバスｂとの間につながれている。バスａがＭＯＳＦＥＴ ｐ２４のゲートへつながれ、中央制御装置からの信号ｂａがＭＯＳ ＦＥＴ ｐ２５のゲートへ送られている。
ネットＦｌとＭＯＳ ＦＥＴ ｐ２３のドレインとの間のノードは、ソースをアースへつながれ、ドレインを、第１図と第２図とに示されたｍｏｄｅ信号を供給しているバス４（ＭＯＤＥ）ヘラながれたｎチャネルＭＯＳ ＦＥＴ ｎ２４のゲートへつながれている。２つのｐチャネルＭＯ３ＦＥＴ ｐ２Ｂと９２７のソース／ドレイン経路を直列接続したものが電圧源＋Ｖｃｃとバスｂとの間につながれている。バス４上のｍｏｄｅ信号もまた、そのｍｏｄｅ信号を増幅する２つのインバータＩＮＶ２１とＩＮＶ２２とを経てＭＯＳ ＦＥＴ ｐ２７のゲートへつながれている。信号ｍｏｄｅ、 ｂが中央制御装置からＭＯＳ ＦＥＴ ｐＺ６のゲートへ送られている。
信号ｏｘｏｄｅ−ａはバスａに対してモード演算を実行する。
信号ｍａｄｅ、 ａｔもバスａに対してモード演算を実行するが、このバス上に反転値Ｂ−ｓを生成する。信号ｂａは、もしバスａが”低レベル”にセットされていればそのバスを”高レベル”にセットする。信号ｍｏｄｅ、 ｂは、もしバストモードが２低レベル”であれば、そのバスを”高レベル”にセットする。信号ｐｒｅｃｈはバスととＬを”低しベノピに予備充電するために使用される。
このように、信号ａと信号ａ零のいずれに対してモード演算を実行すべきかの選択はコンタクトネットＦｌの助けによって行われる。次にバス４ （ＭＯＤＥ）がオブジェクト記憶中のすべてのクロージャヘッド１１を介してアースヘセットされる。トランジスタｐ２６のゲート上のｍｍ信号ｍｏｄｅ、 ｂがこれに続いてバスｂを高レベルへ引き上げる。このようにして、２つの異なるテストをバスａと共よう。例えば、バスａとｂのうちの一方に対してＩＨＲＥＤＯＲが実行され、他方に対してはＷＩＲＥＤ ＡＮＤが実行される。
れる。別の状態はバスＬ上の結果に基づいた別の演算を実行するというものである。
２つのｐチャネルＭＯＳ ＦＥＴ ｐ２８とｐ２９のソース／ドレイン経路の直列接続が電圧源＋Ｖｃｅとバスｂとの間につながれている。優先度デコーダ２からの信号ｇｒａｎｔがインバータＩＮＶ２３を介してＮＡＮＤゲートＮＡＮＤ １の１つの入力へつながれ、それの第２の入力には信号ｊｅｑがつながれている。このＮＡＮＤゲートはソース／ドレイン経路を直列接続された２つのｎチャネルＭＯＳ ＦＥＴ ２５と２６を含み、更に、ソース／ドレイン経路を並列に接続され、ＭＯＳ ＦＥＴ ｎ２６のドレインと電源電圧Ｖｃｅとの間につながれた２つのｐチャネルＭＯＳ ＦＥＴ ｐ３２とｐ３４を含んでいる。ＭＯＳＦＥＴ ｎ２５のソースはアースへつながれている。信号ｇｒａｎｔ零がＭＯＳ ＦＥＴ ｎ２６とり３４のゲートへ供給され、信号ｒｅｑがＭＯＳ ＦＥＴ ｎ２５とｐ３２のゲートへ供給されている。ＮＡＮＤゲートの出力はＭＯＳＦＥＴ ９２８のゲートへつながれ、またソース／ドレイン経路を電源電圧Ｖｃｅと配線ＭＯｆ？Ｅ ５との間につながれたｐチャネルＭＯＳ ＦＥＴ ｐ３３のゲートへつながれている。中央制御装置からの信号ｇｒａｎｔ、ｂがＭＯＳＦＥＴ ｐ２９のゲートへ供給されている。
２つのｐチャネルＭＯＳ ＦＥＴ ｐａｏとｐ３１のソース／ドレイン経路の直列接続が電圧源＋ｖｃｃと優先度テコーダ２へのバスｒｅｑとの間につながれている。中央制御装置からの信号ｐｒｉｏがＭＯＳ ＦＥＴ ｐ３０のゲートへつながれ、バ４ＬがＭＯＳ ＦＥＴ ｐ３１のゲートへつながれている。
中央制御装置からの信号ｐｒｉｏは優先度デコーダ２へ要求信号を送るために使用される、すなわちもしバスわが”低レベル”であれば高レベル信号ｒｅｑを供給する。
ＮＡＮＤゲートｐ３２、ｐ３４、ｎ２５、ｎ２６は信号ｒｅｑが高レベルであるか、そして信号ｇｒａｎｔが低レベルであるかを、すなわち優先に対する要求があっても選択されていないかを調べる。そのような場合には、ＮＡＮＤゲートは低レベルとなり、バス５ （ＭＯＲＥ）を”高レベル”にセットする、すなわち優先に対する要求があることを示す。
信号ｇｒａｎｔ、ｂは、もし信号ｒｅｑが２高レベル”で、信号ｇｒａｎｔが“低レベル”であれば、バスＬを２高レベル”にセットするために使用される。その後、まず中央制御装置から信号ｐｒｉｏが供給され、次にオブジェクト記憶中の多くて１つの記憶セルにおける信号ｇｒａｎｔ、 ｂがバスｂを”低レベル”にする。
本発明は特定の実施例について説明してきたが、当業者には本発明の範囲からはずれることなく、本発明の要素に対して各種の変更や置き換えが可能であることが理解されよう。更に、本発明の教えるところの本質からはずれることなく修正かなされるであろう。
メモリバスＦＩＩ３３Ｆ旧、７Ａ要約口外部制御に関して第１の制御バス構成（ａｎｙ−ｔｙｐｅ。
Ｖｒ 、 ｃｐｂ 、 ５ｅｔ−ｓ 、 ｍａｔｃｈ 、 ｒ／ｗ、ｓ 、 ｒ／ｗ、ｂ ％ｒｈｔ、ｒ 。
Ｗａｎｄ、ａ、 Ｗａｎｄ、ｂ％Ｎｏｒ 、 ｓ、ａ 、 ｒｅｓｅｔ、ｂ 、 ｍｏｄｅ、ａ。
ｍｏｄｅ、ａ零 、 ｐｒｅｃｈ Ｓ ｂａ、ｍｏｄｅ、ｂＳ ｇｒａｎｔ、ｂ 、ｐｒｉｏ、等） 、データに関して第２のメモリバス構成（ｔＬ ｔ２．１ｄ１ｅｎｖ 、 ｖＯｌｖｌ、 ｖ２、ｖ３）を有する連想メモリが与えられる。本メモリは合成情報を記憶するためのいくつかの記憶セル（１）を含む。各記憶セルは、その記憶セルに関して少なくとも選択状態と非選択状態を表示する少なくとも１つのマークを記憶する。それらのマークは前記セル間の探索操作によってセットされる。優先度デコーダ（２）が設けられ、それにはすべての前記記憶セルがつながれ、前記いくつかの記憶セルのうちから１つを選択する。少なくとも１つのグローバルバスが設けられ、それは前記記憶セル間でＡＮＤやＯＲの型の論理演算を実行する。各記憶セル中にはクロージャヘッド（１１）が設けられて前記バスと交信し、実際の論理演算に前記記憶セルが参加するように制御する。各記憶セルは複数のデータオブジェクト記憶フィールド（（ＤＥＮＴＩＴＹ 。
εＮＶ（ｆ？ＯＮＭＥＮＴ 、 ＶＡＬＵＥ／ＤＥＳ、０ 、 ＶＡＬＵＥ／ＤＥＳ＝１ 。
ＶＡＬＵＥ／ＤＥＳ、２ 、ＶＡＬＵ）ｉ／ＤＢＳ、３ ）カ含マレ、それらは１つのデータワードと、前記マークの少なくとも１つをタグの形で記憶することができる。
国際調査報告ＩｍｆｉｌｌｉｅａａｌＡｍｌｃａｌｌｅｓ−ＰＣ丁／ＳＥ９１１００５１３国際調査報告