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JPH05508722A - リダクションプロセッサ - Google Patents

リダクションプロセッサ

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JPH05508722A
JPH05508722AJP91513502AJP51350291AJPH05508722AJP H05508722 AJPH05508722 AJP H05508722AJP 91513502 AJP91513502 AJP 91513502AJP 51350291 AJP51350291 AJP 51350291AJP H05508722 AJPH05508722 AJP H05508722A
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reduction
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reduction processor
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JP91513502A
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カールステット，ラルス　グンナー
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カールステット　エレクトロニク　アクチボラゲット
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】リダクションプロセッサ本発明はりダクションプロセッサに関するものである。
発明の背景コンピュータは１９４０年代に発明された。それ以来革命的速度で開発が行われている。それにもかかわらず、今日のコンピュータのアーキテクチュアは最初のものとほとんど同じである。
大概の改良はハードウェアについて行われた。
ＶＬＳＩが導入されリソグラフィが改善されて僅か５年前にはスーパーコンピュータと呼ばれていたものをワンチップコンピュータとして構築できるようになった。寸法は指数関数的に縮小され今では線幅は１μ■よりも小さくなっている。
活性トランジスタ数だけでなくクロックレートも数桁大きくなっている。線幅の物理的限界は恐らく０．２μｍと思われる。
同じ期間にシリコンの使用についてコンピュータアーキテクチュアは改善されていない。むしろ、大概のコンピュータは高速とするために適量以上のシリコンを使用している。
これらの事実によりシングルプロセッサの速度の発展は今後５年間停止するものと思われる。パラレルプロセッサが導入されたが複雑度が高くなって／’％−ドウエアのコスト増大を招き、大概のプログラムに対してプログラミングコストは手が出ないほど増大した。
相関的に見れば、ハードウェアコストは低減されたが新しいシステムのプログラミングコストは著しく増大し間もなく手が出ないようなレベルとなるであろう。
コンピュータはソフトウェアおよび／１−ドウエアのさまざまなユニットの複雑な組立体である。さまざまなノくラダイムおよび発展段階において、特別な目的のために標準が作られ確立されシステムへ展開された。この非均一性により多数のインターフェイスが生じた。
さまざまな品質およびスタイルのこれらのインターフェイスおよびパラダイムによりユーザやプログラマは機械を使用するのが困難となり一多くの知識を必要とする−また複雑であるため隠されたエラーが生じる。
が開発されつつある。リダクションプロセッサは算術式を含むある種の構造を有するプログラムを実行しこの構造はいくつかのりダクションステップにより簡約化される。したがって、プログラムは他種のコンピュータのように所与のシーケンスで実行されることはない。
制限サイズよりも大きいりダクションプロセッサを開発するにはいくつかの困難が伴う。
プログラミング言語の開発最初の電子計算機の開発によりＦＯＲＴＲＡＮ。
Ｃ０ＢＯＬ、ＡＩｇｏｌ、ＢＡＳ　ＩＣ，Ｐａ５ｃａ１等のこの種のコンピュータに適したいくつかのプログラミング言語の開発か開始された。主として従来のコンピュータ、すなわちジョン　フすン　ノイマンが開発した原理に従って設計されたコンピュータ、により逐次実行される一連のコマンドや命令からなるプログラムが通常得られるため、これらの言語は以後従来言語とも呼ばれる命令型言語と呼ばれている。これらの言語の不便さが高まるにつれ他の一連の言語、Ｌ　Ｉ　Ｓ　Ｐ、Ｉ　ＳＷ　Ｉ　Ｍ、　Ｓｃｈｅｍｅ（ＬＩＳＰ（７）１つの方言）　、ＭＬ、　Ｈｏｐｅ、　５ＡＳＬ等が開発されるようになった。これらの言語開発の背後にある駆動力は概念的単純性、特定マシンにより設計が影響されないことてあった。関数型言語が注目されるようになるまでしばらく時間がかかったが、その１つの理由は関数型プログラムの実行速度が低いことであった。後の開発によりたとえこれらの関数型プログラムが従来のコンピュータで実行されるものでない場合でも、従来のコンピュータにより実行される従来の（命令型）言語プログラムに近いかもしくは同じ速度で実行できる場合もあることが判った。
ソフトウェア危機関数型言語を開発するための実質的な努力が開始されたのは命令型言語の不便さが増してきたためである。１９７０年頃にソフトウェア危機が叫ばれるようになった。
プログラムは次第に複雑になり多数のエラーが含まれることか多く、読み取りおよび理解か困難で特に修正するのか困難となった。その一つの理由は高水準命令型言語によりプログラミングか簡単化されるという期待が高すぎたことてあり−これらの言語は考えていたほど高水準すなわち抽象水準ではなかった。命令型言語はいまだに初期のコンピュータ概念、フオンノイマン型コンピュータ、に適合されておりプログラミング水準はいまだにマシンレベルに近い。関数型プログラミング言語は従来のプログラミング言語のいくつかの欠点を緩和するいくつかの性質を有している。
さらに情報を得て理解するためにテキストブック　“標準ＭＬを使用した関数型プログラミング人ｋｅＷｉｋｓｔｒｏｍ、　Ｐｒｅｎｔｉｃｅ　Ｈａｌｌ　ｌ　９８７を参照した。
本発明の目的および利点を完全に理解するには関数型計算方式が何により構成されるかを理解することが重要である。特に、歴史的に広（行き渡っている命令型方式と比較して理解することが重要である。
“関数型方式”とはプログラムが関数型言語で書かれこれらの言語に特に適した）１−ドウエアを具備するコンピュータに記憶されて実行されることを意味する。同様に、　“命令型方式“とはプログラムが命令型言語で書かれ命令型言語に適したハードウェアを具備するコンピュータに記憶され実行されることを意味する。
しかしながら、関数型言語て書かれたプログラムを従来のコンピュータに記憶して実行することができる。その逆も可能てあり、命令型言語で書かれたプログラムを関数型言語で書かれたプログラムを実行するのに適したコンピュータで実行することもできる。
関数型言語の性質関数型言語で書かれたプログラムはオブジェクトの性質の一組の定義および計算ルールと見なすことができる。
定義は宣言部であり計算ルール、すなわち簡約化すなわち書き換えルール、はコンピュータが実行中に使用する演算部である。関数型言語ではコンピュータに対する高水準インターフニーイスが提供されそれによりプログラマ−はコンピュータのハードウェア関連詳細から離れて抽象することができる。有利な副作用として関数型プログラムは従来の命令型プログラムよりも短くて理解し易い場合が多い。関数型言語の主な欠点の１つは従来のコンピュータで実行するには関数型プログラムを従来言語に変換しなければならないことである。これはコンパイラや解釈プログラムにより行われている。関数型プログラムを有効に記憶および実行するための専用ハードウェアか存在しないために関数型方式の利点のいくつかが保留されているのは明らかである。
発明の目的本発明の主な目的は大概のハードウェアの制約が解消されるプロセッサを提供することである。
本発明のもう１つの目的はリアルタイムで実行される非常に高速のプロセッサを提供することである。
本発明のもう１つの目的はプログラミングが出来るだけ簡単ｆヒされプログラミングの複雑化は均一かつ単純な世界で行われるプロセッサを提供することである。
本発明のさらにもう１つの目的は機械言語、オペレーティングシステム、通信プロトコルおよびプログラミング言語と同時に使用される言語、すなわち単純でソフトウェア水準が最低限とされた言語に適合されるプロセッサを提供することである。
本発明のもう１つの目的は非常に単純でプログラマ−、システム管理者、ハードウェア設計者および部品関係者が柔軟に使用できるプロセッサを提供することである。
本発明のもう１つの目的はセマンテイツクオブジェクトとして挙動する宣言型プログラミング言語に適合されリアルタイムでシステム特性を記述するプロセッサを提供することである。
本発明のさらにもう１つの目的は数値演算器から切り離されて協働する構造演算器を存するプロセッサを提供することである。
発明の要約前記およびその他の目的を達成するために、本発明はある構造を有するプログラムにより制御されさまざまな種類のりダクションを含むいくつかのりダクションステップにより前記構造を簡約化するようにされているリダクションプロセッサについて考慮し、この種の１次プロセッサには活性記憶装置が含まれ、それは次のものを含んでいる。
ａ、各々がりダクション操作を実施させる機会を育する複数個の活性記憶セル、ｂ、各リダクション結果をそれと接続を有する記憶セル内の全セルへ通信する通信ネット。
好ましくは、通信ネットには制御線およびデータ線を有するバス構成が含まれ、全線が前記各記憶セルに接続されており、さらに前記全記憶セルに共通の制御手段か含まれている。各記憶セルはりダクション操作を行うのに必要な全情報を含むことができる。
リダクション情報には前記能の記憶セルの少くとも１つに対する参照を含むこともでき、記憶セルの内容は前記参照によりツリー構造にリンクされている。コアセルと呼ばれる前記記憶セルの少くとも１つがあらゆる種類のりダクションを実施することができ、オブジェクト記憶セルと呼ばれる残りのセルは全種類のりダクションの中のいくつかの限定部分しか実施できない。オブジェクト記憶セルは外部制御用の第１のバス構成およびデータ用の第２のメモリバス構成を存する連想メモリ内に含まれ、それには下記のものが含まれる。
合成情報を記憶する数個の前記オブジェクト記憶セル、前記オブジェクト記憶セルに対する少くともセレクト状態もしくは非セレクト状態を示す少くとも１個のマークを記憶する前記各オブジェクト記憶セル内の手段、前記オブジェクト記憶セル間で探索操作を行って前記マークを設定する手段、および前記全てのオブジェクト記憶セルが接続され前記数個のオブジェクト記憶セルの中の１個を選定する優先順位デコーダ。
少くとも１本のグローバルバスが設けられていて前記記憶セル間てＡＮＤおよびＯＲ型の論理演算を行い、さらに各記憶セル内に前記バスと通信を行う手段が設けられていて前記記憶セルを制御し実際の論理演算に参加する。
数個の１次リダクションプロセッサを接合して２次リダクションプロセッサを表わす方形フィールドとすることかでき、前記方形フィールド内の各１次プロセッサは前記方形フィールド内の各近傍１次リダクションプロセッサへ行くチャネルを含んでいる。
次に、２次リダクションプロセッサを各々が２″×２″のサイズの１次リダクションプロセッサを存する論理領域へ分割することができ、前記論理領域はお互いの側に矩形パターンで設けられ前記２次リダクションプロセッサの前記方形フィールドを被覆するようにされている。
アドレスを有する少くとも１個の参照可能な間接要素が各領域に記憶され、前記要素は所属領域内の記憶セルからしか参照することができない。
１次プロセッサは前記２次プロセッサ内で相互接続を行うことができ、前記２次プロセッサ内で前記領域の配置の内部再定義を行うことにより前記２次プロセッサ内の前記各領域を各方向に半領域だけ変位させることができる。
また、前記数個の１次リダクションプロセッサを各々かバスもしくはリングであるネットワークの階層として接続することかでき、また前記数個の１次リダクションプロセッサを少くとも２種のネットワークか設けられ第１種はバスであり、第２種はリングであり第３種は方形フィールドであるネットワークの階層として接続することかできる。
少くとも１つのボート手段が前記活性記憶手段に接続され、少くとも１つの包囲手段が前記少くとも１つのボー　１一手段に接続されている。
ボート手段に与えられた信号シーケンスを前記活性記憶手段内の少くとも１個の記憶セルに記憶された未定義シーケンス要素を有するシーケンスと比較する手段が設けられ、さらに比較により明確な違いがあれば前記記憶されたシーケンスをｎｏｔｈｉｎｇ　、すなわち矛盾を表わすもの、へ書き換えさもなくば周囲からの信号シーケンスおよびマシンからの記憶シーケンスを単一化した特定シーケンスへ前記記憶シーケンスを書き換える手段も設けられている。
互いに地理的に離された複数個の２次リダクションプロセッサにより３次リダクションプロセッサを形成することができる。
領域制限連想アドレス指定が２次リダクションプロセッサに採用され物理的アドレス指定か３次リダクションプロセッサに採用される。
リダクションによる実行実行されるプログラムはプログラムの各部か閉包で表現される閉包の有向グラフで表現することができる。実行中にこの有向閉包グラフは使用する言語の簡約化規則に従って漸時簡約化される。実行可能な閉包が残っていない場合にはプログラムの実行が完了する。有向閉包グラフはツリーの各節点が閉包であり最頂部節点が根と呼ばれるツリー構造とみなすことができる。次にリダクションによる実行は通常ツリー構造ボトムアップを簡約化し、根から最遠のツリ一部を簡約化し次に根へ向って簡約化を行って実施される。この種の実行は通常要求駆動実行と呼ばれる、すなわち他部分の実行結果に依存するプログラム部分の実行は結果が得られるまで延ばされる。
定義次に、本明細書で使用される式およびその意味に関するリストを載せる。
要素データ構造内の大きなものの一部リスト要素の順序付はシーケンス、各要素は順次リストとなることができる。
挿入リスト全体を１つのセル閉包内に記憶できるような大きさのリストの一部。任意長のリストを表現できるようにする。
閉包プロセスを定義する階層構造実体。閉包は全てそれを一意的に定義する根を存している。リダクションマシンの簡約化作業は閉包に対して行われる。リダクションによりマシンの全状態が変換される。
オブジェクト記憶装置オブジェクトを記憶する記憶セルを含むメモリ。
記憶セルオブジェクト記憶装置内のセル。他の記憶セル内に記憶された他のセル閉包を引用できるセル閉包を記憶する。
セル閉包記憶セル内の内容記憶セルフイールド記憶セル内のフィールド閉包要素記憶セルフイールド内に記憶されたデータ要素閉包識別子閉包を一意的に指定する閉包セル要素標準閉包（ｃａｎｏｎｉｃａｌ　ｃｌｏｓｕｒｅ　）これ以上簡約化できない閉包、すなわちこのセル閉包をさらに簡約化しなければならないように簡約化することができる他のセル閉包を指定する任意の閉包識別子を含まないセル閉包。
目標実行、すなわち簡約化される閉包父値／呼出しフィールド内に少くとも１つの閉包識別子を存する閉包息子息子を指定する閉包識別子を介して他の閉包と連係される閉包息子は父であることもできる。父は息子であることもできる。息子は２Å以上の父を有することができる。父は２Å以上の息子を存することができる。
閉包ネット閉包とその全ての父閉包位置閉包が根であるか節点であるか。
根閉包ツリー内の最頂部閉包節点閉包ツリー内の根ではない閉包ｈｅｒｅ閉包位置を含む記憶セルフイールド型セル閉包内の型コード、すなわちオブジェクトの性質、例えば命令コード、を表わすビットパターン。
遅延（１ａｚｙ）実行可能か、遅延評価か、不活性かを示すセル閉包内の要素。
識別子記憶セル内に記憶されるオブジェクトを指示するのに使用する特種閉包要素環境オブジェクトは同じ環境を与えて分類することができる。
値／呼出し単純値、すなわち直接表現、ｎｏｔｈｉｎｇもしくは他の閉包の呼出し、すなわち間接表現、のいずれかを記憶する閉包要素コアセル構造演算器。コアセルは閉包簡約化を含む構造演算を実施することができる。
ニューメリックＡＬＵ基本的数値および論理演算を実施できる数値演算器。
コアセルはニューメリックＡＬＵを使用して数値演算コアセル内の全ブレーン中を延在するレジスタコア語コアセル内のフルレジスタの内容制限レジスタ値／呼出し型の閉包セル要素を含む寸法とされた限定量のブレーン中を延在するコアセル内のレジスタエレメント語Ｉ＋Ｊｌ’［ｊレジスタもしくはそれと同じ広がりを有するフルレジスタの一部の内容ｎｕｍ語値もしくは呼出しを表わすエレメント語の一部タグ語ｎｕｍ語表現の特徴を示すタグを存するエレメント語の一部リダクション使用する特定プログラミング言語のルールに従って閉包を書換え／再構築すること。
連想オブジェクト記憶装置本発明により１次プロセッサを引き出す際の戦略はオブジェクト記憶装置を数個の記憶セルとして構成することである。このような各セルは１つのセル閉包を含むかもしくは自由な未使用セルでなければならない。セルは任意特定の順序で割付けてはならず利用可能な資源のプールと考えなければならない。
物理的アドレスか無いかもしくは物理的位置に依存しないことが非常に重要であると考えられていた。このような依存性があるといずれ従来のＲＡＭ型デバイスのような問題が生じる。
オブジェクト記憶装置内のセルは全てメモリバス構成により連絡されている。コスト低減のためにこれは重要なことである。数個のボートを使用するような他の構成ではオブジェクト記憶装置のエリアが増大する。しかしながら、メモリバス構成ではメモリサイクル毎に１回の動作しか実施できない。
リダクション機構は各々が識別子を有するセル閉包からなる状態を有し、セル閉包は識別子により互いに連係されてグラフを形成する。グラフに続いて識別子によりセル閉包をアドレス指定することができる。したがって、メモリバスはグラフの全頂点に対する共存バスとして使用することができる。
各セル閉包は環境も有し、それは閉包の環境を与える閉包ツリー内の根閉包を指定する識別子を含むことができる。このようにして、全構造が１回の操作だけでツリー内の１つの閉包から根を介してアクセスすることができる。閉包は同じ環境を有するもので分類することができる。
物理的従属性が無い、すなわちメモリは連想メモリであるため、全ての”アドレス指定”は内容情報に従って行わなければならない。セル閉包、すなわち記憶セル内の内容、は記憶セル内の記憶フィールド内に記憶可能な数個の閉包要素を含んでいる。各記憶要素はいくつかのラベル情報や値表現や未使用表示と共に識別子を含むことかできる。連想探索ではセル識別子、セル環境、セル型、記憶セルフイールド内に書き込まれた値もしくはその組合せ等の任意の閉包要素もしくはその組合せを探索キーとして使用することができる。
閉包要素はそれがアクセス機構のターゲットとして選定されていることを示す特別な選定ビットを含むことができる。ある探索操作ではこれらの選定ビットは記憶セルピット内に設定される。
この種のアクセスには１個もしくは数個の記憶セルを含むことかできる。多セル動作ではさまざまな記憶セルに属する多くの選定記憶フィールドに識別子を記憶することができる。
中央コントロールユニット基本的リダクション規則は非常に多くて各記憶セルに含めることはできない。したがって、リダクション機構は全セル閉包により共有される。ドライブおよびセンスアンプを使用して全てのオブジェクト記憶セルが長いメモリバス線を駆動できるようにされる。中央コントロールユニットはバス信号の時間およびレベルを調整することができる。したがって、全ての通信は中央コントロールユニットを制御装置としてメモリバス構成とされる。
好ましくはプールゲートアレイである中央コントロールユニットは外部ワイヤを介して単純な値の復号を行いコントロールバス構成のオブジェクト記憶装置内の全記憶セルへ大概のコントロール信号を同報する。コントロールユニットの設計情報についてはアジソンウェズリー出版社、１９８０年、カーバーミードおよびラインコンウェイの“ＶＬＳ　Ｉシステム入門”を参照した。
複雑なアクセスパターンを実施できるようにするために、各記憶セル内てプール式か解かれる。この式は中央コントロールユニットからの同報制御語により制御される。制御語は通常記憶セル内の情報を感知すること（こより中央コントロールユニットから引き出される。本発明によるリダクションプロセッサの大概の応用について、記憶セル内でプール式を解くことが重要でありそれは通常の方法でメモリから情報を読み出して処理するよりも効率的であるためである。
エリアオーバヘッドを出来るだけ小さくするためにプール式は出来るだけ小さく選定される。したがって、アクセス機能は慎重に選定される。
こうして、コントロールユニットはオブジェクト記憶装置の機能を制御する。メモリバス構成により全ての記憶セルが連絡される。したがって、数個の記憶セルが読出し命令されることもある。そのためにいくつかの利用可能な候補の中の１つだけを一時に選定する機構が設けられる。選定は全ての記憶セルに接続された優先順位デコーダによって行われる。
コアセル好ましくは、以後コアセルと呼ぶ特定活性記憶セルを設けてオブジェクト記憶装置と協働させ、次にそれが活性記憶装置とみなされる。コアセルはあらゆる種類のＩＪダクションを実施することができるが、連想オブジェクト記憶装置はある種のりダラシ３ンの限定部分しか実施できない。しかしながら、コアセル構成は効率は低いがオブジェクト記憶装置の一部でシミュレートすることができる。
コアセルは複数レベルの式を記憶することができる。
コアセルに記憶される式の基本命令はコアセル内で実行しなければならない。コアセルは構造演算、すなわちコンピュータプログラムにより与えられる構造を書き換える演算、に適合されている。ユニット内のセルの式は書換操作に含まれる表現グラフの技に対応するサイズである。
数値／構造演算器コアセルは構造演算、すなわち大概のりダクション、しか行わないデバイスであり、数値演算器にューメリックＡＬＵ）を使用して数値演算を行う。通常、プロセッサには数値および構造部演算の両方を実施する演算論理装置（ＡＬＵ）が設けられており、この従来技術のＡＬＵは構造および数値演算のためのさまざまな機能部へは分割されない。従来のＡＬＵを使用する場合にはコアセルで実施される構造演算と同等の演算を実施するための小さなプログラムが必要である。
図面の簡単な説明本発明およびその目的と利点を完全に理解するために、次に添付図に関する以下の説明を行う。
第１図は本発明による１次リダクションプロセッサの概略構造を示し、第２図は第１図の１次リダクションプロセッサ内の実施例のメモリの概略設計を示し、第３図は第２図のメモリ内の記憶セルの実施例を略示し、第４Ａ図はセル閉包を記憶できる記憶セル内のさまざまなフィールドの使用を示し・、第４８ＩＮ〜第４ＤＩＮはコアセルの実施例で使用できるコアレジスタを示し、第４Ｅ図はコアセルの実施例において可能なコアレジスタ構成を示し、第５Ａ図〜第５Ｆ図はコアセル内のさまざまなデータ記憶形式を示し、第６図〜第８図はコアセルの動作例を示し、第９図は第１図の１次リダクションプロセッサ内のコアセルの動作面の実施例のブロック図を示し、第１Ｏ図は第９図の動作面に対してあらゆる種類の接続を存するコアセル内の汎用レジスタセルの設計実施例を略示し、第１１図および第１２図はコアセル内のレジスタセル間の２つの転送例を略示し、第１３図〜第１９図はコアセル内のさまざまなデータトランスボート例を示し、第２０図は（第１３図に示す）記憶セル内のビットセルおよびそれに接続された駆動およびセンス回路の回路図を示し、第２１Ａ図はメモリ内の優先順位デコーダ内に含まれるブロックの回路図を示し、第２１Ｂ図は第２１Ａ図に示すブロックの接続を示し、第２２図はメモリ内の要素ヘッド実施例の回路図を示し、第２３図はメモリ内の閉包ヘッド実施例の回路図を示し、第２４Ａ図は第１図の１次プロセッサ内のニューメリックＡＬＵの回路図を示し、第２４Ｂ図は第２４Ａ図のニューメリックＡＬＵに対するタロツク信号およびいくつかの基本制卯信号を示し、第２５図は算術表現のビットフィールド分割を略示し、第２６Ａ図は整数に対するコードのグラフ表現を示し、第２６Ｂ図は浮動小数点値に対するコードのグラフ表現を示し、第２６Ｃ図は７ビツトバスに与えられる算術表現の設定を説明する概略表現を示し、第２７Ａ図〜第２７Ｄ図は第２６図に従って与えられるデータリストを示し、第２８図は本発明による１次プロセッサ内のニューメリックＡＬＵ実施例の回路図を示し、第２９Ａ図〜第２９Ｃ図はクロッキングシーケンスの異なるニューメリックＡＬＵの人出力バッファの実施例を示し、第３０図は第２８図の回路に含まれる精密デコーダ実施例の回路図を示し、第３１Ａ図は第２８図の回路内の全語加算器実施例のブロック図を示し、第３１Ｂ図は第３１Ａ図の加算器内の精密スライスのブロック図を示し、第３１Ｃ図は第３１Ｂ図の精密スライス内のヒツトスライスのブロック図を示し、第３２図は第２８図の回路のインフレメンタ内の精密スライスの実施例を示し、第３３図は第２８図の回路のオペランド回路内のセレクタに含まれる基本セレクタビットスライス実施例の回路図を示し、第３４図は本発明によるプロセッサに含まれるボートにおける信号シーケンス図であり、第３５図は本発明によるプロセッサに対する入出力ボートの実施例を示し、第３６図は本発明による非常に一般的な２次リダクションプロセッサ（ＳＯＰ）を示し、第３７Ａ図は方形フィールド内に１次プロセッサ（ＦＯＰ）が配置されているＳＯＰの実施例を示し、第３７Ｂ図は第３７Ａ図の方形フィールドＳＯＰ内で使用される４つの別々のデータ転送手段を存するコアセル内の動作面を示し、第３７Ｃ図は方形領域に分割された２５６のＦＯＰを含む方形フィールドＳＯＰを示し、＊３７Ｄ図〜第３７Ｅ図は方形フィールドＳＯＰ内のさまざまなソフトリングを示し、第３８図はＦＯＰが各々がバスであるネットワークの階層構成とされているＳＯＰの第２の実施例を示し、第３９図はＦＯＰが各々がハードリングであるネットワークの階層構成とされているＳＯＰの第３の実施例を示し、第４０図は第３７Ａ図、第３８図および第３９図のＳ。
Ｐを含む組合せＳＯＰの実施例を示し、第４１図はいくつかのＳＯＰを含む３次リダクションプロセッサを示し、第４２Ａ図〜第４２Ｃ図は３次リダクションプロセッサのさまざまな部分およびグローバルアドレス指定の一処理方法を示す。
第１図に本発明による１次すダクションブロセ、ツサ、すなわち単純リダクションプロセッサ、の実施例を示す。
１次プロセッサはりダクションプロセッサであり後記するようにより複雑なりダクションプロセッサの一部として提供することができる。このリダクションブロセ・ンサのセマンティック構造は第１図から明白である。しかしながら、その設計は全く異なることがあり、例えばコアセルのさまざまなブレーンをチップ上に横並びにしたり略示したものと厳密には同じでない設計で並列層として提供することもできる。
第１図の１次リダクションプロセッサは以後オブジェクト記憶装置と呼ぶ活性連想メモＩＪ　１を含み、それは以後記憶セルと呼ぶメモリセルを含んでいてその各々か実行可能部を含むことができるデータオブジェクトを記憶することかできかつ好ましくは以後コアセルと呼ぶ簡約化演算、構造演算器２の限定セットを提供することかでき、構造演算すなわち構造修正リダクションを実施する数個のコアレジスタ３を含み、かつ第１図の１次リダクションプロセッサが数個の１次リダクションプロセッサを含む２次もしくは多次リダクションプロセッサの一部である場合には多数のプロセッサ間で通信を行うプロセッサネットワークデータ転送手段４を含んでいる。データ転送手段４は記憶セル構造を別の１次プロセッサへ転送するためにこの構造を一時的に保持するようにされた数個のレジスタを含んでいる。
コアセル内で行われる演算用オブジェクト記憶装置内のフィールドは反転することができる、すなわちコアセルはオブジェクト記憶装置の一部でシミュレートすることかできる。コアセルは１回だけの操作でそのレジスタ間でデータを交換および転送するいくつかの特徴を有している。このような特徴はコアセルをシミュレートするオブジェクト記憶フィールド内で数サイクルの操作を要する。
ニューメリック演算論理装置ｔにューメリックＡＬＵ）５がコアセル２に接続されており、数値演算を行う際にコアセルからニューメリックＡＬＵへデータか転送される。したがって、構造演算と数値演算は異なる別々のユニットで行われる。
プロセッサにはオブジェクト記憶装置ｌ内の要素、コアセル２、およびニューメリックＡＬＵ５を制御する中央コントロールユニット６も含まれている。さらに、プロセッサには外部世界と通信を行うための１個もしくは数個のボートを設けることもできる。
中央コントロールユニット好ましくは中央コントロールユニット６は極めて複雑な構成のプールゲートアレイである。その構成は情報信号に対する制御信号の構成に関する全てのアルゴリズムを具備するコンピュータ内で計算されるため、実施例を示すことはできない。プールゲートアレイは本発明による全体プロセッサに対するチップマスクパターンの構成に適合されたコンピュータから直接チップマスクパターンとして提供される。したがって、この回路を詳細に示すことはできない。それに対する信号だけを実施例に関して後記する。
オブジェクト記憶装置オブジェクト記憶装置ｌは通常のＲＡＭ型メモリよりも実質的に知能が高い。後記するように、それは連想的であって通常のＲＡＭ型メモリによる“リード”および“ライト”よりも多くのサービスを提供することができる。オブジェクト記憶装置に特に適したビットセル構造を第２０図に示す。
メモリヒツトセルは４つの接続しかなくその中の３つだけが制御可能であるか多くの機能を実施することができる。それに含まれる部品は非常に少い。これにより莫大な量のメモリビットセルを含むコンパクトな記憶装置を作る可能性が得られる。
オブジェクト記憶装置は各々がいくつかの閉包要素を含む記憶セルに分割される。提供されるサービスは高水準である。例えば、個別記憶セル内のいかなる位置であっても特定データエレメントの発生を全て見つけ出して１つだけのメモリ命令を使用して新しい値にグローバルに、すなわち全オブジェクト記憶装置内で、書き換えることかできる。オブジェクト記憶装置は連想的であるため、この書換操作は影響を受ける記憶セル数に無関係に２物理的メモリサイクル内で行うことができる。
第２図に関して、連想オブジェクト記憶装置Ｉは記憶セルｌＯのローの記憶ブレーンにより構成されている。
したかって、記憶セルはスタック内のローとして提供される。第２０図に関して後記するように、これらは全て変換インターフェイス７内の駆動およびセンスアンプにより駆動される垂直メモリバスｔ＋　、ｔ＊　、　ｉｄ、　ｅｎｖ。
Ｖ６　、Ｖｌ　、Ｖｔ　、Ｖｔに接続されている。また全ての記憶セルは数個の記憶セルから一時に１個の記憶セル１０を選定して作動させる優先順位デコーダ１１にも接続されている。オブジェクト記憶装置は数サイクルのセション中に実施される連想アクセスにより制御される。セション中に全オブジェクト記憶アクセスか実施される。
ボート外部世界と通信を行うためにリダクションプロセッサに１個もしくは数個のデータ入出力ボートを設けることかできる。ボートはオブジェクト記憶セルと同じ機能でコンパチブルな記憶セルを含んでいるためオブジェクト記憶装置の延長と考えることができる。
オブジェクト記憶セルオブジェクト記憶装置１内の記憶セル１０はデジタル内容を記憶し実際の計算にアクティブに参加するのに使用される。合成デジタル情報および少くとも１つのマークが各記憶セル！Ｏ内に記憶される。マークはＣＨＯＳＥＮもしくはＮＯＮ　ＣＨＯＳＥＮである。記憶セルもしくは閉包セルと呼ばれるその一部内の合成デジタル情報はＣＨＯＳＥＮとマークされた情報をリードもしくはライトすることによりリードもしくはライトすることができる。マークビットを伴うことなくアクセスを提供することもできる。次に、記憶セルを示す第３図の要素に接続された１ビツトバスａおよびｂ上の論理機能の結果によりアクセスか制御される。
記憶セル１闇で論理演算を行うためにグローバル１ビツトバス１２　（ＭＯＤＥ）および１３　（ＭＯＲＥ）　が設けられている。これらの演算はＡＮＤおよびＯＲである。
第３のバス１４　（ＡＮＹ）を優先順位デコーダに接続して設けることができる。しかしながら、バスの数は３本に限定されず１本でも数本でもよい。別々の記憶セルがバス１２．１３．１４から読出しを行うことができかつ論理演算に参加することができる。いずれかのバス見。
ルによりリードおよびライトすることができる。２個以上（ＭＯＲＥ）の記憶セルが選定される場合にはバス１３　（ＭＯＲＥ）は“真”値を有する。いずれか（ＡＮＹ）の記憶セルが通信を要求する場合にはバス１４（ＡＮＹ）は信号“真”　（すなわち“１″）を存する。
第３図に示す記憶セルはい（つかの記憶セルフイールド１５１へ分割される。各記憶セルフイールド１５１には数個のビットセルＩ５と１つの要素ヘッド１６６が含まれている。閉包要素は要素ヘッド１６に記憶されたＣＨＯ３ＥＮもしくはＮＯＴ　ＣＨＯ３ＥＮを表わすマークと共にビットセル１５内に記憶される。閉包要素は互いに異るタスクに割付けることができる。各閉包要素内に記憶されるワード長は例えば３８ビット程度とすることができる。ヘッド１６内のマークの付加ビットとしてビットセル１５内の数ビットを要素内の残りの情報の使用に関する情報として使用することができる。したがって、いわゆるタグ語をこれらのビット内に配置することかできる。６ビツトをタグ語として使用し３２ビツトをビットセル１５内の正規の記憶情報として使用することができる。
第３図から判るように、全ての閉包要素を同じサイズとする必要はない。したがって、バス部ｔ、および１１に接続された閉包要素、すなわちＴＹＰＥ、は残りのバス部に接続された閉包要素よりも小さい。記憶セルフイールド１５１の要素ヘッド１６は記憶セルの局部１ビツトバスａおよびｂに接続されている。これらのバス数は別の方法で選定することもできる。重要なのは少くとも１本のバスがあることである。閉包要素のＣＨＯ３ＥＮ間のＷＩＲＥＤ　ＡＮＤおよびＷＩＲＥ　ＯＲ等の論理演算はこれらのバスを使用して行われる。
各記憶セルはバスａおよびｂが接続された閉包ヘッド１７を育している。閉包ヘッド１７はまた、実施例では２本のバス１８および１９として示す、少くとも１本の１ビツト幅バスにより優先順位デコーダにも接続されており、またグローバルバス１２および１３にも接続されている。閉包ヘッド１７はバッファとして作用する。セルはこれらのバス上の結果を読み出したり論理演算に参加することができる。
オブジェクト記憶セルの使用方法記憶セルの実施例を第４Ａ図に示し、本発明によるプロセッサで使用する記憶セル内のさまざまな記憶フィールドの機能説明に使用する。第４Ａ図の記憶セル内のフィールドは第３図の記憶セル内のフィールドと同順ではなく、それは第３図がハードウェアを示し第４Ａ図かセルの使用方法を示すためである。第４Ａ図に示すように記憶セルは２Ｆｌの閉包要素を記憶することかでき記憶すべき要素に特に適した記憶フィールドを含んでいる。これらのフィールドには記憶すべき閉包要素と同じ名称が第４Ａ図で与えられている。
第１種の閉包要素第１種の要素は記憶セルのさまざまな状態を記述する。
この種の一要素はＬＡＺＹであり、セルがアイドルであるかどうかを指示し、アイドルであればセルの残りの内容はパッシブ情報、ｅｘｅｃ、すなわち実行可能状態にあるとみなされるかもしくはｗａｉｔ、すなわちセルの評価か延期されて実行する前の結果を待っているとみなされる。
フィールドＬＡＺＹは２ビツトを含んでいる。もう１つの第１ｐ１要素はＷＨＥＲＥであり、閉包がツリーの根であるか節点であるかを示す。それは１ビツトを含んでいる。もう１つの第１種の要素はＴＹＰＥであり、それは型コード（ｐａｒ、　ｓｅｑ、　ａｐｐｌｙ、　１ｉｓｔ、　ｕｎｉｆｙ等）を含んでいる。それは実施例では３ビツトを含んでいる。ｑれらの第１種の要素はセル閉包をセルリダクションのために転送する時に第１図に示すようにＬＡＺＹ、ＷＨＥＲＥ、およびＴＹＰＥブレーンに設けられたコアレジスタ３の一部に記憶されるようにされている。したがって、それらには同じ外延が与えられている。しかしながら、コアセルにはレジスタ内の情報が閉包であるか単純値であるかが指示されるＣＬＯ３／Ｓ　ＩＭＰＬＥと呼ばれる特別なブレーンが設けられている。ＣＬＯ３／Ｓ　ＩＭＰＬＥ、ＬＡＺＹ、ＷＨＥＲＥおよびＴＹＰＥブレーンは以後ＡＴＴＲＩ　ＢＵＴＥブレーンと呼ばれる。応用に応じてさらに記憶セルフイールドおよびコアセルブレーンを設けることかできる。
第２種の閉包要素第２種の要素は識別、環境もしくは値を記述する。これらはＩＤＥＮＴＩＦＩＥＲＳＥＮＶＩＲＯＮＭＥＮＴ。
ＶＡＬＵＥ／ＤＥＳである。これら第２種の要素は第１図のＨＥＡＤおよびＮ０Ｍブレーン内のコアレジスタ３の一部に記憶されるようにされている。これらの各要素は実施例では３８ビツトを含むエレメント語を含んでいる。次にエレメント語は好ましくは３２ビツトを有しコアセル内のＮ０Ｍブレーンに記憶されるｎｕｍ語と好ましくは６ビツトを有しコアセル内へ転送されるとＨＥＡＤブレーンに記憶されるタグ語へ分割される。応用によってはさらにブレーンを付加することができる。
タグ語第２種の各閉包要素はｎｕｍ　Ｎの特徴を示すタグ語を有している。２種のタグがあり、識別子および環境に使用される間接タグおよび単純値等に使用される直接タグである。間接タグの例は　ｃｌｓ　、　ｃａｎｏｎおよびｏｐｅｎである。
タグ語かｃｌｓであればｎｕｍ語が簡約化可能な閉包を表わすことを意味する。
タグ語がＣａｎｏｎであればｎｕｍ語がこれ以上簡約化できない閉包を表わすことを意味する。りる閉包を表わすことを意味する。直接タグの例はｄｉｓｃｒ　。
ｃｏｎｔ、　１１ｎｕＳｅｄおよびｎｏｔｈｉＢである。タグ語がｄｉｓｃｒであればｎｕｍＨが整数であることを意味する。タグ語がｃｏｎｔであればｎｕａｔ語か浮動小数点値であることを意味する。タグ語かｕｎｕｓｅｄであればフィールド内のｎｕｍ語は意味を欠くことを意味する。タグ語がｎｏｔｈｉｎｇであればフィールド内のｎｕｍ語はｎｏｔｈｉｎｇすなわち矛盾を表わすことを意味し、例えば何もマークされていないフィールドを含む閉包の単一化は常にｎＯｔｈｉｒｌｇである。応用によってはさらに間接もしくは直接タグ語を付加することかで記憶セル内の識別子フィールドが識別子要素を含む場合には、その記憶セル内のセル閉包をコアセルへ転送することができる。各記憶セルフイールドＶＡＬＵＥ／ＤＥＳは他のセル閉包を指示する識別子を含むことができ、この他のセル閉包へのリンクを提供する。記憶される閉包の量は識別子により一緒に保持されるセル閉包の前向グラフすなわちツリーとみなすことができる。
環境環境フィールドは閉包の環境を提供する閉包ツリー内の根閉包を指定する識別子を含んでいる。このようにして、１回だけの操作で全体構造をツリー内の１つの閉包から根を介してアクセスすることができる。しかしなから、環境フィールドは他の用途を存することもできる。
環境は生成される全てのセル閉包の環境内にクリエータの識別子を記憶することにより構造のクリエータを追跡するのに使用することかできる。他の例は、同じ名称を有する記号は全て同じ物を表わさなければならないサブツリー内の全ての閉包セルを同じ環境を有することにより分類することができる。
したがって、閉包の環境が与えられると、この環境内の根閉包を見つけ出すことができる。環境の根閉包はその記憶セルのＷＨＥ　ＲＥフィールド内に特定マーク（例えば“１”）を与えることができる。環境の節点閉包にはＷＨＥＲＥフィールドに別のマーク（例えば“Ｏ”）を与えることができる。
型記憶セルフイールドＴＹＰＥ内の内容はセル閉包の型である。このＴＹＰＥ成分は例えば値：　ｐａｒすなわち並列値および／もしくは呼出し、１ｉｓｔすなわち一連の値および／もしくは呼出し、ｕｎｉｆｙすなわち値の内容および／もしくは同じ値を表わすかどうかを調べるべき呼出しを有することができる。
コアセルコアセルは全体として数個のコアレジスタ３（第１図参照）を含む構造演算用演算装置である。レジスタはリストのツリーを記憶する。各リストは語を含んでいる。
コアレジスタはオブジェクト記憶装置ｌから引き出される定義を含んでいる。コアレジスタ３はオブジェクト記憶セル内の内容を転送するのに充分な広さのバス型ｌｄ、　ｅｎＶ　、Ｖｏ　、Ｖ＋　、Ｖｔ　、Ｖｓを含むバス構成８によりオブジェクト記憶装置に接続されている。しかしなから、コアセルは３層までのオブジェクト構造を含むことかできる。４つの場合があって、０．１．２．３層オブジェクト構造をコアセルに記憶することができる。
コアセル内のレジスタコアセルの実施例で使用できるレジスタを第４Ｂ図〜第４Ｄ図に示し、コアセルの実施例で使用できるレジスタの構成を第４Ｅ図に示す。
第４Ｂ図はレジスタがレジスタセルにより構成され、各セルが情報の１ビツトを記憶できることを示している。
レジスタを描く方法はコアセル内のさまざまなブレーンをレジスタか延在し、各レジスタセルか一つのブレーンに配置されていることを示している。
第４Ｃ図はコアセル内の全ブレーンを延在するレジスタ、すなわちフルレジスタを示している。この種のレジスタはＮＵＭおよびＨＥＡＤブレーン内に位置するレジスタセル内に識別子や値を保持することかできる。また、ＢＯＯＬ、ＴＹＰＥ、ＷＨＥＲＥ、ＬＡＺＹおよびＣＬＯＳ／Ｓ　ＩＭＰＬＥブレーン内に位置するレジスタセル内に前記状態を保持することもできる。第４Ｄ図はコアセルのＮＵＭおよびＨＥＡＤブレーンだけを延在するレジスタ、すなわち制限レジスタを示す。
第４Ｅ図はコアセル内のレジスタの可能な構成を示す。
コアセルは好ましくは方形に配置されベースレジスタマトリクスと呼ばれるペースレジスタを有している。ペースレジスタはその一側面に沿った主ローを有し、主レジスタと呼ばれる。各々か底部に１個の主レジスタを存するペースレジスタのコラムは従属レジスタと呼ばれる。
コアセルには識別子レジスタおよび環境レジスタを設けることもできる。−列の補助レジスタがベースレジスタマトリクスの側面に配置されている。
コアセルの実施例では主レジスタを除く全てのペースレジスタを第４Ｄ図に示す種類すなわち制限レジスタとすることができ、第４Ｅ図の残りのレジスタは第４Ｃ図の種類すなわちフルレジスタとすることかできる。
コアセルのハードウェア構造の詳細説明を行う前に、第５Ａ図〜第５Ｆ図に関してさまざまなデータ記憶形式および第６Ａ図〜第６Ｈ図、第７Ａ図〜第７Ｇ図、第８Ａ図〜第８Ｇ図に関してそのいくつかの動作例について簡単に説明する。
単純値第５Ａ図に示すように、リダクションの結果である単純値２５は主レジスタの特定レジスタ内に存在する。
単階層構造簡約化するために何をコアセルへロードするかが目標となる。第５Ｂ図に示すように代表的に他のセル閉包に参照されない閉包である単階層目標が主レジスタに記憶される。単純な数値演算、すなわちｌ、２．３の値の加算の例を示す。数値命令（＋）が第１の主レジスタに記憶され処理すべき要素が他の主レジスタに記憶される。
２階層構造第５Ｃ図に示すように、２階層構造を含むツリーは父であるその根リストを主レジスタ内に水平に記憶し息子であるリストをペースレジスタ内に垂直に記憶させることかできる。本例ではリスト表現（１２３４）を有する構造かペースレジスタマトリクス内に記憶される。部分リスト内の第１の要素である根リストすなわち１および３は主レジスタに記憶され、息子リストすなわち１２および３４は従属レジスタ内に垂直に記憶される。この種の記憶装置の他の例を例えば第６図に関して後記する。
３階層構造第５Ｅ図に示すように、ツリー階層構造を有する目標ツリーの根は１個の補助レジスタに記憶され１つの息子は主レジスタに記憶されている。第５Ｄ図では、命令Ｔｒａｎｓｐｏｓｅ（Ｔｒ）である目標ツリーの根は１個の補助レジスタに記憶されリスト＜Ｉｄｌ、　ｉｄ２．１ｄ７）であるその息子は主レジスタに記憶されている。次にこのリスト内の各要素は息子を指示する識別子である。第５Ｅ図ではこれらの息子はペースレジスタに垂直にロードされ、ｉｄｌはそれが指示するリストすなわち（１２３）と交換され、ｉｄ２はそれが指示するリストすなわち（１１１２１３）と交換され、ｉｄ７はそれが指示するリスト（２１２２２３）と交換される。
パイプラインモード第５ＦｌｉＵに示すように、パイプラインモードで記憶されるツリーには主レジスタ内の目標リストおよび補助レジスタ内の目標の父がロードされ両種のレジスタに記憶された処理すべき命令および要素を存している。好ましくは数式を簡約化する際にパイプライン動作モードが使用される。１つの利点はオブジェクト記憶装置の替りにコアセルに中間結果を一時記憶できることである。
例１第６Ａ図〜第６Ｈ図の第１の例は簡約化可能閉包として与えられる並列値の単一化を示す。
ｕｎｉｆｙ　（ｐａｒ（１ｐａｒ（１）　３　）　ｐａｒ（１ｐａｒ（１）　２　）この簡約化可能な閉包は単一化の並列構造として書き換えられる。
第６Ａ図は最初の簡約化可能閉包を示す。第６Ｂ図はこの簡約化可能閉包がどのようにオブジェクト記憶装置に記憶されるかを示す。簡約化可能閉包のさまざまな部分が記憶されている記憶セルには第６Ａ図でマークが付されている。要素閉包とセル閉包間のリンクには第６Ｂ図でマークが付されている。識別子ｉａ＋ｔ−Ｉｒするセル閉包はタグ坦および型フィールド内の型コードｕｎｉｆｙを育し、識別子ｉｄｚ、　ｉｄｓ、　＋（Ｌを有するセル閉包はそれらの型フィールドに型コードｐａｒを有している。識別子ｉｄ＋を有するセル閉包は識別子ｉｄｚおよびｉｄ４を有するセル閉包を指定する最初の２つの値／呼出し閉包要素を含んでいる。これらのセル閉包にはタグｃａｎｏｎか付される。識別子ｉｄｚを有するセル閉包の第１および第３の値／呼出し閉包要素にはタグｄｉｓｃｒを有する個別値か与えられ、第２のｔ／呼出し閉包要素は識別子ｉｄ、を有するセル閉包を指定してタグＣａｎｏｎが付される。識別子＋ｄｚを育するセル閉包の第１の値／呼出し閉包要素には整数か与えられタグｄｉｓｃｒが付される。識別子ｌｄ４を育するセル閉包の第１および第３の値／呼出し閉包要素にはタグｄｉｓｃｒを有する個別値が与えられ、その第２の値／呼出し閉包要素は識別子ｉｄ、を有するセル閉包を指定しタグＣａｎｏｎが付される。
第６Ｃ図に示すように、識別子ｊｄ＋を有するセル閉包を有する記憶セルの内容は最初にコアセルにロードされその識別子は閉包の型コードｕｎｉｆｙを含むｊｄｌ　として識別子レジスタ内に配置され、値／呼出し要素は最初の操作ステップで主レジスタ内に目標として配置される。これがどのように行われるかについて第１３囚に示し後記する。
第６Ｄ図に示すように、識別子ｉｄｚおよびｉｄ４を存する息子はペースレジスタに垂直にロードされ、それらの第１の値／呼出し要素の内容はその識別子によりマークされる主レジスタ内に配置され、その値／呼出し要素の残りはその上の垂直コラムのレジスタ内に配置される。
これらの各息子の型コード匣［も主レジスタにロードされる。型コードはＴＹＰＥブレーン内に位置するレジスタセルヘロードされる。
第６Ｅ図に示すように、ペースレジスタの内容は９０°転ｌ！され、ペースレジスタの第１の垂直コラムの内容は主レジスタ内に配置され、第２の垂直コラムは主レジスタと並列にペースレジスタ内に一列に配置される。
転置操作を第１８図に示し後記する。識別子レジスタおよび主レジスタに与えられる型コードρａｒおよびｕｎｉｆｙは交換され、それはコントロールユニットにより自動的に行われる。こうしてペースレジスタはコラム配置された３つの息子を有する父を含むことになる。次に、命令ｍａｋｅを使用して息子がオブジェクト記憶装置ヘロードし戻される。オブジェクト記憶装置からの返答として記憶された息子に対する識別子が与えられ主レジスタに記憶される。コントロールユニット６は特にＣＬＯ３／Ｓ　ＩＭＰＬＥ−ＴＹＰＥプレーン内のレジスタの内容を感知しており、そこで見つかる情報に従って命令を与える、すなわちスイッチおよびゲートを制御する。息子はｉｄｌの後で順次名前が付され既に使用されている名前は使用されない。しかしながら、名前順は重要でなく、任意とすることができる。
第６Ｆ図に示すように、第１の息子は識別子ｉｄｚを得、識別子ｉｄ、を占有する要素閉包を含む第２の息子は識別子ｉｄ４を得、第３の息子は識別子ｘｄｓを得る。識別子ｘｄｘ　、ｔｄ４　、ｌｄｓを有するセル閉包に連係された要素閉包を存する父はその識別子ｉｄ＋を維持しており次にオブジェクト記憶装置に記憶される。
！６Ｇ図に簡約化可能閉包を記憶する記憶セルを示す。
ｐａｒｃｕｎｉｆｙ　（１１）　ｕｎｉｆｙ（ｐａｒ（１）　ｐａｒ（１））　ｕｎｉｆｙ　（２３））簡約化可能閉包自体を第６Ｈ図に示す。第６Ｇ図および第６Ｈ図は第６Ａ図および第６Ｂ図と同様であり自からお判りと思われる。
容を値へ簡約化するために識別子ｉｄ１で指示されるセル閉包よりも前にｅＸｅＣのマークを付したセル閉包を実行しなければならないことを意味する。第６Ｈ図の閉包は後の時点でコアセルへロードし戻されてさらに処理される。
例えば、識別子ｉｄ２を有するセル閉包は値ｌを有し、それは値ｌがその値／呼出し要素内の１と同じであるためであり、識別子ｉｄ、を存するセル閉包はその値／呼出し要素内の値２および３か同じでないためにｎｏｔｈｉｎｇとなる。各単一化はニューメリックＡＬＵ内で行われそこではコンパレータ内の値か比較されて比較結果はコントロールユニット６へ与えられる。次にコントロールユニットはそのプールゲートアレイを使用してコアセル内の第１の主レジスタの情報を与える。リダクションにより標準（ｃａｎｏｎｉｃａｌ）呼出しや単純値やｎｏｔｈｉｎｇとなると、それはオブジェクト記憶装置内の全ての記憶フィールドへグローバルに分布され簡約化された閉包の各間接呼出しか簡約化結果と置換される。これは第１６図に関して後記するｕｎｉｆｙ　−ｊｄ操作によって行われる。
例２本例はハードウェア命令１ｉｓｔ　ｅｘｐａｎｓｉｏｎでありセル閉包が挿入リストを含むことを意味する。この種の命令は他のりダクションにおける補助ステップである。ハードウェア命令リスト拡張については第１９図に関して後記する。
機械はｅｘ、　ｔｙｐｅと呼ばれる命令例のりダクションを行い、それは下記の形式を有するリストおよび値を含む任意の種類の命令とすることができる。
ｅｘ、ｔｙｐｅ　（１１ｉｓｔ　（２３１ｉｓｔ（４５６））　？）形式を第７Ａ図に示しそのセル閉包を第７Ｂ図に示す。
第７Ａ図および第７Ｂ図は第６Ａ図および第６Ｂ図と同様にマークが付されており自ずから分ると思われる。
第７Ｃ図に示すように、識別子ｉｄｌを有するセル閉包は識別子レジスタ内のその識別子および型コードを有するコアセルの主レジスタヘロードされる。第２の主レジスタの内容には間接要素ｏｐｅｎのマークが付されているため、それに連係されているセル閉包は第７Ｄ図に示すように息子としてペースレジスタ内へ垂直にロードされる。
第１９図に関して後記するハードウェア命令１ｉｓｔｅｘｐａｎｄにより第３の主レジスタ内の個別値７が第３のペースコラムのｉ＋Ｌの側の位置へ移され第２の主レジスタの上の第２コラムのリスト部か第３コラムへ移されその最低要素（値３）か第３の主レジスタ内に配置され型コード１ｉｓｔか与えられる。第２の主レジスタの内容は個別値であるためタグｄｉｓｃｒを存している。
次に、新しいリスト拡張が行われ主レジスタの上の第３コラムの内容が第４コラムへ配置され１ｉｓｔとして型付けされる。個別値である第３の主レジスタの内容にはタグｄｉｓｃｒが付され、それは第７Ｆ図から明らかである。
次に第４コラムのリストが命令ｍａｋｅを使用してオブジェクト記憶装置に記憶される。それは１ｄｌｅとなっているために識別子ｉｄ２を存する記憶セルへ記憶され、識別子ｉｄ２はコアセルへ送り戻されて第７Ｇ図に示すように第４の主レジスタに記憶される。
その後ｅｘ、　ｔｙｐｅの他種のりダクシコンが行われ結果がオブジェクト記憶装置ヘロードし戻される。
例３数値命令が実行される。数値命令は士、　−、＊、　／。
ｍｏｄ等とすることができる。命令の後に引数か続く。本例ではリスト内の数の加算が行われる。機械は次の関数を有するａｐｐｌｙ　（適用）のりダクションを行う。
ａｐｐｌｙ　（＋　１ｉｓｔ　（１２）　）適用を第８Ａ図に示しそのセル閉包を第８Ｂ図に示す。
第８Ａ図および第８Ｂ図は第６Ａ図および第６Ｂ図と同じマークが付されており自ずから分ると思われる。
第８Ｃ図に示すように、識別子ｉｄ１を有するセル閉包は識別子レジスタ内のその識別子および型コードを有するコアセルの主レジスタヘロードされる。数値命令（＋）が命令としてマークされる。第２の主レジスタの内容には間接要素凹のタグか付されるため、第８Ｄ図に示すように連係されているセル閉包か息子としてペースレジスタへ垂直にロードされる。
次にリスト拡張が行われ、第２の主レジスタ内の個別を存するリストが２．３もしくは４要素を有していても機械が同じ操作を行うために行われる。新しいリストには１個の要素しかないため、第８Ｆ図に示すように、機械はマーク皿を主レジスタが値ｄｊｓｃｒを含むという表示と置換する。
次に主レジスタは命令マーク（＋）および２つの個別値を含み、これによりコントロールユニットは直接もしくは命令が記憶されているオブジェクト記憶装置の非書込可能部に記憶された命令に関する情報を介して、ニューメリックＡＬＵを制御して命令（加算）を実施し、第８Ｇ図に示すように、数値演算結果を標準（ｃａｎｏｎｉｃａｌ）値として第１のレジスタへ送出する。型コードフィールド内の表示ａｐｐｔｙは関数適用を行うというマークとなることをお判り願いたい。ここでは単純値３である結果値が次にグローバルに分布されて識別子ｔ（Ｌが生じるたびにこの値と交換される。
前記したように、レジスタスタック内の一定数のレジスタかりストを記憶している。未使用レジスタは特に未使用マークが付される。リストツリーが制御および計算を行うのに使用され、これは中央コントロールユニット６の制御の元で行われ、数値算術演算はニューメリックＡＬＵ５と協働して行われる。計算はリストフリーの内容を書き換えて行われる。
４つまでの要素を有するリストを１つのセル閉包内に配置することができる。しかしながら任意の長いリストを処理することもでき、その場合にはこのような各リストをコアセル内で処理すべき最大長と一致するかそれよりも短い長さのいくつかのリストへ分割しなければならない。コアセルは一時にある深さのツリーしか処理できない。より深いツリーにも対処できるが、限定深さのツリーの一部のみが一時にコアセルに記憶される、すなわち一時にツリーの一部しか対処することができない。
インターフェイス：オブジェクト記憶装置く−〉コアセルオブジェクト記憶装置１およびコアセル２は信号適合を行う変換インターフェイス７および閉包ワイドバス構成８、すなわちコアセル２とオブジェクト記憶装置１間でセル閉包の全体内容を転送できるバス構成、を介して相互接続される。バス構成８はコアレジスタ３内のレジスタブレーンＮＵＭに接続されたバスｉｄ　、　ｅｎｖ、Ｖｏ　。
■＋　＋　Ｖ２　＋　Ｖ２を含む部分バス構成０ＢＪｖ、およびコアレジスタ３内のレジスタブレーンＨＥＡＤに接続された部分バス構成ＴＡＧ、およびブレーンＬＡＺＹ、ＷＨＥＲＥ、ＴＹＰＥから記憶セル内の対応する閉包フィールドへのバスを含むバス構成ＡＴＴＲＩ　ＢＵＴＥを含んでいる。インターフェイス７はコアレジスタ３からの信号をセル閉包ワイドバス構成８を介してオブジェクト記憶装置内のメモリビットセルに適した信号へ増幅し変換する。それはまた読出し動作時にオブジェクト記憶装置からの信号を増幅および変換してコアセルレジスタに適合させる。インターフェイス７はオブジェクト記憶装置Ｉに配置して示されているか、コアセル内に配置することもてきる。ビットセルのインターフェイスについては第２０図に関して後記する。
記憶セル動作第３図に戻って、記憶セルはコアセル２に接続された（図示せず）コントロールバス構成を介して全ての記憶セルへ配分される中実装置６からの合成デジタル情報により制御される。
各閉包要素内のビットセル１５は一時に次の操作の１つを実施できるようにそのヘッド１６により制御することができる。
ｒｅｓｔ　各ビットセルが記憶されたビット値を記憶されたままとする。
ｒｅａｄ　ビットセルに記憶されたビット値が読み出される。
Ｗｒｉｔｅ　ビットセルにビット値が書き込まれる。
ｃｏｍｐａｒｅ　ビットセルに記憶されたビット値により構成されたデータ語か他のデータ語と比較される。
各々が第２のバスａおよびｂ上のデータの関数である論理状態、前のマーク、比較演算の場合の比較結果およびコントロールユニット６からメモリへの制御信号に従ってマークを設定することができる。
連想アドレス指定を使用する、すなわちアドレスよりも記憶内容に基いてデータが検索されるため、物理的従属性がない。メモリは連想メモリである。探索キーとしてセル識別子、環境、型、情報値もしくはそれらの組合せを使用できる。
値ＣＨＯ３ＥＮを有する記憶セル要素内のマークビットはアクセス機構の目的として要素が選定されていることを示す。マークを設定する探索操作について後記する。
この種のアクセスには１個もしくは数個のセルが伴うことがある。前記したように、これら多数のセル動作の１つは多くの選定要素に識別子を記憶することができる一種の記憶動作である。
ヘッド１６に接続されたワイヤａｃｅにより要素内の全ビットセルが相互接続される。全てのビットセルがワイヤａｃｅ上の信号により制御される。ビットセルに接続された他のワイヤｄおよびｄｌは、後記するように、オブジェクト記憶装置内の他の記憶セルの対応するビットセルに接続されている。
優先順位デコーダ１１は各記憶セルに対するｌセクションを含み、各セクションはビット値′真′がＮＥＥＤを表わしビット値か゛偽′がＮｏ　ＮＥＥＤを表わすＲＥＱＵＥＳＴ用の第１の接続およびビット値゛真′がＣＨＯ３ＥＮを表わし゛偽′がＮＯＴ　ＣＨＯ３ＥＮを表わすＧＲＡＮＴ用の第２の接続を存している。
優先順位デコーダ１１は最高１つのＧＲＡＮＴをＣＨＯ３ＥＮに設定する。これはＮＥＥＤに等しいＲＥＱＵＥＳＴを有する構造内で測定された第１のセクションがＣＨＯ３ＥＮとされるように選定することができる。優先順位デコーダの実施例については第２１図について後記する。
多くの場合メモリバス上のプロトコルは全ての記憶セルと通信される。しかしながら、数個の記憶セルもしくはその巾の閉包要素を順序付けて読み出さなければならない場合もある。これは優先順位デコーダ１１によって行われる。各セルからのＲＥＱＵＥＳＴ信号があり優先順位デコーダ１１によりＧＲＡＮＴ信号が戻される。
メモリはリード、ライトおよび探索操作により制御される。これらの操作はより複雑な操作と組み合せることができる。ある演算をいくつかの内部バス見および互とグローバルバスで行うことができる。
探索は結果ＦＩＴもしくはＤ　ＩＦＦＥＲＥＮＴとの比較により行うことができる。次のいずれかの方法で探索を行うことができる。
（１）　他の閉包要素の合成情報とは無関係に各閉包要素に対して個別に探索を行う。
（２）　記憶セル内の全閉包要素との比較を使用して探索を行うことができる。
結果は各要素とＦＩＴＬなければならない。
（３）　記憶セル内の全閉包要素との比較を使用して探索を行うことができる。
結果は少くとも１つの閉包要素とＦＩＴＬなければならない。
次のいずれかの方法で比較を行うことができる。
（１）２つのビットパターンを比較する。対応する全ビットか同じである場合だけ比較がＦＩＴする。
（２）　ビットパターン情報がＡＲＢ　ＩＴＲＡＲＹもしくは５ＰＥＣＩＦＩＣ情報値Ｖに対応することを１つのビットが示すように比較すべき２つのビットパターンもしくはその一方だけがコード化される。
比較により１つの情報値がＡＲＢ　ＩＴＲＡＲＹに対応すれば結果はＦＩＴである。さもなくば、２つの特定情報値Ｖが同じ場合だけ結果がＦＩＴする。
バス機能はオブジェクト記憶語のリードもしくはライトの概念を実施する。ｂｕｓはａｃｃｅｓｓ機能により制御される。ａＣＣｅＳＳ機能はマークおよび／もしくは第２のバスａおよびｂの値に依存する。
１ビツトバスａ上のＷＩＲＥＤ　ＯＲ機能はプールリストを存している。それは記憶セル内の全ての閉包要素間の論理ＯＲを評価する。それは物理的に要素ヘッド１６内のトランジスタアレイにより設定されるワイヤに対応している。
１ビツトバスｂ上のＷＩＲＥＤ　ＡＮＤ機能はプールリストを存している。それは記憶セル内の全ての閉包要素間の論理ＡＮＤを評価する。それは物理的に要素ヘッド１６内のトランジスタアレイにより設定されるワイヤに対応している。
優先順位デコーダ１１の優先順位機能は引数としてプールリストを有し対応するサイズのプールリストとなる。
引数は最高優先順次の第１の要素を育している。その後に優先順位の低いビットが続く。引数の第１の゛真゛ビットは結果の対応する真ビットとなる。他のビットは全て′偽′である。
記憶セル内の要素は最初に要素内の値を探索し次に見つかった要素内でリードおよびライト等の操作を実施して一般的に使用される。
コアセルのハードウェア構造ＮＵＭおよびＨＥＡＤブレーンはバス０ＢＪｖ、ｉｄババスすなわち識別子バス、およびブレーン２とインターフェイス７間のｅｎｖバス、すなわち環境バスに接続されたコアレジスタセルを有している。
したがってコアレジスタセルアレイはレジスタに直角にブレーンに“スライス”され、同じＮＵＭもしくはＨＥＡＤブレーンの異なるコアレジスタに属するレジスタセルは第９図に示すように互いに接続されている。
第９図に示す少（ともＮＵＭ−およびＨＥＡＤ−ブレーンの構造において、Ｎ、ＮレジスタＳ、。〜Ｓ　Ｎ−１□１、ペースレジスタを育するマトリクスに方形レジスタセルか配置される。
大概の応用ではペースレジスタは閉包要素の一時記憶に使用される。レジスタの表示はレジスタの実際位置を記述する場合にはペース、主および補助レジスタ等の一種の表示が使用され、レジスタの機能を記述する場合には息子、目標および父レジスタ等の他種の表示が使用されるように厳密に分割されている。
実施例ではＮ＝４であり、これは好ましいが、他のマトリクスサイズを使用することもできる（図示せず）。
第９図に示すように、最低行のペースレジスタセルＳ０゜、Ｓｌ、！　、Ｓｔ。
、Ｓｌ、。はバス線ｈｏに接続され主レジスタセルである。主レジスタセルＳ０．。、Ｓ４．。、Ｓ２．。、ＳＳ。は目標機レジスタとして使用されることが多く、導体ＮＵＯ−ＮＵ３からなるバスＮＵを介してニューメリックＡＬＵ５に接続されている。
識別子レジスタセルＩＤはｉｄ線に接続され環境レジスタセルＥＮＶはｅｎｖ線に接続されている。
バスＩｌｌ　ｈ　ｉはスイッチＳＷ□によりバス線ｖｉに接続することができ、ｉは０〜３の数である。バス線ｈｏ、ｈｌ。
ｈ２．ｈ３を含むバスはＯＢＪ、　、すなわち水平オブジェクトバスと呼ばれる。特に、バスＯＢＪ、はコアセル内に垂直に、すなわちレジスタのコラムに、データをロードするのに使用され、このデータはオブジェクト記憶装置からバスＯＢＪ、を介して与えられる。これについては、第１５図に関して後記する。
バス線ｉｄ　、　ｅｎｄ、Ｖｏ　＋　Ｖ＋　＋　Ｖ２　＋　ＶｓはそれぞれスイッチＳＷ、、、、。、ＳＷ＊ｍｗ、ｋ。、ＳＷ、。、ＳＷ、、。。、ＳＷｖ□１゜、ＳＷ、、。。によりバス線ｈｏに接続することができる。バス線Ｃｌｄｓ　Ｃｌ　ｓ　Ｃｈ　、Ｃｖを含むバスｒｅｓはコントロールユニット６に接続され、レジスタに０等の定数を設定するのに使用できる。バス線Ｃ１ｍは識別子レジスタセルに接続され、バス線ＣＩはレジスタセルＦＤ、Ｆｌ、Ｆ２．Ｆ３に接続され、バス線Ｃｋはスイッチ５Ｗｃｋ、、。によりバス線ｈＯに接続することができ、バス線ＣｖはスイッチＳ　Ｗ　ｖ　Ｉ　、　ｅ　ｖによりバス線ｖｉに接続することができ、ここにｉはＯ〜３の数である。応用によってはバスｒｅｓとそのスイッチを省くことができる（図示せず）。
補助レジスタデータツリーには父と呼ばれる最上層がある。父は第Ｆ３に記憶されることがある。各補助レジスタは実施例においてコア語を記憶することができる。各補助レジスタはそれぞれバス線ｉｄおよびｈＯ，ｈｌ、ｈ２．ｈ３線の１本に接続されている。補助レジスタセルはコアセルが提供できる操作のごく一部でしか使用されない。したかって、補助レジスタを省くことのできる応用もある（図示せず）。また２列以上の補助レジスタを有するコアセルを提供することもできる（図示せず）。
前記したことから分るように、各レジスタはプレーン内に同じ位置を有するいくつかのブレーン２内のレジスタセルにより提供される。したがって、第９図には各レジスタの１セルすなわち１ビツトしか示されてはいないか、第９図で使用した参照符号で全レジスタを表示することができる。第９図から明らかなように、レジスタは行列配置されている。補助レジスタエリアＦＯ，Ｆｌ。
Ｆ２．Ｆ３はコラムでありＮペースレジスタエリアＳ０．。〜Ｓｏ、ｘ、Ｓ＋、。〜Ｓ１゜、Ｓ２゜〜Ｓ　２．３およびＳ、。〜Ｓ　ｓ、　ｓはそれぞれがコラムであり息子を記憶することができる。
レジスタセル間の接続各プレーン内で隣接ペースレジスタセル間に垂直および水平に接続か設けられている。実施例では偽ｆである固定プログラムされた値を有する接続もオブジェクト記憶装置に向けられた水平ロー上の最外側の各ペースレジスタセルに設けられている。それはレジスタセル（第１０図）内のＮ端子（北）に接続され南北方向にシフトが行われる時に使用される。ペースレジスタ間の対角方向の接続は転置可能な位置を接続できるように設定することができる。これは、ｉかｊとは異なる、セルＳ１１．をセルＳ１．１に接続できることを意味する。各ペースレジスタセルは、このような位置にペースレジスタセルがある、右側のすぐ下に位置するペースレジスタセルに接続されている。各補助、識別子、環境およびペースレジスタセルはそれぞれ出力ＡＣＣ□、ＡＣＣ，、。
ＡＣＣ，、、、ＡＣＣ，、、、によりＢＯＯＬブレーンの１つに接続されており、ここにＸおよびｙは０〜３の数である。
次に汎用レジスタセルについて説明を行う（第１０図）。汎用レジスタセルから特定レジスタセル、すなわちペース、補助、識別子、および環境レジスタセルの実施例か誘導される（図示せず）。さまざまなレジスタセルの特定−構造に関する詳細については我々の米国特許出願第　号を参照した。
汎用レジスタセル第１Ｏ図に関して、実施例のレジスタセルは２本の内部バスａ　＊　＋　ｂ　＊および中央内部レジスタｒ１を含んでいる。バスａ＊＋ｂ＊はレジスタセル外部のいくつかの接続に接続されている。第１０図の汎用レジスタセルには外部への各接続が設けられている。代表的に、特定レジスタセルには第１０図の全ての接続は設けられておらず、レジスタセルの配置によって１つもしくはいくつかが省かれる。第９図の配線から接続端子間の全配線が明白である。また第９図から全てのレジスタセルが第１０図の全ての外部接続を有することも判る。したがって、全レジスタセルとそれらの接続の詳細説明は行わない。
バスａ。
バスａ１はスイッチ５Ｗｖｌおよび端子Ｖを介して垂直バス線ＶＸに接続されており、Ｘは０〜３の数である。
さらに、それはスイッチＳ　Ｗ、、および端子Ｈを介して水平バス線ｈｙに接続され、ｙは０〜３の数であり、近傍レジスタセル内のスイッチ５Ｗｔ＝　（束）に接続された端子Ｗ（西）を介して左のレジスタセルに接続され、レジスタセルが主レジスタセルであれば直接端子ＮＵにより数値演算器ｉｐにも接続されている。バス８つはそのレジスタセルに設けられたスイッチＳＷ、、への端子り、を介して右下のレジスタセルにも接続され、レジスタセル内のスイッチＳＷ、１　（北）への端子（南）を介して下のレジスタセルにも接続されている。レジスタセルはバスａ、に接続されたスイッチＳＷｃおよび端子Ｃを介してセットもしくはリセットすることができる。バスａＲもスイッチＳＷ、、を介して中央内部レジスタｒ１の入力に接続されかつスイッチＳＷ、。を介してその出力に接続されている。
バスｂ、バスｂ、はスイッチＳＷ５および端子Ｅを介して右側のレジスタセルに接続され、またスイッチＳ　Ｗ　ｏ−および端子Ｄｂを介してレジスタセルの対角線に接続され、スイッチＳＷＮおよび端子Ｎを介して上のレジスタセルにも接続されている。バスｂ、はスイッチＳＷｂ、を介して中央内部レジスタｒ、の入力にも接続されかつスイッチＳＷ、、を介してその出力に接続されている。
中央内部レジスタ中央内部レジスタｒＲは好ましくはＣＭＯＳインバータである２個のインバータＱ１．０２とその間の可制御スイッチＳＷｏを含んでいる。完全なレジスタセルはバスａ　＊　＋　ｂ　＊およびスイッチ５Ｗａｌ、ｓｗ、、、ｓｗ、、。
ＳＷｂ、も含んでおりスイッチはセルを外部へ接続する。
中央内部レジスタｒ、の出力はそれぞれスイッチＳＷ、。
と端子ＨおよびスイッチＳＷ、。と端子Ｖを介して水平および垂直バスに接続することができる。中央内部レジスタｒ、は（後記する）ダイナミック状態を記憶する。
スイッチ操作コアセル内の全レジスタセルの制御可能な全スイッチが例えばＰＡＬ　（プログラマブルアレイ論理）等のゲートアレイを含むコントロールユニット６に接続された線を介して制御される。ゲートアレイはコアセルに記憶された情報を使用してどのスイッチを開き次にどれを閉じるべきかを決定する。ゲートアレイ動作はクロックにより同期化される。スイッチは双方向性であるが、例えば入力−および出力−スイッチｓｗ、、、ｓｗ、。等の一方向スイッチを使用するものもある。
コンパレタデバイスＣＯＭＰコンパレタデバイスＣＯＭＰは第１のＮＡＮＤゲートＧｌを含んでいる。一方の入力はインバータＱｌの非反転入力に接続され他方はインバータＱ２の入力に接続されている。デバイスＣＯＭＰは第２のＮＡＮＤゲートＧ２も含んでいる。一方の入力はインバータＱ１の出力に接続され他方はインバータＱ２の出力に接続されている。
ゲー１−Ｇｌ、Ｇ２の出力は一つのＢｏｏ　ｌブレーンに行く１線バスＡＣＣに接続されている。直列接続ソース／ドレーンバスが大地と電圧源間に接続され、ゲートかＮＡＮＤゲート入力であり、最頂部ＭＯ３−ＦＥＴ）ランジスタのドレーンか（図示せぬ）出力である２個の直列接続ＭＯＳ−ＦＥＴトランジスタにより両ＮＡＮＤゲートを提供することができる。このコンパレータデバイスＣＯＭＰは連想探索中、すなわちコアセル内の要素をオブジェクト記憶装置もしくはコアセルの他の部分の要素と比較すべき時、に使用される。次に、比較すべき要素は相手要素を含むレジスタセルの入力に加えられ、それについては後記する。
インバータおよびスイッチインバータＱｌ、Ｑ２は２個のエンハンスメント型Ｍ　ＯＳ　−Ｆ　Ｅ　Ｔ　トランジスタ、１個のエンハンスメント型と１個のディプレッション型ＭＯＳ−ＦＥＴトランジスタ、もしくは２個の相補型ＭＯ３−ＦＥＴトランジスタ（図示せず）により提供することができる。レジスタセル内の可制御スイッチはＭＯＳ−ＦＥＴｌ−ランジスタもしくは２個の相補型ＭＯ３−ＦＥＴトランジスタ（図示せず）により提供することかできる。コントロールユニット６は制御信号によりスイッチを制御する。状態遷移を速くするために制御信号とその相補信号によりスイッチを制御することができる。
連想探索およびＢｏｏ　ｌブレーン連想探索中にＢｏｏ　ｌブレーンへ行くアクセスＷＩＲＥＤ−ＡＮＤバス上で比較か行われる。２個のＡＮＤゲートＧｌ、Ｇ２がＱｌの入力のキー値、すなわち記憶値と比較する値、をＧ２の入力の記憶値と比較する。この比較中に、キー値は内部バスａ、もしくはす、を介してＱｌへ転送される。次に、スイッチＳＷ０をオフ、すなわち開放しなければならない。与えられる値、すなわちキー値、が記憶された値と一致しなければ充電されたＢＯＯＬブレーンはＮＡＮＤゲートＧ１．Ｇ２を介して放電される。一致すれば、ＢＯＯＬブレーンは充電されたままとされる。
レジスタ内の全てのバス線ＡＣＣ，レジスタセル当り１本のバス線、を並列接続してＢＯＯＬブレーン内の同じバス線に接続することができる。また、ＮＵＭおよびＨＥＡＤブレーン内の全レジスタセルのバス線ＡＣＣをこれらのブレーン用のＢＯＯＬプレーン内のバス線に接続し、ＡＴＴＲＩ　ＢＵＴＥブレーン内の全レジスタセルをＡＴＴＲＩ　ＢＵＴＥブレーン用の同じＢＯＯＬブレーンもしくは第２のＢＯＯＬブレーン内の別のバス線に接続することかてきる。ＢＯＯＬブレーンが１枚か２枚かまたバス線が１本か２本かということは選択の問題であり、コントロールユニット６に記憶された制御命令の種別に依存する。３枚以上のＢ○ＯＬブレーンを有することも本発明の範囲に入る。設けられるＢＯＯＬブレーンの数により連想探索の粒度、すなわち実施できるさまざまな連想探索数および実施範囲すなわち関連するレジスタ部、か指示される。したかって、ＢＯＯＬブレーン内の同じバス線に接続されたレジスタ部に対して同時に比較か行われる。全てのＮＡＮＤゲートＧｌ、Ｇ２か同じ出力（ハイ）を有する場合には比較結果は“一致”しそうでなければ“不一致”となり、“一致“は両方の情報か同しであることを意味する。したがって、ＢＯＯＬブレーンはバス線用ブレーンてあり仮想すなわち“観念”ブレーンとみなすことかできる、すなわちバス線は必ずしもプレーン内に設ける必要はなくコントロールユニット６に直接接続することができる。
ＡＴＴＲＩ　ＢＵＴＥブレーンの構成ＡＴＴＲＩ　ＢＵＴＥブレーンはＮＵＭおよびＨＥＡＤプレーンとは別の構成とすることができ、例えば（図示せぬ）ベースレジスタマトリクスの替りに一行だけのペースレジスタとすることができる。さらに、ＡＴＴＲＩＢＵＴＥプレーンはプレーン内の全てもしくはいくつかのレジスタセルに接続されコントロールユニット６へ行く特別なバス線を有することができ、このバス上の情報を使用してどんな種類のりダクションを実施すべきかが決定される。さらに、ＡＴＴＲＩ　ＢＵＴＥプレーンには環境レジスタセルを設ける必要はない。バス線ＶＯ＋Ｖ＋　＋　Ｖ２　＋　Ｖ３はＮＵＭおよびＨＥＡＤブレーンの同じ表示を育するバス線とは別のインターフェイス７の入力へ引き出すことができ、したがってオブジェクト記憶装置ｌの他の部分、好ましくは１ａｚｙ、　ｗｈｅｒｅおよびｔｙｐｅ・部、へ接続することができる（第１図参照）。また、ノくス線Ｖｏ　＋　Ｖ＋　＋　Ｖｘ　ｒ　Ｖｓはオブジェクト記憶装置ｌに接続する必要はない。また、ＡＴＴＲＩ　ＢＵＴＥブレーン内のバス線ｉｄはオブジェクト記憶装置からの状態情報転送に使用することができる（第１図参照）、すなわちオブジェクト記憶装置内の１ａｚｙ、　ｗｈｅｒｅおよびｔｙｐｅはコアセル内の対応するブレーンのバス線ｉｄに接続される。
スタンバイ記憶モードスタンバイ記憶モートループはレジスタセル内に設けられるループの一方もしくは両方から形成される。一方のループはスイッチＳＷ、。、バスｂ１、スイッチＳ　Ｗ　ｂｒ、インバータＱｌ、スイッチＳＷ０およびインノく一タＱ２により形成される。他方のループはスイ・ツチＳＷ、。、ノくスａ　１１　、スイッチＳ　Ｗ　、　ｌ、インバータＱ１、スイ・ソチＳＷＯおよびインバータＱ２により形成される。一方もしくは両方のループのスイッチを閉じると２個のインノく一タＱｌ、Ｑ２を信号が伝播することができインノく一夕Ｑｌの入力およびインバータＱ２の出力の信号レベルが安定化し、このようにしてレジスタセルにデータが記憶される。セルはダイナミック状態を記憶している。
出力モードでは、Ｑ２の出力を〜・方のバスａｌもしくはす、へ転送することかできそこから適切なスイッチを制御して１個以上の出力端子（Ｎ、Ｓ、Ｅ、Ｗ等）へ出力を転送することができる。他方のバスｂ、もしくはａｍは任意モードで使用することができる。スイッチＳＷ０がオフすなわち開放されると、インバータＱ２の出力は安定となる、すなわちスイッチｓｗ０が閉じるまで変化することができない。インバータの出方は閉じた時にスイッチＳＷ、。を介してバスｂ、へ転送することができ、閉じた時にスイッチｓＷ、。を介してバスａ１へ転送することかできる。後記するように、レジスタセルと問題とする外部バス間に接続されたスイッチを制御することによりバスｂアおよびａ、上の情報をレジスタセルか接続されている各外部バスへ転送することができる。
入力モード入力モード中に、一方のスイッチＳＷ、、もしくはＳ　Ｗ、、はオンとされる、すなわち閉じられる。したかって端子（Ｎ、Ｓ、Ｅ、Ｗ等）の１つの状態がローカルバスａ、もしくはす、へ転送されそこから中央内部レジスタｒ、へ転送される。
す２相サイクル中にコアセル内の任意のレジスタセルから端子接続を介してコアセル内の別のレジスタセルへデータを転送することができる。３相サイクル中に垂直、水平もしくは対角方向の２個のペースレジスタセルをスワップすることができる。
スイッチＳＷ９は主クロックにより直接クロックされ、レジスタ内の全セルに対して同時に、インバータＱｌおよび０２間の転送かコアセル全体で同時に行われるようにされる。残りのスイッチは主クロツク期間内で別の適切な位相間隔て与えられる主クロックから引き出される信号により制御される。主クロックはコアセルの全動作の基準信号として使用される。
クロックサイクルはクロック相０．ａおよび／もしくはｂへ分割される。０相は第１の可拡散泪である、すなわち中央内部レジスタｒ６がスタンバイ記憶モードである時−データが安定である時である。ａ相はバスａＸからのトランスポート中に使用され、ｂ相はバスｂ、からのトランスポート中に使用される。
２相クロツクサイクルにおいてレジスタセルに対する一方向転送か行われる。第１の位相０は安定している。
２相クロツクサイクルにおいて、ａ相もしくはｂ相がトランスポートに使用される。
３相クロツクサイクルにおいて２方向転送、すなわち各内容を交換する２個のレジスタセル間のトランスポート、が行われる。Ｏ相は安定している。ａ相およびｂ相中にトランスポートは異なる方向で行われる。
例えばｂ相か２つある４相以上のクロックサイクルも発明の範囲に入る。
スイッチＳＷ、、、ＳＷｂ□は常時閉じている。ローカルバスａ　Ｒｌ　ｂ　＊は共にレジスタセルの記憶内容を保持している。内部バスａ、もしくはｂＲを使用して新しい値を入力し記憶する場合には、適切なスイッチＳＷ、、もしくはＳ　Ｗ　、　、か開くように制御される。そのバスの’ｆｌＮを内部バスへ転送するだけの短期間、垂直もしくは水平バス等の１本の外部バスへのスイッチが閉じられる。
シフトネットワーク、すなわち端子に接続されたスイッチを含むさまざまなレジスタセル間のネットワーク、を使用してレジスタセルの内容を北Ｎまたは南Ｓもしくは西Ｗまたは束Ｅへ転送することもできる。
一方向転送動作の例第１１ＡＩＩＮに近傍ペースレジスタセルを示し、データは左側セル、すなわち送信機、から右側セル、すなわち受信機へ転送される。コントロールユニット６からの制御信号かスイッチを制御する。第１１Ｂ図にさまざまな位相の転送により影響される各スイッチの状態を示し、小さい値は開いたスイッチを表わし大きい値は閉じたスイッチを表わす。実際の転送はｂ相で行われる。転送は次のように行われる（以下のさまざまなステップには第１１Ａ図および第１１Ｂ図と同じ番号が付されている）。
Ｏｌ　回路は安定であり、ｓｗ、　、ｓｗ、。、ＳＷ、、、ＳＷｂ、、、Ｓ　Ｗ、、は閉じ、送信機および受信機内の他のスイッチは全て開いている。（全スイッチに関連するためこのステップは第１１Ａ図にマークされていない）。この安定モードは第１１８［ＪのＯ相に対応する。
１、　送信機および受信機内のスイッチＳＷ０が開いているクロック期間の第１相（ｂ相）中に、２、　送信機および受信機内のスイッチＳＷ、、が開きスイッチＳＷ、。か閉じ、３、　送信機および受信機間のスイッチＳＷ２が閉じ、４、　送信機および受信機内のスイッチＳ　Ｗ、、が開き、５、　送信機内のスイッチＳＷ、、が開き受信機内のスイッチＳＷ、、か閉じる。これにより送信機内部レジスタから受信機内部レジスタヘデータを伝播することができる。
６、　送信機および受信機内のスイッチＳＷ０が閉じているクロック期間の第２相（０相）中に、７、　送信機と受信機間のスイッチＳＷ５が開き、８、　スイッチＳＷ、、およびＳＷ、ｏが最初に閉じその後受信機および送信機内のスイッチＳ　Ｗ、、およびＳ　Ｗ　、　ｒが閉じる。これにより、ステップＯに前記した安定モード、すなわちＯ相、へ戻る。
２方向転送動作の例第１２Ａ図に２個の近傍ペースレジスタセルを示し、２個の異なるペースレジスタセル内のデータを２方向転送動作によりスワップしなければならない。コントロールユニット６からの制御信号によりスイッチが制御される。第１２Ｂ図にさまざまな位相の転送により影響される各スイッチの状態を示し、小さい値は開放スイッチを表わし大きい値は閉成スイッチを表わす。両レジスタセルが送信機および受信機として作用し、したがって以後それらを１セル１”および“セル２″と呼ぶ。ａ相においてセル２からセルｌへの転送が行われ６相においてセルｌからセル２へ反対方向の転送が行われる。下記のさまざまなステップには第１２Ａ図および第１２Ｂ図と同じ番号か付されている。転送は次のように行われる。
Ｏｏ　回路は安定しており、ｓｗ、、ｓｗ、。、ＳＷ、、、ＳＷ、。、ＳＷ、Ｉは閉じ、両セル内の他の全てのスイッチか開く（全スイッチに関連するためこのステップは第１２Ａ図でマークされていない）。この安定モードは第１２Ｂ図の０相に対応する。
１、　セル１および２のスイッチＳＷ０が開くクロック期間の第１相（ａ相）中に、２、　セルｌおよび２内のスイッチＳＷ、。が閉じスイッチＳＷｂ、が開き、３、　セル間のスイッチＳＷ５が閉じ、４、　セルｌおよび２内のスイッチＳＷ、、が開き、５、　セル１内のスイッチ５ＷｂＩが閉じてセル２内のスイッチＳ　Ｗ　−＋が開く。これによりセル２からセル１ヘデータを伝播することができる。
スイッチＳＷ０がまだ開いているクロック期間の第２相（ｂ相）中に、６、　セルｌおよび２内のスイッチＳＷ、。か開きスイッチＳＷ、。が閉じ、７、　セル１および２内のスイッチＳＷ１が開き、８、　セルｌ内のスイッチＳ　Ｗ、、か開いてセル２内のスイッチＳ　Ｗ　、　＋が閉じ、これによりセル１からセル２ヘデータを伝播することができる。
９、　セルｌおよび２内のスイッチＳＷ０が閉じているクロック期間の第３相（０相）中に、ｌＯ，セルｌ内のスイッチＳＷｔが開き、１１、スイッチＳＷ、。およびＳＷ、。が最初に閉じその後両セル内のスイッチ５Ｗｂ１　およびＳＷ、、が閉じる。
これにより前記ステップ０の安定モード、すなわち０相、へ戻る。
スイッチＳＷ、。およびＳＷ、。の制御信号０相中のデフォルトにより信号はオンとされる、すなわち閉じられる。次にローカルバスは全て記憶状態を保持する。入力に使用するバスはスイッチＳＷ０およびＳＷ、。に対して制御信号をオフとする、すなわち開く、ことにより制御され、Ｘはａもしくはｂである。入力操作中にある端子（Ｅ、Ｖ、Ｄ、Ｈ等）によりいくつかのバスを短期間短絡することができる。しばらく後にバスは正しい値を得る。
スイッチＳＷ０の制御信号の降下部とスイッチＳＷ８゜（Ｘはａもしくはｂ）の制御信号の降下部間に遅延時間かある。それが短かければ問題を生じることはない。しかしながら、ｍＳ領域の時間となるとバスＸ＊　（Ｘはａもしくはｂ）はそのダイナミック状態を失うことがある。
スイッチＳＷ、、の制御信号の立上り部とスイッチＳ　Ｗ　ｘ　＋　（ｘはａもしくはｂ）の制御信号の立上り部との間に遅延時間がある。それか負となるとインバータＱ２からＱｌヘロローカルバス、を介して誤った値か伝播されることがある。したがって正の遅延時間が使用される。
スイッチＳＷｍ　、ｓｗｖ、ＳＷｂ　、ｓｗ、等のｉｉｌｆｍ信号スイッチは常時オフ、すなわち開いている。次に全てのローカルバスか分離される。接続された端末スイッチの制御信号をオンとする、すなわちスイッチを閉じる、ことにより入力もしくは出力に使用するバスが制御される。この動作中にあるスイッチ（ＳＷ、　、ＳＷｖ、ｓｗ、、ｓｗＨ等）によりいくつかのバスを短時間短絡させることができる。しばらく後にバスは正しい値を得る。
スイッチＳＷ０の制御信号の降下部とスイッチＳ　Ｗ　ｚ（ＺはＨ，Ｄ、Ｎ、Ｖ、Ｅ等、すなわちスイッチを設けた内部バスａ１およびｂｌｌに接続された任意の端子）の制御信号の立上り部間に遅延時間がある。それが負であればローカルバスＸ＊　（Ｘはａもしくはｂ）値を変えることができる。次にレジスタ値が設定される。したがってこの遅延時間は正でなければならない。
スイッチＳＷｔ　（ＺはＨ，Ｄ、　Ｎ、　Ｖ、　Ｅ等、すなわちスイッチを設けた内部バスａ６およびｂ８に接続された任意の端子）のＩＩＪａＩ！信号の立上り部とスイッチＳ　Ｗ、。
の制御信号の降下部間には遅延時間がある。それが負になると入力へ値を伝播することができない。したがって正の遅延時間が使用される。
スイッチＳ　Ｗ、、の制御信号の立上り部とスイッチＳＷ２の制御信号の降下部間には遅延時間がある。これが負になるとローカルバスが変ってレジスタか誤った値に設定されることがある。したがって正の遅延時間が使用される。
スイッチＳＷ、、およびＳＷ、、の制御信号０相中にデフォルトにより信号がオンとされる。しかしながら、スイッチＳＷ０の制御信号の立上り部とスイッチＳＷ、、および５ＷｂＩの制御信号の立上り部との間には僅かな遅延がなければならない。
この遅延が負となるとインバータＱ２の入力の値をバスＸＲ（ｘはａもしくはｂ）へ伝播することができない。
代表的なリスト命令が１マシンサイクルで実施される。
前記したように、コアセルは構造演算を実施する。全ステップが内含するリストの命令を使用してコアレジスタにより実施される。
命令の例を次に示す。
ｌｅｎｇｔｈ　目標の長さが算出される。
ｍａｐ　リスト要素に関数が適用される。リストに挿入リストが含まれる場合にはこれらの挿入リストの要素にも命令が適用される。
（命令マツプについては後記する）。
ｆｉｌｔｅｒ　５ｉ数か適用されリストの要素を濾波する。
フィルターは挿入リストにも適用される。
ｊｏｉｎ　全要素が挿入リスト要素へ書き換えられる命令は挿入リストにも適用される。
ｔｒａｎｓｐｏｓｅ　小マトリクスが転置される。リスト要素が含まれればそれらもスワップされる。挿入リストは処理される。（命令転置については後記する）。
コアセル記憶装置コアセルは次のものを記憶する。
＊　数個のレジスタ、好ましくはペースレジスタ、で簡約化される目標。
＊　例えば３階層構造を簡約化する場合の、好ましくは補助レジスタおよびベースレジスタマトリクス内の残りの構造の、目標の根。
オブジェクト記憶装置ｌは単階層構造しか記憶できないがコアレジスタ３は最大３階層までのオブジェクト構造を含むことかある。コアセル内の一時記憶装置には０１．２．３階層オブジェクトを記憶する４つのケースがある。３階層オブジェクトを記憶する場合には、その根と１つの技だけが記憶される。他の場合は全階層が記憶される。
単純ツリー、すなわち単一値（０階層オブジェクト）は第１の主レジスタに記憶される。
単階層だけのツリーは主レジスタに記憶される。
２階層を含むツリーは父であるその根リストを主レジスタに垂直に記憶し息子であるリストをペースレジスタ５Ｑ　に垂直に記憶している。また、根を補助レジスタにその１つの息子を主レジスタに記憶することができる。コントロールユニット６は実施する操作に応じてこれらの中から選択を行うことかできる。
３階層を含むツリーはその根リストを補助レジスタの！つに記憶しその２階層息子の一つをベースレジスタマトリクスに記憶している。
したがって、目標ツリーの根リストはツリー構造の階層および実施すべき操作に応じて好ましくはコアセル内のレジスタのさまざまな位置に記憶される。
目標ツリーの根はｕｎｉｆｙ等の簡約化可能な閉包である。
関数適用（ａｐｐｌｉｃａｔｉｏｎ・・・）では、第１の要素は関数定義として使用される閉包構造を間接的に指定する命令もしくは識別子であり、残りの要素は命令／関数定義の引数である装置１内の情報から引き出される。コアレジスタ内の情報は次のようにして記憶される。
ＨＥＡＤおよびＮＵＭブレーン内のコアレジスタはオブジェクト記憶バスＯＢＪ、アクセスバスＡＣＣ，ｒｅｓバスおよびニューメリックＡＬＵバスＮＵに接続されている。記憶状態は２個の単一レジスタＩＤおよびＥＮＶ、補助レジスタＦＯ−Ｆ３およびペースレジスタＳ。、〜Ｓｏ、ｓの記憶状態により構成される。
ＡＴＴＲＩＢＵＴＥブレーン内のコアレジスタは同様にしてオブジェクト記憶装置ｌの別の部分、好ましくは１ａｚｙ、　ｗｈｅｒｅおよびｔｙｐｅ部、に接続されている。
コアレジスタの制御語はスイッチｓｗ、、、ｓｗ□ｅｗ、ｉはＯ〜３の数、ＳＷ、、、、。、ＳＷ、１．。、Ｓ　Ｗ＊ｅｗ、　ｈｏ、ＳＷ、、、、。、ＳＷ、２．、。、および　ｓｗ、、、、。、ＳＷ、、。、ｓｗｖ、、ｓｗ、、、　ＳＷ、、、単一レジスタＩＤおよびＥＮＶ、補助レジスタＦＯ−Ｆ３およびペースレジスタＳ０．。〜Ｓ８．．の制御語により構成されている。
制御語はコントロールユニット６に接続された数本の制御線により転送される。
制御線はいかなる種類のスイッチを使用するかにより２相制御対線もしくは単相制御単線とすることができる。
各ペースレジスタセルの制御語には１つの共通部分と各ペースレジスタに対する個別部分が含まれている。共通部分はコアセルのスイッチｓＷ、。、ｓｗ、。およびＳＷｏを制御する（第１０ＩＮ参照）。しかしながら、ここに記載するのは例にすぎず他にもいくつがの実施例が考えられる。
コアセルの動作例第１３図〜第１９図は第９図から誘導される。第３図の参照符号は第１３図〜第１９図にも適用される。しがしなから読み易くするため大概の参照符号は除去されている。また、第１３図〜第１９＠の説明ではレジスタセルの表示はコアセル内のブレーン中を延在する全レジスタを意味するものとする。
１、　オブジェクト記憶装置へのアクセスｍｐｘ−ｍｖ命令：オブジェクト記憶装置１が読み出されオブジェクト記憶命令１［１９Ｘ−１１により数個のコアレジスタが設定される。
アクセスされたオブジェクトはバスＶｏ　＋　Ｖ＋　＊　Ｖ＊　＊Ｖ、を介して主レジスタＳ　ｏ、ｏ　、Ｓ＋、ｏ　、Ｓｚ、ｏ、Ｓｓ、ｏへ送られ、バスｉｄを介してレジスタＩＤへ送られかつバスｅｎｖを介してレジスタＥＮＶへ送られ、それは送られるべきレジスタセルを指す矢符を有する太線により第１３図に図示されている。同時に主レジスタの古い内容はオブジェクト記憶装置ｌに閉包として記憶される。
したかって、ｍｐｘ−ｍｖ命令により現在のコアセル閉包がオブジェクト記憶装置に記憶され次に実行されるオブジェクト記憶閉包がコアセルにロードされる。
フェッチ命令：１個の主レジスタに識別子が記憶されそれが指示する情報と交換される状況を第１４図および第１５図に示す。
例えばＳ２゜（第１４図参照）に記憶されている識別子がオブジェクト記憶装置１へ送られて識別子とその指示する内容が見つけ出され、この内容はバス線ｖ　Ｏ−ｖ　３へ出され最後にペースレジスタ、例えばＳ２．。〜Ｓｚ、ｓ（第１５図参照）、内の垂直コラムヘロードされる。
この処理はペースレジスタＳ２．０内の識別子をバスｈＯおよびスイッチ１ｄ１ａ、ｍ。（第１４図）を介して垂直バスｉｄへ転送することで開始される。記憶された値は同様に他の任意のレジスタから転送することができる。
オブジェクト記憶装置ｌから供給される値をバスｖＯ２ｖｌ、ｖ２．ｖ３を介して、実施例ではレジスタＳ２．。、Ｓ１１　、Ｓ！、！　、Ｓｘ、ｓである、適切なレジスタヘロードし、スイッチＳ　Ｗ　、　ｏ、ＳＷ、、、ＳＷｗ２、ＳＷｌおよびバスｈＯ，ｈｌ、ｈ２．ｈ３を介して値を転送することにより処理が継続される（第１５図参照）。
コアセルの内容をオブジェクト記憶装置１内に記憶する場合にはオブジェクト記憶命令ｍａｋｅおよびｕｎｉｆｙ−ｉｄを使用することができる。
［ｌ１ａｋｅ命令：ｍａｋｅ処理の第１ステツプにおいて、問題とするレジスタの内容が第１５図に示すようにただし逆方向に転送される。命令は環境レジスタ内容へも転送される。コアセルから送られる情報と同じ記憶情報を存するオブジェクトを見つけ出すためにオブジェクト記憶装置内で連想探索か行われる。オブジェクトが見つかると、オブジェク１−を指示する識別子が戻され、オブジェクトが見つからない場合には未使用識別子か戻される。いずれの場合にも、バスＭｉｄを介してオブジェクト記憶装置からコアセル内の識別子レジスタへ識別子が転送される。また、レジスタの影響を受けるコラムの主レジスタへ識別子を転送することもできる。
したがって、コアセルの内容と識別子間の連想か生成される。
ｕｎｉｆｙ−ｉｄ　命令命令ｕｎｉｆｙ−ｉｄを第１６図に示し、問題とするレジスタセルを水平バスｈＯへ接続しかつ全ての垂直バスをスイッチＳ　Ｗ　１４．　ｂ。、Ｓ　Ｗ　＠　ＩＩ　Ｗ、　ｂ。、ＳＷ、。、ＳＷ、、、、。等を介して水平バスｈＯへ接続することにより、例えばＳ　ｚ　、　６等の１個のレジスタから全ての垂直バスｉｄ　、　ｅｎｖ。
ｖ、ｌ　Ｖｌ　ｒ　Ｖｌ　＊　ｖｉへ識別子が配分される。これは連想探索および置換を実施する場合に使用することができる操作であり、それには例えば識別子の発生を探索しこの識別子の発生を新しい簡約化された単純値と置換することを含めることができる。
ｕｎｉｆｙ−ｉｄと同様の命令をこの第１ステツプで使用してコアセルの内容に対して一意的な識別子を得ることができ、識別子とその指示する内容をオブジェクト記憶装置に記憶するためにこの第２ステツプでコアセルの内容をオブジェクト記憶装置に接続されたバス線に出すことができる。
ｕｎｉｆｙ命令の例を付録ｌに示し、そこにはコアセルの内容およびａ、ｂ相に対するスイッチ状態が示されている。
２、　ニューメリックリダクションニューメリックリダクション中に、簡約化すべきオブジェクトすなわち目標か主レジスタに配置される。一般的に全目標がりダクションに関わる。代表的に主レジスタＳ０．。はさまざまな命令に対する異なるビットパターンである命令コードを保持する。レジスタＳ１゜およびＳ２．。は双頭（ｄｙａｄｉｃ）処理、すなわち２オペランドによる処理、に使用されレジスタＳ１．。は単頭（ｍｏｎａｄｉｃ）処理、すなわちｌオペランド処理、に使用される。一般的に、トレーリングレジスタはリスト形式で使用され、したがってその内容は簡約化された後で左へ押し出される。
次に目標のレジスタＳ＋、ａおよびＳ　ｘ、　ｏ間て本質的な数値演算が行われる。ニューメリックＡＬＵの主加算器はこれら２個のレジスタに接続されている。他のレジスタはｍｕｌ、　ｄｉｖおよびｍｏｄ命令の補完の目的で使用することができる。
次の命令タイプを使用することができる。
単頭命令レジスタＳ０．。は命令を保持しレジスタＳ１．。はオペランドを保持する。レジスタＳ２．。およびＳ８．。は使用されない。ニューメリックＡＬＵの結果は全ての主レジスタへ戻される。非バイブラインの場合にはそれはレジスタＳｔ、。に保存される。バイブラインの場合にはそれは補助レジスタもしくはペースレジスタに中間保存される。
双頭命令レジスタＳ０．。は命令を保持しレジスタＳ１゜およびＳ２゜はオペランドを保持する。レジスタＳ、。は使用されない。結果は全ての主レジスタへ戻される。
非バイブラインの場合にはそれはレジスタＳｔ、。に保存される。
バイブラインの場合には補助レジスタもしくはペースレジスタに中間保存される。
ｍｕｌ、　ｄｉｖ、　ｍｏｄ命令レジスタＳ０゜は命令を保持しレジスタＳ２．８、Ｓ、。はオペランドを保持する。最終結果はレジスタＳ１．。に保存される。
ｕｎｉｆｙ　リダクションｕｎｉｆｙ　リダクションはニューメリックＡＬＵを使用してレジスタＳ０゜の内容をレジスタＳ１．。の内容と比較する。他の主レジスタは単一化を行う時にも使用することができる。レジスタのＨＥＡＤブレーンに記憶されたタグ語を比較結果と共に使用して次のアクションを評価する。
命令０１０１．　ｄｉｖ、　ｍｏｄは数値演算器内でその内部ループを完全に実施する。計算された中間値は数値演算器とコアセル内の主レジスタ間の線、すなわちＮＵＳバス上にダイナミックに記憶することができる。
３、　構造リダクション構造りダクション中に簡約化されるオブジェクト、すなわち目標、が主レジスタに配置される。一般的に、いくつかもしくは全てのペースレジスタがりダクションに関わる。代表的に、主レジスタＳ、。は命令コードを保持し、それはさまざまな命令に対する異なるビットパターンである。
マツプ命令は関数ｆおよび引数としてのリスト（ｅｌ。
・・・２　ｅ、）を有しリストの各要素に関数を適用する。命令により各関数適用の結果リスト（ｆｅ、、・・・、　ｆｅ、　）力〕戻され、ｆｅ、はｅｌに関数ｆを適用した時の結果を表わす。
マツピング命令フォーマット：　（マツプｆリスト）命令マツプは補助レジスタＦＯヘロードされる。使用する関数は補助レジスタＦＯヘロードされる。リストは主レジスタＳｏ、ｏ−ｓｏ、ｓヘロードされる。第１７ａ図に示すように、主レジスタに記憶された要素はベースレジスタマトリクスの２ステツプ上へ転送される、すなわちレジスタＳ１．。の内容はレジスタＳｘ、ｔへ転送され、Ｘは０〜３の数である。転送は垂直バス線ｖＯ−ｖ３を使用して行われる。第１７ｂ図に示すように、次に補助レジスタＦＯおよびＦｌの内容がベースレジスタへ水平に同報される、すなわちＦＯの内容が８０゜〜Ｓ、。
へコピーされＦｌの内容がＳ　ｏ、　ｒ〜Ｓ２．、へコピーされる。
要素か単純値（リストではない）であれば、レジスタの内容か例えばＳｌ、２へ配置され、下のレジスタ、例えばＳ５２．の内容が１ステツプ下方へシフトされる。次に適用すべき関数が主レジスタ、例えばＳｌ。、へ配置され関数を適用すべき要素かこの主レジスタの上のレジスタ、例えばＳ、１、へ配置される。要素がリストであればレジスタのそのコラムではシフトが行われない。第１７ｃ図では、ｅｌ　、ｅｔ、ｅｓは単純値を表わしｅ４はリストを表わすものと考えられる。次に、ベースレジスタマトリクス内の各コラムがオブジェクト記憶装置に閉包として記憶される。その後、これらの記憶された閉包の各各かコアセルヘロードされ処理が続けられる。記憶された閉包か単純値を含む場合には、それは正規の方法でコアセルヘロードされる、すなわち第１７ｄ図に示すようにｆが８０．。に記憶されｅｉがＳｌ、。に記憶される。一方、記憶された閉包がリストを含む場合には、第１７ａ図に示すようにロードされるが、ｅ、がｅ４で表わされるリスト内の最初の要素となり、ｅ２がｅ４内の第２の要素となるようにされる。
これにより、マツプ命令を挿入リストに対して再帰的に適用することができる。
したかって、次のような２階層構造を有する命令マツプ、（ｍａｐ、ｆ、（ｅｌ　、　・＝、ｅ、　）　）が次のように書き換えられ、（（ｆ、ｅｌ）、・・・、（ｆ、ｅ、））実行された後車階層構造へ書き換えられ、（ｆｅ＋、・・・、ｆ　ｅ、）ここに、ｆｅ＋はｅｌＧ：ｆを適用する場合の結果を表わす。
次の３（もしくはそれ以上の）階層構造を有する命令マツプ、（ｍａｐ、ｆ、ｐａｒ（ｅｌ　、　＝・、　（ｅｍ　、　−、ｅ、　）、−、ｅ、　）　）　。
たたし、（ｅｋ　、・・・　ｅ、　）は挿入リスト、か中間ステップとして次のように書き換えられ、ｐａｒ（（ｆ、ｅｌ）、　−、（ｍａｐ、　ｆ、（ｅｈ　、　・−、ｅ−））、−。
（ｆ、　ｅ、、乃その後火のように書き換えられ、ｐａｒ（（ｆ、ｅｌ）、　−＝、（（ｆ、ｅｈ　）、−、（ｆ、　ｅ、　））、　−。
（ｆ、　ｅ、　））。
それは実行後２階層構造に書き換えられ、ｐａｒ（ｆｅ、、　−＝、　（ｆｅｍ、＋＋・、ｆｅ、）、−、ｆｅ、　）。
ここに、ｆｅ＋はｅｌにｆを適用した時の結果を表わし、（ｆｅｂ　、・・・、　ｆｅ、）は挿入リストである。
したかって、引数リスト内の全要素に関数ｆが再帰的に適用される。
コアセルの再構築とマツプ命令の実行の例については後記する。簡潔な説明とするために、　“ｒｅｓｉｓｔｅｒ”をｒｅｇ　１”１ｄｅｎｔｉｆｉｅｒ　’を１ｄｅｎｔ　、”ｏｂｊｅｃｔ　ｓｔｏｒａｇｅ’をｓｔｏｒａｇｅで表わす。
命令の例は次のようである。
（ｍａｐ　ｆ’（−１−２（−７−８）　）　。
ここに、ｆはｆ　（ｘ）　＝ａｂｓ（Ｘ）　＋　１として定義される。
機械識別子を使用した機械表現は次のようになり、ｉｄｌ　：　（ｍａｐ　ｆ　１ｄ２）ｉｄ２＋（−１−２１ｄ３）ｉｄ３　：　（−７−８）ここに、識別子１ｄは（ｍａｐ　ｆ　１ｄ２）−構造等を含む閉包を示す。
以降、ｌは０〜３の数である。次のステップか実施される。
ステップｌ：マツプがレジスタＦＯに、ｆがレジスタＦ１に、識別子ｉｄ２がレジスタＳ６．。に記載される。
ステップ２：識別子ｉｄ２が拡張される、すなわちレジスタＳ０．。は−１を含み、レジスタＳｔ、。は−２を含み、レジスタＳｓ、。は識別子ｉｄ３を含む。
ステップ３：レジスタＳＢｏの内容がレジスタＳ１．２へ転送される。未使用マークのあるレジスタは影響を受けない。
ステップ４：マツプおよびｆが水平に同報される、すなわちレジスタ８１．１はｆを含み、レジスタＳ１．。はマツプを含む。未使用マークのあるレジスタは影響を受けなステップ５：そのレジスタＳ　＋、ｚ内の単純値を有するコラムが１ステツプ下方と比較される、すなわちレジスタ８０．１は−１を含みレジスタＳ０．。はｆを含み、レジスタＳ３．１は−２を含み、レジスタＳ１．。はｆを含み、第３コラムはそのままとされる。
ステップ６：ベースレジスタマトリクス内の各コラムが次のように記憶装置に再記憶される。
ｉｄｌ　：　（ｉｄ６　ｉｄ７　１ｄ８）ｉｄ６：（ｆ　−１）ｉｄ７：（ｆ　−２）ｉｄ８　：　（ｍａｐ　ｆ　１ｄ３）ステップ７：識別子ｉｄ６で指示される閉包が主レジスタにロードされ、ｆがレジスタＳ０２．に、−１がレジスタＳ１．。にロードされる。
ステップ８：関数、ｆ　（ｘ）　−ａｂｓ　（Ｘ）　＋１を引数（こ適用した結果２をレジスタＳ　ａ、　ｏに記憶する。
ステップ９：記憶装置内で識別子ｉｄ６に対する連想探索が行われ識別子ｉｄ６の発生は全て２と置換される。
ｉｄｌ　：　（２ｉｄ７　１ｄ８）ｉｄ７：（ｆ　−２）ｉｄ８　：　（ｍａｐ　ｆ　１ｄ３）ステップｌｌ：識別子ｉｄ７に対してステップ７〜９を行って結果３を得る。記憶装置ｔ：ｉｄｌ　：　（２３１ｄ８）ｉｄ８　：　（ｍａｐ　ｆ　１ｄ３）ステップｌｌ：識別子ｉｄ８に対してステップ１〜６を行ってベースマトリクスの２コラムを記憶装置に記憶する結果を得る。
ｉｄｌ　：（２３１ｄ８）ｉｄ８　：　（ｉｄ９　ｉｄｌ　０）ｉｄ９　：（ｆ　−７）ｉｄｌ　Ｏ：　（ｆ　−８）ステップ１２：識別子ｉｄ９および１ｄｌｏに対してステップ７〜９を行ってそれぞれ結果８，９を得る。記憶装置：ｉｄｌ　：　（２３１ｄ８）ｉｄ８：（８９）読出し：（２３（８９））−関数ｆか引数リスト内の全要素に適用されている。
前記ステップはコアセルによりさまざまな効率的方法で実施することができる。
例えば、オブジェクト記憶装置に中間結果を記憶する替りに適切ならばコアセル内でさらにリダクション／実行を行うことができる。
転置フォーマット：（転置リスト）転置命令は１個の補助レジスタ、例えばＦＯ，へロードされリスト引数、例えばリストのリスト、がベースレジスタマトリクスへロードされる、第１８図参照。
ベースレジスタマトリクスの内容が転置される。したがって、次の３階層構造を育する命令ｔｒａｎｓｐｏｓｅ（ｔｒａｎｓｐｏｓｅ　。
が実行され、結果が２階層構造へ書き換えられる。
例：リスト構造（（１２３４）。
（５６７８）。
（９１０１１１２）。
（１３１４１５１６））、ここに、第１リスト、すなわち（１２３４）かベースレジスタ、すなわちペースレジスタＳ０．。〜Ｓｏ、ｓ、の第１コラムに記憶され、第２リスト、すなわち（５６７８）がペースレジスタ、すなわちＳｒ、。〜Ｓ　１．３等、の第２コラムに記憶され、次のように転置され、（（１５９１３）。
（２６１０１４）。
（３７１１１５）。
（４８１２１６））、ここに、第１リストすなわち（１５９１３）はペースレジスタ、すなわちレジスタＳ０．。〜Ｓ０．２等、の第１コラムに記憶される。
スワップフす−マット：　（ｓｗａｐ　ｍ　１ｉｓｔ）スワップ命令は命令ｓｗａｐが３階層構造を有するように実行される。
（ｓｗａｐ　ｍ　（（ｅ＋、＋　！−）　。
（ｅ、。１．Ｉ、・・−）。
ここに、ｉ、ｊがベースレジスタマトリクス内の要素の位置を指示する要素ｅ１．４を有するリストのリストが２階層　構造へ書き換えられ、要素（ｅｍ、＋＋・・・）は要素（ｅ　＋＋＋＋１．　Ｉ　Ｔ　・・・）と転置さフォーマット：　（ｓｋｉｐ　ｍ　１ｉｓｔ）スキップ命令は命令５ｋｉｐが３階層構造を有するように実行される。
（ｓｋｉｐ　ｍ　（（ｅ＋、ｔ　、　−）　。
ここに、ｉおよびｊがベースレジスタマトリクス内の要素の位置を指示する、要素ｅ１．．を有するリス！・のりストが２階層構造へ書き換えられ、（（ｅ＋、＋、・・・）。
（ｅ　＠＋１．　Ｉ　＋　・・・）、リスト（ｅｍ、Ｉ＋　・・・）が削除される。
４、　リスト抽出リストを含む目標か主レジスタ内に配置される。リストが挿入リストである要素を含む場合には、これらのリストは従属レジスタ内に垂直に記憶される。
ｅｘｐａｎｄ　−１ｉｓｔ命令は１サイクルで実施することができる。ペースレジスタの内容は、主レジスタ内の内容を除き、行右下方に１ステツプシフトされ、垂直バスへ転送されそのコラムの最上ペースレジスタへ挿入される（第１９図参照）。繰返しｅｘｐａｎｄ　−１ｉｓｔを使用して主レジスタにデータを“充填”することができる。
ビットセル本発明によるリダクションプロセッサの一部である全体メモリはＶＬＳＩ−技術（Ｖｅｒｙ　Ｌａｒｇｅ　ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ　）で実現されるものである。したかって、各ビットセルはＶＬＳＩ−技術により実現されるような設計とされている。ビットセル回路の実施例をビットセルワイヤｄ、ｄ”およびａＣＣのドライバと共に第２０図に示す。ビットセル１５は破線で囲まれている。
第２０図に示すビットセルの実施例では、各ビットセルは線ｄおよびｄ′″等の２本の線でコントロールユニットに接続されている。したがって、３８ビツト長の情報を記憶する要素へ行く情報バスの各部が７６本の線を含んでいる。このような各バス部は記憶セルエリア内のコラムに配置された記憶フィールド１５１に接続されている。
第２０図に示すように、ビットセルにも４つの接続しかなく、常時供給電圧が供給される第１の接続Ｖ、と、後記するように、各々が少くとも３つの異なる制御状態に設定可能な第３および第３接続ａｃｃ、ｄ、ｄ”である。
第２０図に示すビットセルは４トランジスタＣＭＯＳセルである。それはスタティックであり負荷を有している。負荷は実施例では、それぞれ、反転ゲートを存するＭＯＳ　ＦＥＴ　１１およびＩ２のソース／ドレーンバスである。また、替りに抵抗負荷（図示せず）を有することもできる。
セルは各側から制御可能なフリップフロップである。
アクセス線ａＣＣと給電線Ｖ　ｅ　ｃとの間に、各々がＭＯＳＦＥＴのソース／ドレーンバスと負荷ＴＩ、１１を含む、２つの直列接続が並列に設けられている。トランジスタＴＩのドレーンはそのゲートに接続され、トランジスタＴ２のドレーンはトランジスタＴ１のゲートに接続されている。ダイオードＤＩかｄ線とトランジスタＴＩのドレーン、負荷ＴＩおよびトランジスタＴ２のゲートの相互接続との間に接続されている。ダイオードＤ２かｄ１線とトランジスタＴ２のドレーン、負荷Ｉ２およびトランジスタＴＩのゲートの相互接続との間に接続されている。各ダイオードＤｉ、Ｄ２は互いに接続されかつそれぞれ線ｄもしくはｄｌに接続されているドレーンおよびゲートを存するＭＯＳ　ＦＥＴにより提供される。
回路要素の重要な特徴はダイオードＤ１．Ｄ２が線ｄ。
ｄｏに対して一方向にしか電流を流さず、トランジスタＴＩ、Ｔ２はそのゲート電位の変動により電流を制御できる活性要素であることである。相互接続ｎｌ、ｎ２は１ビツト情報に関連する電位を記憶できるノードである。
各負荷１１．１２は抵抗器のごとく挙動する要素である。
第２０図において、電圧Ｖ　ｅ　ｅは高電位として示されている。次に、ダイオードＤ１．Ｄ２はそれぞれ線ｄもしくはｄｏからノードｎ１もしくはｎ２へ電流が流れるようにされる。ゲート電極の電位が増大している時は活性要素ＴＩもしくはＴ２の抵抗は低減され次にノードが低減される。しかしながら、別の実施例では電位および電流は第２０図の実施例とは逆方向に選定することかできる。
ビットセルは゛真′もしくは゛偽゛である値Ｖ、。、。
を記憶することができる。線ａｃｃ、　ｄおよびｄ″′の電位をさまざまに設定することによりビットセルの構造をいくつかの異なる機能状態に設定することができる。
制御状態はハイレベル、ローレベル、全線に対するセルへの流入電流、ａｃｅ線に対するセルからの流出電流である。線ａＣＣはヘッド１６からのアクセス線であり記憶セルフイールド内の全ビットセル１５に接続されている。
第３および第４線ｄ、ｄ’はセルのライトもしくはリードが行われアクセスＪｌｌａｃｃがローである時に互に反転される信号を存している。
要素ヘッド１６内の駆動およびセンスアンプヘッド１６内のドライバおよびセンスアンプを第２０図に方形破線で示す。第１のトランジスタＴ３のソースは電圧Ｖ１に接続され、ドレーンは記憶セルフイールド１５１内の全ビットセル１５のアクセス線ａＣＣに接続され、ゲートにはクロック信号発生器（図示せず）からクロック信号ｐｒｅｃｈが供給される。第２のトランジスタＴ４のソースは電圧Ｏ■に接続され、ドレーンは記憶セルフイールド１５１内の全ビットセルＩ５のアクセス線ａＣＣに接続され、ゲートにはアクセス線ａＣＣに電圧ＯＶを設定すべき場合にハイとなる電圧ｖ３が供給される。
前記したように、線ａＣＣは閉包要素内の全ビットセルに接続され、したがって例えば３８個のビットセルに接続される。それはヘッド内に設けられる。したがって、ヘッドは小さくなければならない。＠ａＣＣの電圧レベルは増幅器ＡＭＰにより増幅される。
インターフェイス７内の駆動およびセンス回路ビットセル線ｄ、ｄ”に対するインターフェイス７内のドライバおよびセンス回路を第２０図にもう１つの方形破線で示す。しかしなから、この回路は線ｄ、ｄ”を駆動および感知する一例にすぎない。入出力Ｉ　Ｎ１０　ＵＴは第１図のコアセル２に接続されている。したがって、この回路はオブジェクト記憶装置１とコアセル２間のインターフェイス７に設けられる多くの類似回路の１つである。
ｄ線のライト回路は第１対のトランジスタＴ５．Ｔ６を含み、実施例では一方はｎ型であり他方はｐ型であり、そのドレーンはｄ線に接続されていて分圧器を提供する。
トランジスタＴ５のソースは電位ｖｔに接続され、ゲートにはプリチャージ信号ｐｒｅｃｈが与えられる。他方のトランジスタＴ６のソースは電位Ｖｅｅに接続され、そのゲートにはｄ線に電位Ｖ−を供給すべき時にローとなる制御信号ｖ４が供給される。ｄ線のライト回路はソースが接地されゲートか外部制御器からの入力ｗｒｉｔｅに接続されたｎ型トランジスタＴｌｌのドレーンと電圧源Ｖ−どの間に接続されたｐ型トランジスタＴ９とｎ型トランジスタＴＩＯのソース／ドレーンバスの直列接続も含んでいる。トランジスタＴ９．ＴＩＯのドレーン間の相互接続はトランジスタＴ６のゲートに接続され電圧ｖ４を育している。トランジスタＴ９のゲートにはプリチャージ相中にトランジスタＴ６のゲートを導通トランジスタＴ９を介して電源電圧Ｖｅｅに接続する反転プリチャージ信号ｐｒｅｃｈ　”か供給される。
ｄ６線のライト回路は第２対の直列接続トランジスタＴ７．Ｔ８を含み、実施例では一方はｎ型他方はｐ型であり、そのドレーンはｄ６線に接続されていて分圧器を提供する。トランジスタＴ７のソースは電位Ｖ、に接続され、そのゲートにはプリチャージ信号ｐｒｅｃｈが与えられる。他方のトランジスタＴ８のドレーンは電位Ｖ　ｃ　ｃに接続され、そのゲートにはｄ”線に電位Ｖ　ｅ　ｅを供給すべき場合にローとなる制御信号Ｖ５が与えられる。
ｄ０線のライト回路は電圧源Ｖ　ｅ　ｅとトランジスタＴ１１のドレーン間に接続されたｐ型トランジスタＴＩ２およびｎ型トランジスタＴＩ３のソース／ドレーンパスの直列接続も含んでいる。トランジスタＴＩ２およびＴ１３のドレーン間相互接続はトランジスタＴ８のゲートに接続され電圧ｖ５を有している。トランジスタＴ１２のゲートにはプリチャージ相中にトランジスタＴ８のゲートを導通トランジスタＴＩ２を介して電源電圧Ｖ　ｅ　ｅに接続する反転プリチャージ信号ｐｒｅｃｈ　”が与えられる。
入出力用外部ワイヤｌＮ１０ＵＴが２個の３ステートインバータに接続されている。出力がｌＮ１０ＵＴ線に接続されている一方の３ステートインバータは２個のｎ型トランジスタＴ１４．Ｔ１５および２個のｎ型トランジスタＴ１６．Ｔ１７のソース／ドレーンパスの直列接続を含んでいる。トランジスタＴ１６のゲートは信号ｂｉｔｉｎを供給する制御線に接続され、トランジスタＴ１５のゲートには反転信号ｂｉｔｉｎ”か与えられる。入力がｌＮ１０ＵＴ線に接続されている第２の３ステートインバータは２個のｎ型トランジスタＴ１８，７１９と２個のｎ型トランジスタＴ２０．Ｔ２１のソース／ドレーンパスの直列接続を含んでいる。トランジスタＴ１９のゲートは信号ｂｉｔｉｎを供給する制御線に接続されトランジスタＴ２０のゲートには反転信号ｂｉｔｉｎ”が供給される。
第２の３ステートインバータの出力はトランジスタＴ１３のゲートに接続されかつインバータＩＮＶを介してトランジスタＴＩＯのゲートに接続されている。
リードアンプはｎ型トランジスタＴ２２を含み、そのソースは接地され、そのゲートは常時導通して電流発生器として機能するトランジスタＴ２２をホールドする定電圧Ｖ　ｂ　ｌ　ａ　ｍに接続され、そのドレーンはそれぞれ電源電圧Ｖ　ｅ　ｅに接続された一端を有するｎ型トランジスタとｎ型トランジスタＴ２３．Ｔ２４およびＴ２５．Ｔ２６の２つの直列接続ソース／ドレーンバスの並列接続に接続されている。ｎ型トランジスタＴ２４．Ｔ２５のゲートは相互接続されかつトランジスタＴ２３．Ｔ２４のドレーン相互接続に接続されている。トランジスタＴ２３のゲートはｄ線に接続され、トランジスタＴ２５のゲートはｄ０線に接続されている。
各クロック期間、信号ｐｒｅｃｈおよびｐｒｅｃｈ”　、が信号ｐｒｅｃｈがハイであるプリチャージ相と信号ｐｒｅｃｈがローであるｍａｋｅ相へ分割され、他方の制御信号により実施すべき操作が決定される。したがって、プリチャージ相においてｄ、ｄ”　、ａＣＣ線はトランジスタＴ５．Ｔ７゜Ｔ３を介してそれぞれ電圧Ｖ、にプリチャージされる。
信号ｂｉｔｉｎおよびｂｉｔｉｎ”によりビットセル１１５に対していつデータを送受すべきかが制御される。信号ｂｉｔｉｎがローで信号ｂｉｔｉｎ”がハイであれば、第１の３ステートインバータによりビットセルからｌＮ１０ＵＴ線へデータが転送される。信号ｂｉｔｉｎがノ１イで信号ｂｉｔｉｎ　”がローであると、第２の３ステートインバータｉ＝よりｌＮ１０ＵＴ線からビットセルヘデータが転送される。
フェーズ２のリード動作時に、ｄ、ｄ”およびａＣＣ線をＶ、ヘブリチャージした後で、ｄおよびｄ０線はフローティングされたままとされ、ａＣＣ線は高電圧Ｖ３により電圧Ｏｖに設定されてトランジスタＴ４が導通する。
これにより、最低電位を有するノード、例えばｎｌ、はｖｒと０７０間の電位へ低下される。これによりノードｎｌへのｄ線からａｃｅ線へ電流が流れる。この電流により′ｄ線が放電してｄ線の電圧が低下する。この電圧低減はリードアンプ７２２〜Ｔ２６により測定される。読取結果はトランジスタＴ２５．Ｔ２６のドレーン間配線へ与えられ第１の３ステートインバータＴ１４〜ＴＩ７の入力へ送られる。ローである信号ｂｉｔｉｎおよびりイである信号ｂｉｔｉｎ”により読取り増幅されたビット値が入出力線ｌＮ１０ＵＴへ転送される。一方の線で電圧低減が行われなくなるため、フェーズ２の間にｄおよびｄ０線は活性駆動されないことが重要である。
したがって、リード動作に対しては最初にｄおよびｄ８か電位Ｖｒとされる。ｄおよびｄｏは共に実質的に電位Ｖ、に維持されるか、セルへの“ｃｕｒｒｅｎｔ　ｉｎ″によりｄ、ｄ”線の一方が放電するためその一方が幾分降下する。ここではＶ、は“ロー“として定義されるため、ロー電位は″ロー”よりも低い。ｄおよびｄｌにより読取値か与えられる。ｄ”よりも低いｄによりＦＡＬＳＥか与えられ、ｄ６よりも高いｄによりＴＲＵＥが与えられる。ｄｏｎ’ｔ　ｗｒｉｔｅ、　ｗｒｉｔｅ　ｆａｌｓｅ、　ｗｒｉｔｅ　ｔｒｕｅ、　ｄｏｎ’ｔｗｒｉｔｅ　ａｎｄ　ｄｏｎ’ｔ　ＣＯ［［ｌＰ、命令に対してはｄおよびｄ１線の情報電位により何の情報も得られない。
フェーズ２のＷｒｉｔｅ命令に対しては、ｄ、ｄ’およびａＣＣ線をＶ、ヘブリチャージした後で、ａＣＣ線はハイ電圧Ｖ３によりＯＶに設定されトランジスタＴ４が導通ずる。
記憶すべき値が入出力線ｌＮ１０ＵＴへ与えられる。
ｂｉｔｉｎハイおよびｂｒｔｒｎ１０−信号により第２の３ステートインバータＴＪ８〜Ｔ２０が活性化されｌＮ１０ＵＴ線を介してその出力へ値が転送される。トランジスタＴｌｌのゲートのハイ制御信号ｗｒｉｔｅによりトランジスタＴＩＯおよびＴ１３のソースかＯｖに接続される。
第２の３ステートインバータＴ１８〜Ｔ２１からのハイ信号、すなわち書き込むべき　“０”すなわち偽、によりトランジスタＴ１３が導通状態へ制御され、電圧Ｖ５がロー電圧へ設定され、トランジスタＴ８が導通すべく制御されｄ３線は電圧Ｖ　ｃ　ｃ、すなわちハイ、へ設定される。トランジスタＴＩＯのゲートに送られる第２の３ステートインバータからのローである反転信号により非導通が維持され、プリチャージ相中に電圧源Ｖ　ｅ　ｅに接続される電圧Ｖ４はこの電圧に維持される。トランジスタＴ６は非導通のままとされ、プリチャージ期間中にトランジスタＴ５を介してｄ線に接続される電圧Ｖｒか持続される。
第２の３ステートインバータＴ１８〜Ｔ２１からのロー信号、すなわち書き込むべき　“Ｉ”すなわち真、によりｄ線のライト回路Ｔ５．Ｔ６．Ｔ９．Ｔｌ　ＯはインバータＩＮＶを介してハイ電圧Ｖ−に設定され、ライト回路Ｔ７．　Ｔ８．　Ｔｌ　２．　Ｔｌ　３はｄ０線をプリチャージ相中に設定された電圧Ｖｒに維持する。
前記例から判るように、記憶ノードｎ１およびｎ２は第２０図の実施例では次のような処理に使用される。処理サイクルの第２フエーズ中に制御信号Ｖ３．Ｖ４．Ｖ５のいずれを使用するか、すなわちａｃｃ線がＯｖに設定されるかもしくはｄ、ｄ”線の一方（もしくは両方）がＶ　ｅ　ｅに設定されるか、によってノードｎ１．ｎ２の一方もしくは両方が充電もしくは放電される。
前記したように、各動作サイクルはプリチャージ期間および実行期間により構成されている。したがって、以後ａＣＣ線かハイに設定されるという場合信号Ｖ３は実行期間中にａＣＣ線上に電圧ＯＶを設定するようにトランジスタＴ４を制御していないことを意味する。同様に、以後ｄもしくはｄ”線がローに設定されるという場合制御信号ｖ４もしくはｖ５は実行期間中にｄもしくはｄ８線に電圧Ｖｔよりも高い電圧Ｖ　ｅ　ｃを接続する状態となるようにトランジスタＴ６もしくはＴ８を制御していないことを意味する。しかしながら、ｄもしくはｄ”ＪＩがハイに設定されるとトランジスタＴ６もしくはＴ８は電圧Ｖ−を介して線へ接続するように制御される。
記憶セルエリアは広く、例えば２５６記憶セルを含む、することができそれは各トランジスタ対Ｔ５．Ｔ６およびＴ７．Ｔ８が、２５６ビツトセル等の、全記憶セル内のエビットセル用ワイヤに接続されることを意味する。
したがって、トランジスタサイズは総バス容量および所望速度へ調整しなければならない。
■、とセンスアンプインバータ間の公知の関係を維持するために短絡インバータから電圧Ｖ１を生成することができる。ヘッド内のアクセス回路はビットセルを制御しかつビットセルからの情報を捕捉しなければならない。
制御状態により次の機能状態を設定することができる。
ｒｅｓｔ　：　セルが値ｖｓｔｏｒｅを記憶する。
ｒｅａｄ　ｆａｌｓｅ　：　ｖｓｔｏｒｅ値＝偽を続出し可能ｒｅａｄｔｒｕｅ　：　ｖｓｔｏｒｅ値＝真を読出し可能ｄｏｎ’ｔ　ｒｅａｄ　：　セルがｖｓｔｏｒｅ値を記憶する。
ｗｒｉｔｅ　ｆａｌｓｅ　：　記憶されたｖｓｔｏｒｅ値が゛偽−に設定される。
ｗｒｌｔｅ　ｔｒｕｅ　：　記憶されたｖｓｔｏｒｅ値が゛真′に設定される。
ｄｏｎ’ｔ　ｖｔｒｉｔｅ　：　セルがＶＳｔＯｒｅ値を記憶する。
ｃｏｍｐ、ｆａｌｓｅ　：　記憶されたｖｓｔｏｒｅ値が゛偽−値と比較される。
ｃｏｍｐ、ｔｒｕｅ　：　記憶されたｖｓｔｏｒｅ値が゛真−と比較される。
ａｏｎ’ｔ　ｃａｍｐ、　：　セルがまさにｖｓｔｏｒｅ値を記憶している。
ビットセルのさまざまな動作モードに対する動作表を次に示す。
動作モード　ａｃｃ　ｄ　ｄ　”ｒｅｓ　ｔ　ロー　ロー　ローｒｅａｄ　ｆａｌｓｅ　ｏ−カレントイン　ハイｒｅａｄ　ｔｒｕｅ　ロー　ハイ　カレントインｄｏｎ’ｔ　ｒｅａｄ　ハイ　任意　任意ｗｒｉｔｅ　ｆａｌｓｅ　ロー　ロー　ハイｗｒｉｔｅ　ｔｒｕｅ　ロー　ハイ　ローｄｏｎ’ｔ　ｗｒｉｔｅ　ハイ　任意　任意ＣＯｍｐ、　ｆａｌｓｅ　任意　ロー　ハイｃｏｍｐ、　ｔｒｕｅ　任意　ハイ　ａ−ｄｏｎ’ｔ　ｃｏｍｐ、　任意　ロー　ローｃａｍｐ、　ｆａｌｓｅおよびｃａｍｐ、　ｔｒｕｅについてａｃｃＪＩは比較結果かＤＩＦＦＥＲＥＮＴである場合にｃｕｒｒｅｎｔ　ｏｕｔ状懸状態ければならない。
ｃｏｍｐ、　ｆａｌｓｅもしくはｃｏｍｐ、　ｔｒｕｅ動作に対してａｃｃ線（アクセス線）は比較結果を与える。ａＣＣ線はＶ１ヘブリチャージされ人力データがｄ線へ送られその逆値がｄ６線へ送られる。ビットセルに記憶された値が入力データと異なる場合には、ａｃｅ線はダイオードＤＩ、Ｄ２の一方および対応するｎ型トランジスタＴ１もしくはＴ２を介して充電される。これはヘッド１６内のアンプＡＭＰにより検出される。比較されたＦＩＴか検出されると、ａｃｅ線は電位Ｖ、に維持される。
ｃｕｒｒｅｎｔ　ｉｎおよびｃｕｒｒｅｎｔ　ｏｕｔは時間シーケンス中に問題とする線に対して電荷がそれぞれ流入、流出することを表わす。これは通常動作モードＲＥＳＴにおいて、それぞれ、ハイもしくはローへの書込みを開始し次に実際のモードへ変えることにより行われる。次に問題とする線へ電流がそれぞれ放電もしくは充電される。電流が無い場合には感知可能な電荷は移送されない。
したがって時間シーケンス中に電圧変化は与えられない。
オブジェクト記憶制御回路優先順位デコーダ（第２１Ａ図および第２１Ｂ図）第２１Ａ図および第２１Ｂ図に示す優先順位デコーダ１１の実施例は４ブロツクに分割されている。第２１Ａ図に示すように、各ブロックは一対の左側線ｇｒａｎｔａおよびｒｅｑａおよび４対の右側線ｒｅｑＯ，Ｂａｎｔ　Ｏ，−・〜−−−ｒｅｑ　３．　ｇｒａｎｔ　３を有している。
第２１Ｂ図に示すように、第１の４ブロツク５２０の４対の右側線は４ブロツクの左側線対の各々に接続されており、その中の外側の線５２１，５２２が図示されている。ブロック５２０．５２１およびブロック５２０゜５２２は反転アンプ５２３，５２４と相互接続され、アンプ５２３はチェーンの上位ブロックに対して優先順位要求が必要であるという情報をブロックチェーン内の下位ブロックへ与え、アンプ５２４は許下されたという情報をブロックチェーン内の高位ブロックへ与える。したかって、第２の４ブロツクコラム内のブロック５２１゜・・・５２２の数は４である。
第２コラムの各ブロックは、第２コラムのブロックが４ブロツク５２０に接続されるのと同様に、ブロックの第３コラムの４つの４ブロツクに接続されている。
したがって、第３コラムの４ブロツク数は１６となる。最外部の４ブロック５２５．５２６だけを図示する。
第３コラムの各ブロックは同様に第４コラムの４つの４ブロツクに接続されている。したがって、第３コラムの４ブロツク数は１６となる。最外部の４ブロツク５２７．５２８のみを図示する。
第４コラムの４ブロツクの右側線はオブジェクト記憶装置に接続されている。第２１Ｂ図から明らかなように、各対は記憶セル１０のバス１８．１９として作用するようにされている。
２５６の閉包のために８５ブロツクか設けられている。
最低ブロック５２８は記憶セル０番までの最低記憶セル用であり、最高ブロック５２７は記憶セル２５５番までの最高記憶セル用である。
第２１Ａ図および第２１Ｂ図に示す構成はドミノプリチャージ論理を使用しており、フル優先順位デコーダは、例えば最低ブロック５２８内のｒｅｑ　Ｏからの要求信号の転送に対応するカスケードドミノ段を含み全ての優先順位デコーダブロックを通って戻り、記憶セル０番を除く、全記憶セルへ偽許可信号を与える。
第２１Ａ図に示すように、各ブロックは５行のＭＯＳＦＥＴ　トランジスタを含み、各行に下の行よりも１個多いＭＯＳ　ＦＥＴが含まれ、第５行だけは第４行と同数のＭＯＳ　ＦＥＴを有している。
下位４行の最古側のＭＯＳ　ＦＥＴ　Ｔｒｏ、ｏ　〜Ｔｒｔ、。
の各々かｐ盟として示されており、そのゲートはクロック信号源に接続され、ドレーンは正の供給電圧に接続され、ソースはそれぞれ許可線ｇｒａｎｔＯ１ｇｒａｎｔ　１　。
ｇｒａｎｔ　２もしくはｇｒａｎｔ　３に接続されている。最上行のＭＯＳ　ＦＥＴ　Ｔｒ、、のソースはｇｒａｎ　ｔ　ｉ線、ｉはθ〜３の数、ではなくインバータ５２３を介してブロックカスケードの次の下位ブロックに接続されたｒｅｑａ線に接続されている。
ｎ型として示す残りの第１行のＭＯＳ　ＦＥＴＴｒ、、、、第２行のＴｒｌ、ｉおよびＴｒｌ、ｔ、第３行のＴｒａ、＋、Ｔｒ、、、、Ｔｒｘ、ｘ、第４行のＴ　ｒｚ、　ｌｑ　Ｔ　ｒｘ、　ｚ、Ｔｒ、、、、Ｔｒｓ、＜、第５行のＴ　ｒａ、　ｔｓ　Ｔ　ｒａ、　ｓ、Ｔｒ、、、、Ｔ　ｒ、□のソースは接地されそのドレーンはそれぞれ下位４行の許可線ｇｒａｎｔＯ１ｇｒａｎｔ　１　、ｇｒａｎｔ　２もしくはｇｒａｎｔ　３および第５行のｒｅｑａ線に接続されている。
ｇｒａｎｔａ線は各ＭＯ３ＦＥＴ　Ｔｒａ、＋、　Ｔｒｌ、ｌ。
Ｔｒｘ、＋、Ｔｒｓ、＋のゲートに接続されている。ｒｅｑ　Ｏ線は各ＭＯ３ＦＥＴ　Ｔｒｌ、ｚ、Ｔｒａ、ｚ、Ｔｒｓ。１、Ｔｒ、、、のゲートに接続されている。ｒｅｑ　ｉ線は各ＭＯ３ＦＥＴＴ　ｒ２．２、Ｔｒｓｌ、Ｔ　ｒａ、　＊のゲートに接続されている。
ｒｅｑ　２線は各Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｔ　ｒｓ、　４、Ｔｒａ、ａのゲートに接続されている。ｒｅｑ　３線はＭＯＳ　ＦＥＴ　Ｔｒ４、のゲートに接続されている。
優先順位デコーダは２つのフェーズで作動する。第１のフェーズでは、クロック信号がローであり、全てのｇｒａｎｔｉがハイ（真）にプリチャージされる。次に全てのｒｅｑｉ信号がロー（ｎｏ　ｎｅｅｄ）となる。第２のフェーズではプリチャージが閉成される、すなわちクロック信号はハイとなる。次にいずれかもしくはいくつかのｒｅｑ　ｉ出力がハイとなり、上の全てのｇｒａｎ　ｔ　ｉがロー（ｎｏｔ　ｃｈｏｓｅｎ）に設定されｒｅｑａがローに設定される。ｒｅｑａがローとなると、第２１図の左近傍４ブロツクのｒｅｑ　ｉがハイに設定される。
４ブロツク５２０内のｒｅｑａおよび　ｇｒａｆｌｔ　ａ信号は重要ではない。
しかしながら、４ブロツク５２０のｇｒａｎｔ　ａは接地される。いずれかのセル閉包に接続された任意のｒｅｑｉがハイとなる時にローとならなければならないため、４ブロツク５２０内のｒｅｑａ信号により第２図および第３図の線１４上に結果“ＡＮＹ”が与えられる。
要素ヘッド（第２２図）要素ヘッド■６の詳細実施例を第２２図に示す。要素ヘッド１６は記憶セル１０へのアクセス線ａＣＣを制御し、アクセス線ａｃｅおよびここでａｎｙ−ｔｙｐｅと呼ばれるＡＮＹ線を感知し、バスａおよびｂ上でＷＩＲＥＤ−ＡＮＤおよびＷＩＲＥＤ−ＮＯＲを実施し、バスａおよびｂを読み取る。さらに、それは内部ダイナミックメモリビットを含んでいる。
ｎチャネルＭＯＳ　ＦＥＴ　ｎＯのソース／ドレーンバスは第２０図の電圧ｖ１と同じ電圧ｖｒおよびアクセス線ａＣＣ間に接続されている。ＭＯＳ　ＦＥＴ　ｎＯのゲートにはクロックパルスｃｐｂが送られる。ｎチャネルＭＯＳ　ＦＥＴ　ｎｌのソース／ドレーンバスは大地とアクセス線ａＣＣ間に接続されている。
２個のｐチャネルＭＯＳＦＥＴｐ、２およびｐ３の並列接続ソース／ドレーンパスと、ｎチャネルＭＯＳＦＥＴ　ｐ４のソース／ドレーンバスと、ｎチャネルＭＯＳ　ＦＥＴ　ｎ５のドレーン／ソースの直列接続か電圧源Ｖｅｅと大地間に接続されている。
最寄りのビットセルに直接接続されたａｎｙ−ｔｙｐｅ線はＭＯＳ　ＦＥＴ　ｐ２のゲートに接続されている。中央コントロールユニットからのｍａｔｃｈ線はＭＯＳ　ＦＥＴｐ３のゲートに接続されている。アクセス線ａＣＣはゲートかアクセス線ａＣＣに接続されたｎチャネルＭＯＳＦＥＴ　ｐｉとｎチャネルｎ６の直列接続ソース／ドレーンパスを含むインバータＩＮＶＩを介してＭＯＳＦＥＴ　ｐ４のゲートに接続されている。ｎチャネルＭＯＳＦＥＴ　ｎ７のソース／ドレーンバスはインバータＩＮＶＩと大地間に接続されている。中央コントロールユニットからのｅｖａｌ、ｓ線、すなわち評価選定、はＭＯＳ　ＦＥＴ　ｎ７のゲートに接続されている。中央コントロールユニットからのｓｅｔ、ｓ線、すなわち５ｅｔｓｅｌｅｃｔ、はＭＯＳ　ＦＥＴ　ｎ５のゲートに接続されている。
ＭＯＳ　ＦＥＴ　ｐ４およびｎ５のゲート間のセレクトノードとも呼ばれる相互接続点ｉｔはｎチャネルＭＯＳ　ＦＥＴ　ｐ６のドレーンに接続され、そのソー”スはｎチャネルＭＯＳ　ＦＥＴ　ｐ７のドレーン／ソースパスを介して電圧源＋ｙ　ｃｅに接続されている。中央コントロールユニットからのｒｅＳｅｔ、ｂ線はＭＯＳ　ＦＥＴｐ６のゲートに接続されている。第３図のｂ線と同じであるｂ線がＭＯＳ　ＦＥＴ　ｐ７のゲートに接続されている。
ｎチャネルＭＯＳ　ＦＥＴ　ｐ８のドレーンは第３図のａ線と同じａ線に接続され、そのソースは相互接続点１２に接続されている。中央コントロールユニットからのＷａｎｄ、ａ線、すなわちｗｉｒｅｄ　ａｎｄ　＆　、はその反転ゲートに接続されている。ｎチャネルＭＯＳ　ＦＥＴ　ｐ９のドレーンはｂ＃Ｉに接続され、そのソースは相互接続点１２に接続されている。中央コントロールユニットからのＷａｎｄ、　ｂ線、すなわちｗｉｒｅｄ　ａｎｄ　ｂ、はその反転ゲートに接続されている。ｎチャネルＭＯＳ　ＦＥＴ　ｐｔＯのドレーンは相互接続点１２に接続されソースは供給電圧＋Ｖ　ｅ　ｅに接続されている。相互接続点１１はインバータＩＮＶ２を介してＭＯＳ　ＦＥＴ　ｐｌＯ（７）反転ゲートに接続されている。インバータＩＮＶ２は電圧源子Ｖｅｃと大地間に接続されゲートが相互接続点ｉ１に接続されているｎチャネルＭＯＳ　ＦＥＴ　ｐｉ４とｎチャネルＭＯＳ　ＦＥＴ　ｎＯの直列接続ソース／ドレーンパスを含んでいる。
２個のｎチャネルＭＯＳ　ＦＥＴ　ｐＨ，ｐｉ２のドレーン／ソースパスの直列接続がａ線と電圧源＋Ｖ　ｅ　ｅ間に接続されている。中央コントロールユニットからのＷｏｒ線、すなわちｗｉｒｅｄ　ｏｒ、はＭＯＳ　ＦＥＴ　ｐｉ２のゲートに接続されている。相互接続点ｉｆはＭＯＳＦＥＴ　ｐＨのゲートに接続されている。ｎチャネルＭＯＳ　ＦＥＴ　ｐｉ３のソース／ドレーンバスはａ線と相互接続点１１間に接続されている。中央コントロールユニットから（７）ｓ、ａ、すなわち５ｅｌｅｃｔ　ａ、線はＭＯＳＦＥＴ　ｐｉ３のゲートに接続されている。
ｎチャネルＭＯＳ　ＦＥＴ　ｎ２、ｎチャネルＭＯＳＦＥＴ　ｐｉ５、ｎチャネルＭＯＳ　ＦＥＴ　ｐｉ６のドレーン／ソースパスの直列接続か大地と電圧源＋Ｖ　ｅ　ｅ間に接続されている。ＭＯＳ　ＦＥＴ　ｎ２およびｐＨ５のソース間の相互接続点ｉ３はＭＯＳ　ＦＥＴ　ｎｌのゲートに接続されている。２個のｎチャネルＭＯＳＦＥＴ　ｐｉ７およびｐｉ８の直列接続か相互接続点ｉ３と電圧源＋Ｖ　ｅ　ｅ間に接続されている。相互接続点１１はＭＯＳ　ＦＥＴｌ８のゲートに接続されている。中央コントロールユニットからのｒ／ｗ、ｂ、すなわちリード／ライトｂ、線がＭＯＳ　ＦＥＴ　ｐｉ５の反転ゲートに接続されている。中央コントロールユニットからのｒ／Ｗ、Ｓ、すなわちリード／ライトセレクト、線がＭＯＳＦＥＴ　ｐｉ７のゲートに接続されている。リードもしくはライト動作後にノードｉ３をリセットするのに使用される中央コントロールユニットからのｒ／ｗ、ｒ、すなわちリード／ライトリセット、線がＭＯＳ　ＦＥＴ　Ｑ２のゲートに接続されている。
第２２図に示す要素ヘッドの実施例における論理の機能は次のようである。ＭＯＳ　ＦＥＴ　ｎＯが各負クロックパルスでアクセス線ａｃｅをプリチャージし、ＭＯＳＦＥＴ　ｎｌかリードもしくはライトにおいてそれをローと評価する。スタンバイ時には、ＭＯＳ　ＦＥＴ　ｎ２がｉ３をローにプリチャージしてＭＯＳ　ＦＥＴ　ｎｌをオフ、すなわち非導通、に維持する。
ＭＯＳ　ＦＥＴ　ｐｉ７およびｐｉ８はセレクトノードに制御されてリード／ライトを実施する。これは例えば、閉包セルのマークをクリアしたり閉包セルのアイディンティティを読み取りかつマークを設定しない場合、バスａおよびｂ上の情報に応じてさまざまなアクションをとらなければならない型命令ｍａｔｃｈの命令で使用される。
照合機能はコアセル内の値、例えばいわゆる目標値、と記憶セル内の値を比較しこれらの値を考慮して２セ、ソトを定義する。セットが交差しない場合には照合結果は偽である。閉包の一部が完全に評価されない場合にもこのケースが考えられる。
ＭＯＳ　ＦＥＴ　ｎ５はセレクトノードｉｌをプリチャージし、ＭＯＳ　ＦＥＴ　ｐ２〜ｐ４はＭＯＳＦＥＴ　ｎ７のゲートにおけるコントロールユニット６からの制御によりそれを評価する。ＭＯＳ　ＦＥＴ　ｐ８〜ｐｌＯは中央コントロールユニットからの制御信号に従ってバスａおよび／もしくはバスｂ上でｗｉｒｅｄ　ａｎｄを実施する。ＭＯＳ　ＦＥＴ　ｐＨ，ｐ１２は中央コントロールユニットからの制御によりノくスミ上でｗｉｒｅｄ　ｏｒを実施する。
インバータＩＮＶ２はセレクトノード上のセレクトビットを反転する。これはｗｉｒｅｄ　ｏｒおよびｗｉｒｅｄ　ａｎｄの両方が実施されるために必要となる。ＭＯＳ　ＦＥＴｐ１３はバスａを介してセレクトノードへ値を転送する。
ロー状態にプリチャージされているため、１１イ状態しか転送する必要がない。
最後に、ＭＯＳ　ＦＥＴ　ｐ６゜ｐ７は制御してハイを選定するのに使用される。これはマークされた記憶セルを読み取りそのセルのマークをクリアする命令のために必要であり、それはセレクトノードを読取りの実施と同時にリセットしなければならないためである。この特徴は要素ヘッド内で論理ＡＮＤ演算を実施しなければならない他種の命令にも使用できる。
ａｎｙ−ｔｙｐｅ信号は最寄りのビットセルに直接接続される。
それは記憶された値の型を含んでいる。照合中にＭＯＳＦＥＴ　ｐａがオフに制御され、ａｎｙ−ｔｙｐｅ信号を有する線上のハイ値により真の照合が生じる。
同様に、記憶セルが使用されていないかどうかのテストに対して、ＭＯＳ　ＦＥＴ　ｐａがオフに制御されている時にａｎｙ−ｔｙｐｅ信号を有する線上のハイ状態によりセレクトノードの５ｅｌｅｃｔ信号はローのままとされる。同等性に関するテストに対してはＭＯＳ　ＦＥＴ　ｐａはオンに制御される、すなわち導通する。
閉包ヘッド（第２３図）第２３図に示す閉包ヘッド１７の実施例はバスａもしくはｂ上で優先順位動作もしくはＭＯＤＥ動作を実施することができる。両動作共異なるバス上で同時に実施することができる。ＭＯＤＥ動作、すなわち第２図および第３図に示す回路内のバス１２　（ＭＯＤＥ）の動作、はバスａのハイもしくはロー状態を感知し、バスｂについてはロー状態しか感知しない。閉包ヘッドはまたバス１３上のグローバル信号ＭＯＲＥをリセットしく第２図参照）、古いバスデータをバスａおよびｂヘリードもしくはライトし戻すことかできる。
ＭＯＤＥ動作を実施する回路および優先順位動作を実施する回路は共に２段ドミノ原理に従って設計される。
第１段によりどちらのバスを入力して極性を正すべきかが決定され、第２段が実際の動作を行う。したがって、閉包ヘッドは第１のプリチャージフェーズと第２の動作フェーズを有する２つのフェーズで作動する。したがって、数個のプリチャージｎチャネルＭＯ３ＦＥＴ　ｎ２０、ｎ２１．ｎ２２．ｎ２３が設けられそれらのゲートは中央コントロールユニットからのクロック信号を、ｎ２３はコンタクトネットＦｌを“ロー”ヘブリチャージする。
コンタクトネットＦｌはそれぞれｐチャネルＭＯ３ＦＥＴ　ｐ２０．ｐ２１およびｐ２２．ｐ２３のソース／ドレーンパスの直列接続対の２つの並列接続を育している。ネットＦｌは一方ではＭＯＳ　ＦＥＴ　ｎ２３のソース／ドレーンバスを介して接地され他方では電圧源＋Ｖ−に接続されている。バス見はＭＯＳ　ＦＥＴ　ｐ２０のゲートに接続されまたインバータｌＮＶ２Ｏを介してＭＯＳ　ＦＥＴ　ｐ２０のゲートに接続され、したがってＭＯＳ　ＦＥＴ　ｐ２０にはバスａの反転信号である信号ａ１が与えられる。中央コントロールユニットからの信号ｍｏｄｅ、　ａはＭＯＳ　ＦＥＴ　ｐ２１のゲートへ送られ中央コントロールユニットからのその反転信号ｍｏｄｅ、　ａ　”はＭＯＳ　ＦＥＴ　ｐ２２のゲートへ送られる。コンタクトネットＦｌは関数　ａ　”　ｍｏｄｅ、　ａ対ａ　”　＠ｍｏｄｅ、ａ　”を実現する。
２個のｐチャネルＭＯ３ＦＥＴ　ｐ２４．ｐ２５のソース／ドレーンパスの直列接続が電圧源＋Ｖ　ｅ　ｃとノくスト間に接続されている。バスａはＭＯＳ　ＦＥＴ　ｐ２４のゲートに接続され中央コントロールユニットからの信号ｂａがＭＯＳ　ＦＥＴ　ｐ２５のゲートへ送られる。
ネットＦ１とＭＯＳ　ＦＥＴ　ｎ２３のドレーン間のノードは第２図および第３図に示すようにソースが接地されドレーンがバス１２　（ＭＯＤＥ）に接続されｍｏｄｅ−ｓｉｇｎａｌを供給するｎチャネルＭＯＳ　ＦＥＴ　ｎ２４のゲートに接続されている。２個のｐチャネルＭＯ３ＦＥＴ　ｐ２６．ｐ２７のソース／ドレーンノくスの直列接続は電圧源＋Ｖ、ｃ＆バスｂ間に接続されている。ノくス１２上のｍｏｄｅ−ｓｉｇｎａｌはそれを増幅する２個のインノく一タＩＮＶ２１．ＩＮＶ２２を介してＭＯＳ　ＦＥＴ　ｐ２７のゲートにも接続されている。信号ｍｏｄｅ、　ｂか中央コントロールユニットからＭＯＳ　ＦＥＴ　ｐ２６のゲートへ送られる。
信号ｍｏｄｅ、　ａはバスａ上でモード動作を行う。信号ｍｏｄｅ、ａ　”もバスａ上でモード動作を行うがバス上に反転値ａ８を形成する。バスａが“ロー”に設定されると信号ｂａによりバスは“ハイ“に設定される。バスモーＦが“ロー”であれば信号ａｂｏｄｅ、　ｂによりバスｂは“ハイ′に設定される。信号ｐｒｅｃｈはａ、ｂを“ロー”にプリチャージするのに使用される。
したがって、コンタクトネットＦｌによりＭＯＤＥ動作を信号ａで行うか信号ａ０で行うかが選定される。次に、オブジェクト記憶装置内の全閉包ヘッド１７を介してバスＭＯＤＥ　１２を接地へ設定することができる。次に、トランジスタ９２６のゲートの制御信号ｍｏｄｅ、　ｂによりバスｂがハイレベルとされる。
このようにして、バスｂだけでなくバスａでも２つの異なるテストを行うことができる。バスａのテストにより実際の動作による結果か“ハイ”であれば、バスｂを“ハイ”に設定することができる。例えば、一方のバスでＷＩＲＥＤ　ＯＲを行い他方のバスでＷＩＲＥＤ　ＡＮＤを行い、バスａの結果が例えば偽”であればバスｂは“偽”を示すような状態にできるように論理演算を行うことができる。
２個のｐチャネルＭＯ３ＦＥＴ　ｐ２８．ｐ２９のソース／トレーンバスの直接接続が電圧原子Ｖｅｃとバス５間に接続されている。優先順位デコーダ１１からのｇｒａｎ　を信号はインバータＩＮＶ２３を介してＮＡＮＤゲ−１−ＮＡＮＤ　ｌの一人力に接続されその第２人力にはｒｅｑ制御信号続されている。ＮＡＮＤゲートはソース／ドレーンバスが直列接続された２個のｎチャネルＭＯ３ＦＥＴ　ｎ２５．ｎ２６およびソース／ドレーンバスか並列接続されかつＭＯＳ　ＦＥＴ　ｎ２６のドレーンと電源電圧Ｖ−間に接続されている２個のｐチャネルＭＯ３ＦＥＴ　ｐ３２．ｐ３４を含んでいる。ＭＯＳ　ＦＥＴ　ｎ２５のソースは接地されている。ｇｒａｎｔ”信号かＭＯＳ　ＦＥＴ　ｎ２６、ｐ３４のゲートへ送られｒｅｑ制御信ＭＯＳ　ＦＥＴ　ｎ２５．ｐ３２のゲートに送られる。ＮＡＮＤゲートの出力はＭＯＳ　ＦＥＴ　ｐ２８のゲートおよびソース／ドレーンバスが電圧源Ｖ　ｃ　ｅとＭＯＲＥ線１３間に接続されているｐチャネルＭＯ３ＦＥＴ　ｐ３３のゲートに接続されている。中央コントロールユニットからのｇｒａｎｔ、　ｂ信号がＭＯＳ　ＦＥＴｐ２９のゲートへ送られる。
２個のｐチャネルＭＯ３ＦＥＴ　ｐ３０．ｐ３１のソース／ドレーンバスの直列接続が電圧源＋Ｖ　ａ　ｇと優先順位デコーダ１１のｒｅｑバス間に接続されている。中央コントロールユニットからのｐｒｉｏ信号はＭＯＳ　ＦＥＴｐ３０のゲートに送られ、バスｂはＭＯＳ　ＦＥＴ　ｐ３１のゲートに接続されている。
中央コントロールユニットからのｐｒｉｏ信号は優先順位デコーダ１１へ要求信号を送るのに使用される、すなわちバスｂが“ロー”の時にハイ信号ｒｅｑが送られる。ＮＡＮＤゲートｐ３２．ｐ３４．ｎ２５．ｎ２６はｒｅｑ制御信号イでｇｒａｎｔ信号がローであるかどうか、すなわち優先順位のニーズがあるがまだ選定されていないかどうかを検出する。このような場合にはＮＡＮＤゲートがローとなりバス１３　（ＭＯＲＥ）を“ハイ”に設定する、すなわち優先順位のニーズかあることを示す。ｇｒａｎｔ、　ｂ信号はｒｅｑ制御信号ハイ”でｇｒａｎ　を信号が“ロー”である時にバスｂを“ハイ”に設定するために使用される。
その後、まず中央コントロールユニットからｐｒｉｏ信号か送られ次にオブジェクト記憶装置内の高々１個の記憶セルのｇｒａｎｔ、　ｂ信号は“ロー″であるバス基を有する。
ニューメリックＡＬＵおよび値表現コントロールユニット６により制御されコアセルに接続可能な従来型のニューメリックＡＬＵを１次プロセッサに設けることも本発明の目的である。本発明による１次プロセッサに特に適したニューメリックＡＬＵ５の実施例について説明を行う。このニューメリックＡＬＵは、＊　一時記憶装置を使用せずに数式を簡約化することができ、＊　仮数部と指数部間にコードフィールドにコード化された可変分割を有するオペランドとして浮動小数点値を処理することができ、＊　可変コード長のコードフィールド内のそのオペランドに与えられるバス上の算術命令を使用し、＊　浮動小数点および整数表現間に共分散を育し、本　コード密度値表現を育している。
ニューメリックＡＬＵは次のように数値要素の算術、論理および関連演算を実施することができる。
ａ）、処理すべき数値要素および命令情報を含む入力リストか与えられる。
ｂ）、命令情報を使用して入力リスト内の数値要素に対して演算が行われる。
Ｃ）、入力リスト内の要素を書き換えることにより計算が行なわれる。
ｄ）、結果が出力リストに出される。
入力および出力リスト内の最大要素数は好ましくは４であり、入力リストを提供し出力リストを受け入れるコアセル内の主レジスタ数に対応している。次に、１つのリスト要素に命令語表現を与え、２つのリスト要素に２つの数値表現の各々を与え一方は入力要素の書き換えを数回循環させる計算の中間計算結果を与えるのに使用することができる。
好ましくは、リストにはその１つの要素が命令コードであり残りのは命令の引数である関数適用が含まれる。
命令は、結果に達するまで、結果出力リストからの命令コードを入力リストへ書き換え循環させて実施される。
書換えのたびに、リストは実際の計算に対して適切であれば訂正された命令コード語を含むように書き換えられ、適切であればそれに値語が続く。
数値語は実際の処理の前にコード化された形式で与えられるのが適切である。好ましくは、数値語を表わす語は数値を稠密表現とするコーディングがなされる、すなわち値の各コード化表現は１つの解釈値だけに対応する。
最初のコーディングは整数値を表わす２進語に対して行われる。第２のコーディングは浮動小数点値を表わす２進語に対して行うことができる。コーディングは、浮動小数点値をコード化した後で整数値表現と同じ順序で表現かなされることが望ましい。このようにして、いずれの表現も２進形式とする必要はない。４所の規則に従って、すなわちどのように解釈されたかを知ることなく、変換されたビットパターンを暗示的に計算するためにハードウェアを設けることができる。
可変指数部幅を有する浮動小数黒値表現を得る簡単な方法は２進化浮動小数点値表現にコードフィールド、指数部フィールドおよび仮数部フィールドを含ませることであり、コードフィールドは指数部および仮数部フィールドが可変長を有するように両者間の分割位置に表示を有している。稠密表現は浮動小数黒値表現の仮数部に対する語のフィールドの前に仮想“１″、すなわち物理的に表現されない“１″、を含むことにより得られる。
ニューメリックＡＬＵハードウェア構造第２４Ａ図に略示するニューメリック演算論理装置ＡＬＵは制御駆動装ａ　１　ａおよび各々が多数（Ｍ）の送信線を有するバスでありＭビット値、Ｍは例えば３２、を送信する特定の入出力ＮＵｏ　、ＮＵｌ、ＮＵ２　、ＮＵ３で演算を行う演算器アレイ２ａを含んでいる。ニューメリックＡＬＵはコントロールユニット６により制御される。ニューメリックＡＬＵはコントロールユニット６と次の信号を通信する、タロツク信号入力ＣＡＬｕ、ビジー出力Ａｓｕｓｙ、制御入力Ａ　ＣＮＴＬ、状態出力ＡＩ’ｒＡＴｌ、および復号命令出力Ａ　＋ｍｓ。
インターフェイスニューメリックＡＬＵ＜−＞コアセル入出力バスＮＵｏ　、ＮＵｌ　、ＮＵ２　、ＮＵ２は第１図の１次プロセッサ内のコアセルの主すなわち目標レジスタに接続され、そこでリダクション型の命令か処理される。
第９図のコアセル内の主レジスタ、すなわちＳｏ。。
Ｓ　＋、ｏ　＋　Ｓｔ、ｏ　＋　Ｓｓ、ｏは全てＮＵ端子を有しく第１θ図参照）、それは入出力バスＮ　Ｕ　６　”’−Ｎ　Ｕ　ｓの１本に接続されている。
したがって、主レジスタＳ！。の内容は入出力バスＮＵ、を使用してニューメリックＡＬＵへ転送することができ、入力リストをニューメリックＡＬＵへ設けるのはそのためであり、ここでＸは０〜３の数である。さらに、ニューメリックＡＬＵは結果を出力リストとして同じバスを介して主レジスタへ与えることができる。Ｎ０Ｍブレーン内に位置する主レジスタの一部の内容、すなわちｎｕｍｂ、はニューメリックＡＬＵへ転送される。
入出力バスＮＵ、〜ＮＵ、は数値もしくは命令とすることができるｎｕｍ語のリストを移送できる。全バスを常に使用する必要はない。入出力ＮＵ、〜ＮＵ、の入力リストは行われる計算の種別に関する情報を含み、コントロールドライブｌａがアレイ２ａ内の別の要素を制御しながらリストから情報を引き出す。計算は入力リストの内容をビットもしくはビット群として、すなわち胎内て同じ位置を育するビットは別々にもしくは胎内で“スライス”状とされたビットは群として、書き換えて行われ結果は出力リストとして出される。最終出力リストを出す前に内部回路−により値を数回循環させることかできる。
循環中に一時的出力リストが出力されるが一時的入力リストとして挿入されるだけである。
リストは処理すべき値もしくは少くとも１つの整数値あるいは浮動小数点値だけを含むリスト等の他種のリストと共に関数適用を含むことができる。関連適用を含む場合には、入出力ＮＵ、の最初のリスト要素は命令コードすなわち行うべき処理の種別情報を含み、残りのリスト要素は命令の引数である。
命令はいずれ結果を得るために１もしくは数ステップで命令を書き換えて実施される。マイクロ命令および状態信号がニューメリックＡＬＵ内で使用される。これらはアレイ２ａを制御するニューメリックＡＬＵ内の別のコントロールドライブｌａにより使用される。結果を直接書き換える場合には、値は出力リストに載せられる。
ステップ式に書換えを行う場合には、リストは同じ命令コードを維持するか、新しいもしくは幾分変化した命令コードを持ち、大概の場合命令コードに値が続くように書き換えられる。数サイクルで書換え動作を行う最善のモードは全動作中命令コードを完全に保つことであり、それはこのような場合コントロールユニット６はあまり複雑ではないためである。
第２４Ａ図に戻って、ニューメリックＡＬＵにクロックパルスを与えるためにクロック信号ＣＡＬＬＩが使用され、ニューメリックＡＬＵは出力Ａｍｕｒｙ上のｒｅａｄｙ信号によついつクロックパルスの受入準備が完了するかを指定する。
ＨＥＡＤブレーン内に位置する主レジスタ部の内容、すなわちタグ語、がコントロールユニット６へ送られニューメリックＡＬＵコントロールドライブユニット１ａが制御される。
しかしながら、以後ニューメリックＡＬＵコントロールユニットとも呼ばれるコントロールドライブユニットタグ情報か直接送られるようにＩ１０上に与えられる情　報にタグを含めることも本発明の範囲に入る。
コントロール入力Ａ　ＣＮＴＬはニューメリックＡＬＵの数値演算を制御するのに使用される。演算は数クロックサイクルとすることができる。
各演算後に出力Ａ３□７□がコントロールユニット６へ戻される。出力Ａ　ＩＦ１８上の命令コードはＮＵ、バスが接続される主レジスタ内の命令コードのコンパクションである。
第２４Ｂ図を参照して、プロセッサのコントロールユニット６から与えられる基本クロックはＣ１゜であり、例えば１０ｎＳの期間を存している。ニューメリックＡＬＵ演算はこのような１もしくは数クロックサイクルで行われる。ニューメリックＡＬＵに接続されたコアプロセッサはニューメリックＡＬＵの期間よりも長い、例えば２倍、の期間で［１できる、すなわちＣ６゜の期間か１０ｎＳであればクロック信号Ｃ１゜の期間は２０ｎＳとなる。しかしながら、短い期間で制御することもできる。したがって、期間の短いデバイスの基本制御信号ＣＡＬｏ（すなわち、図示するニューメリックＡＬＵもしくはコアプロセッサ）は期間の長いクロック信号Ｃ１゜と同期化させるために命令の終りに伸長される。命令を実施するためのＣ＋ｏ型のクロックサイクルをさらに必要とする限りニューメリックＡＬＵはハイ信号Ａ　ｅｕｓｙを戻す。第２４Ｂ図に示すように、伸長はＡ　Ｉｌｕ＊Ｙ信号がローとされた後で行われる。
値表現ニューメリックＡＬＵは浮動小数点表現の指数部と仮数部間に可変分割を有している。最初に、小さな数に対しては仮数部に多くのビットを有することができ、精度か高くなるという利点かある。また、極端に大きい値を処理することもできる。
したかって第２５図に示すように、数値を有するバス上の各ビットパターンには好ましくは値の符号の一部と、指数部の符号の一部と、数値の指数部ｅと仮数部ｍｔｌｌｌの分割位置（第２５図の右矢符参照）に関するコードの一部の情報を存するビットストリングの最上位ビット内の短いビットフィールドが与えられている。ビットフィールドのコード部の長さも変化することができ、第２５図の左矢符で示すように、コードフィールドと指数フィールド間の分割位置はコードフィールドにより決定される。
ニューメリックＡＬＵにより同じ数の整数表現と同順の数の浮動小数点表現が与えられる。したがって、同じビットパターンの浮動小数点値と整数値は全く異なる。
しかしながら、この目的は表現を浮動小数点値として解釈する場合にはビットストリングに対する第１の解釈式を有し、表現を整数値として解釈する場合にはビットストリングに対する第２の解釈式を有することにより達成することができる。したがって、いずれの表現も２進形式とする必要はなく、少くとも一方、好ましくは両方、をコード化形式とすることができる。ビットパターン変換は自動的に行われ、機械内のハードウェアが所与の規則に従って、すなわちどのように解釈されているかを知ることなく、変換されたビットパターンの計算を暗示的に行う。
浮動小数点値の閉表現、すなわち同じ数として解釈されるビットパターンが２つあってはならない、を与える努力がなされる。
グラフィック整数表現整数値Ｈと呼ばれる本発明による整数に対するコードのグラフ表現と第２６Ａ図に示す。２進表現は水平軸に沿って与えられ、Ｈ値は垂直軸に沿って与えられる。最上位ビットは正負にかかわらず値の符号を表わす。第２６Ａ図から判るように、Ｈ値は２進表現か全て“０”の時に負の最大値となり、２進表現の中間、すなわち最上値ビットが“０”から“ｌ”へ変化する時に、０となり２進表現が全て“１”、すなわち最大２進値ｍａＸ　、−ｅを有する時に、正の最大値となる。
グラフィック浮動小数点表現浮動小数点Ｈ値と呼ばれる本発明による浮動小数点値のコードのグラフ表現を第２６Ｂ図に示す。２進表現は水平軸に沿って与えられ、Ｈ値は垂直軸に沿って与えられ、ここでは浮動小数点Ｈ値の符号が変化する点を通って描かれている。またこの表現では最上位ビットは値の符号を表わす。浮動小数点表現はユニバーサルである条件を満さなければならない。ある精度に対しては、値の大きさは任意に変化できなければならない。したがって、極端に小さいもしくは大きい値を表現できなければならない。浮動小数点Ｈ値は対数目盛である。対数Ｈ値は２の各因数間の直線近似を使用して簡単化することができる。結果は代表的な浮動小数点コードとなる。第２６Ｂ図に示すように、−１と＋１ｒＩ！ｉのＨ値を表わす２進表現が２進表現フィールドの中間に与えられ半フィールドを含んでいる。
値の相対精度は値の全範囲にわたって一定である。対数値はある精度および範囲を存している。大きさが任意に大きくなる場合には、対数の範囲を調整ではなければならない。
対数値は対数関数にもう１回もしくはさらに数回適用することができる。したがって、非常に大きい値を表現することができる。しかしながら、大きい値に対しては精度が低下し、小さい値に対しては精度を維持もしくは幾分向上させることができる。
２つの表現の２つのビットパターンは同様に現れるため、浮動小数点コードに対しては整数サイズコンバレタを使用することもできる。これは特定の浮動小数点値コンバータを回避できることを意味する。それはさらに、１サイクルのみで比較演算を行う整数サイズコンバレタを浮動小数点値に使用できることを意味し、大きい利点となる。従来の浮動小数点値コンバータは演算に多くのサイクルを使用しなければならなかった。
従来の論理演算装置では、いくつかのビットパターンを同じ数として解釈することができこれらのビットパターンの■つが選択されるように正規化が行われる。
本発明では少くとも実際の計算において正規化を行う必要はない。正規化は計算の前後に行うことができる。浮動小数点値開に閉表現の類似性を存することにより、比較等の浮動小数点コードを１サイクルだけで決定することができる。また閉表現を有することの利点は最大数の浮動小数点値が得られる、すなわち一連の値に拒絶および使用不能値が与えられないことである。
従来の応用において同し数と解釈できるビットパターンかいくつかある理由は値を生成するために値の指数部と仮数部が互いに乗じられるためである。例えば、１．０の値は２’＊’／ｚ、すなわち指数部ビットパターンｏｌと仮数部ビットパターン１００を育る、であるかもしくは２２＊哀八、すなわち指数部ビットパターン１０と仮数部ビットパターン０１０を存する、であり指数部ビットパターンおよび仮数部ビットパターンは互いに後に続く。
閉表現は正値に対しては仮数部ビットパターンの前に“ｌ“を負数に対しては“０”を暗示的に与えることにより、すなわち実際には与えることなく、生成される。
従来、仮数部は−ｌと＋１間の値として指定されている。
２進化仮数部は符号により（１，０〜２．０）もしくは（−２，０〜−１）の範囲の値として指定されている。
表現コード化整数パターンは厳密に決定され、浮動小数点表現は整数表現と同じ連続類てなければならず、それは非常に厳しい制約である。
この問題の育利な解決法を第２６Ｃ図に略字する。第２７Ａ図〜第２７Ｄ図は第２６Ｃ図に示す原理に従って与えられる語のデータリストを示す。第２６Ｃ図は浮動小数点コードの概略グラフ説明を示し、２進表現を垂直分割線ＬＴＮの左側に示し、浮動小数点Ｈ値をＬＩＮ線の右側に示す。ＬＩＮ線は大きな値を指す軸として示されている。これは２進表現およびＨ値表現の両方に対し′を貫入る。
表現およびＨ値はＬＩＮ線の両側でそこから外方・＼拡がるように示されている。ＬＩＮ線に最も近いのは第２６Ｂ図の軸である。Ｈ値軸は右側に、２進表現軸は左側に示されている。軸表現外側の第１のフィールド、右側のｓｈおよび左側のＳ、は最上位ビットを表わす。
それは負値に対しては“０”であり正値に対しては“１″である。第２のフィールドｓｅｈおよびｓｅはそれぞれ次上位ビットを表わす。第３フイールドには次上位ビットよりも低位の少くとも１ビツトと、図示するように７ビツトしかない場合のように、２進フイールドがローであれば１ビツトが含まれ、後記する３２ビツトを有する場合のように、２進フイールドがハイであれば２ビツト以上が含まれる。
第２６Ｃ図、第２７Ａ図〜第２７Ｄ図に示す例では、実際上より頻繁に使用される３２ビツト語の替りに７ビツト語に対するコーディングを示す。中心線のすぐ左側の２進表現は−１０２４〜＋７６８のＨ値を有するものと解釈される。Ｈ値−１および＋１はそれぞれ０と極限値−１０２４および７６８との間に配置される。表現およびＨ値の最初の２進ビツトＳおよびｓｈは正負にかかわらず値の符号である。
第２の２進ビツトは指数部の符号である、すなわち絶対値が１よりも上か下かを示す。したがってＨビット指数部符号ｓｅｈは−１０２４と−１の間で正であり、−１と＋ｌの間で負となり、＋１と＋７６８の間で正となる。
第２６Ｃ図の左側から分るように、表現指数部符号ｓｅは２進シーケンスの第１りす一夕−では負となり、第２りオーターでは正となり、第３クオーターでは負となり、第４クオーターでは正となる。ｓｅｈビットはｉｆ　Ｓ＝　１ｔｈｅｎ　ｓｅｈ　＝ｓｅ　ｏｔｈｅｒｗｉｓｅ　ｓｅｈ　＝　１−ｓｅと記述することができる。
したがって、文字符号を表わす最上位ビットの変動が最もゆるく、指数部符号を表わす次上位ビットの変動は次にゆるい、すなわち文字符号ビットの２倍である。次の場所のビットは指数部ビットの２倍の変動を有しコードビットＣである。
第２６Ｃ図および第２７Ａ図〜第２７Ｄ図の例ではコードは１ビツトしか含んでいない。別の例では、コードフィールドに２ビツト以上を含めることができる。
コードは指数部の長さを制御し先行する符号ビットを考慮して行われる。
求める目標となる浮動小数点Ｈ値、すなわち浮動小数点記法、によりより特定的にコードフィールドｃｈが与えられる。直接指数部Ｈ値を与えるｅｈ部から明らかなように、ｅｈ値は大きな正値からＯ値へ低減され、そこではＨ値は−１であり、そこからＨ値がＯとなる大きな負値となり、そこからＨ値が＋１となる０値となり、そこからＨ値が７６８となる大きな正値となる。ｅｈａｂｓ部は絶対指数部Ｈ値を示し、横に並べられ各々が両端に大きな正値を有し中間点に０を存する２本の曲線で表現される。
Ｈ値のコードフィールドはＨ値ｅｈａｂｓを反映するように構成されしたがって破線内と同じ形状を存しまたコードフィールドに連続線内の１ビツトしか含まれない場合の形状で示されている。したかって、ｃｈコードが１ビツトしか含んでいない場合には、コードｃｈ＝　ｃ　ｉｆ　ｓｅ＝　ｌ　。
ｏｔｈｅｒｗｉｓｅ　ｃｈ＝　１−　ｃとなる。
各ビットフィールドＳ、　５ｈＳＳｅ、　ｓｅｈ　、　ｃおよびＣｈは１ビツトしか含んでいないため、第２７Ａ図〜第２７Ｄ図のリストの性質に従うのは容易であり、したがって第２６図と第２７Ａ図〜第２７Ｄ図の表現の比較は明白である。第２７Ａ図〜第２７Ｄ図の第１列はｏｏｏｏｏ。
Ｏ〜１１１１１１１の逐次２進リストでありＩＯ進数体系におけるその直接対応を第２列に示す。矢符列の右側には表現およびＨ値に対する変換数を示す。第２６Ｃ図との比較を容易にするために、表現コードフィールドの各切替えに対する連続水平線が設けられている。
ｃｈの右側の列には表現の指数部値ｅの工０進表現が記載され、その後にＨ値の指数部値ｅｈの１０進表現が記載されている。次の２列はそれぞれ値ｅおよびｅｈの２進表現を示す。それに続く２列は表現に対する仮数部値ｍのそれぞれ１０進および２進表現を示す。その後にＨ値の仮数部値ｍｈの１０進表現を示す。ｓｈ値が“０”である第２７Ａ図および第２７Ｂ図において仮数部は−１および一２間で変動し、ｓｈ値が“ｌ”である第２７Ｃ図および第２７Ｄ図では＋１および＋２間で変動する。最右側列は変換時に最左側列の２進組合せにより与えられる１０進Ｈ値を示す。
第２７Ｃ図の上部から明らかなように、最上位ビットが“Ｉ”でそれに“０”が続く表現は特定浮動小数点値“０“を表わす。
第２６Ｃ図の一連の２進数から明らかなように、中心線の左側で、２進７ビツトの下位４ビツトは指数部および仮数部により共育され、それは上位３ビツトが符号ビットおよびコードビットに指定されるためである。デジタル列ｅおよびｍから指数部符号ｓｅが負すなわち“０゜でコード値Ｃか“ビである最上部では、値ｅが３ビツトを含みしたがって値ｍは１ビツトを含むことは明らかである（列内の最初の２つの“Ｏ”は省くことができる）。これを第２６ＣｌｌｉＮに示しこの部分の多くのステップでｅ−表現を存している。指数部符号ｓｅがまだ負であるがコード値Ｃは“Ｏ”である次の部分では、ｅ値は１ビツトしか含まず（列内の最初の２つの“０”は省くことができる）、仮数部値は３ビツトを含むことができる。
これを第２６図に示しこの部分の数ステップにｅ−表現を存している。次の部分では、ｅ値は１ビツトしか含まず仮数部は３ビツトを含んでいる。
表現部に示すように、指数部ｅはｃ＝０および５ｅ＝＝　０を有する部分に多くのステップを有しｃ＝１および５ｅ＝Ｉを存する部分に数ステップを有している。ｅ部の左側のｅ＋ｂｉａｓ部では、全部分の各クォーター内に次々に直線で与えられるｅ値が連続線で示され、ｅ＋ｂｉａｓの一部分の１つおきのりｔ−ターを反転することによりｅｈ、ｂ。
かどのように構成されるかが破線で示されている（ｅｈは指数部符号を有するｅ値を表わす）。
したかってコードピットは先行する指数部符号ビットに依存し、コードは実際に符号ビットを含み非常に限定された長さを存することができる、すなわち指数部の長さがコードフィールド内に与えられたものだけに依存する場合よりも短くなる、ということができる。
仮数部の長さは指数部の値に依存し、指数部が長ければ仮数部は短くなりその逆も成り立つ。したかって、第２６図に仮数部を示さず第２７Ａ図〜第２７Ｄ図のリストのｍ、ｎ列から明白であり、図では最初のｍが１０進値を示し第２のｍがその２進値を示している。前記したように、ｉｆ　ｓ　＝　Ｉ　ｔｈｅｎ　ｍｈ＝　１．０　＋ｍ　ｏｔｈｅｒｗｉｓｅｍｈ＝−２＋ｍとなる。
読み易くするために、前例は７ビツト語長に対して記述されている。前記したように、語長は例えば３２ビツトのように極めて長く選定することができる。可変コード長を存することが実際的である。また回路を複雑化させないために、指数部と仮数部間の分割点を数ビット、例えば４ビツト、のステップで変えることも実際的である。その利点はビットワイズに分割変化を行うほどコードを必要としないことである。このような精度デコーダの例については後記する。
ニューメリックＡＬＵの例本発明の１次プロセッサに含むことかできるニューメリックＡＬＵの詳細実施例を第２８図に示す。入出力バスＮＵ、〜Ｎ　Ｕ　３は人出力バッファ２０に接続され、それはバッファのクロック制圓入力に与えられる外部クロック信号ＣＬＯＣＫの各反転クロック期間に対して、入力情報を内部のＶ０１〜ｖ、１線へ送り各クロック期間に対して内部出力線Ｖ０゜、〜Ｖ　２　ａ　＊　ｌの出力を入出力バスＮＵ、〜ＮＵ、へ送る。
回路２０の実施例およびそのクロッキングを第２９Ａ図、第２９Ｂ図および第２９Ｃ図に示す。入出力バッファ２０は各入出力バスＮＵ、〜ＮＵ、に対して１個ずつの入力バッファおよび同数の出力バッファを含んでいる。
競合問題を回避するために、タロツク信号は重畳させてはならない。これはその先縁を幾分カットして調整される。
第２９Ａ図の左側にかっこで示すクロック信号ＣＬＯＣＫの反転された第１相中に、コアセル内の主レジスタからの入力は送信状態に制御されている入力バッファを介してニューメリックＡＬＵ内の内部データバスへ与えられる。データは出力バスに与えられる次の状態へ遷移されてニューメリックＡＬＵ内の内部データバスを伝播する。
出力バッファはブロック状態へ制御される。
第２９Ｂ図の左側にかっこで示すクロック信号ＣＬＯＣＫのクロック期間の第１相中に、回路２０内の入力バッファはブロック状態へ制御されニューメリックＡＬＵ内の内部回路は安定マルチプレクサとして機能して入出力バスＮＵ、〜ＮＵ、へ与えられる信号を＃御する。回路２０内の出力バッファは送信状態へ制御される。
０相における多サイクル命令の状態を第２９Ｃ図に示す。先行位相１中に二ニーメリックＡＬＵから与えられる入出力バスＮＵ、〜ＮＵ、の内容は容量効果によりＯ相中も維持されしたがって、出力バッファがブロック状態に制御されている間送信状態にｍｙｍされる、入カバッコアヲ介シテ入力／＜　スＶ　ｏ　ｌ　！　Ｖ　ｒ　ｔ　＋　Ｖ　！ｌ＊　Ｖ　＠　Ｉへ送られそこから次の状態へ遷移している間にニューメリックＡＬＵ内の内部データバスを介して伝播される。入力リストは計算を１ｌＪｉｉｌシ実施するのに使用され、それは入力リストの内容を書き換え結果を出力へ送ることにより行われる。リスト内の最初の要素は命令コードであり残りの要素は入力データに依存する機能ハードウェアを与える必要がある命令の引数である。しかしながら、好ましくはバスＶ、、、Ｖ□、Ｖ、、上の情報種別に関する情報がコントロールユニット６から入力ＥＸＴへ与えられる。
好ましくは、コントロールユニット６は入力バスＶ。ｌ。
Ｖ　＋　＋　＊　Ｖ　ｘ　ｉ　＋　Ｖ　２１上の語が命令および／もしくは数を表わす情報を有し、数が浮動小数点値もしくは整数であればこの情報がバスＥＸＴを介してニューメリックＡＬＵ２７へ与えられる。
さまざまな命令を実施するために次の処理装置が第２８図の実施例に設けられている。
コンパレータ第１のコンパレータ２１がＶｏｌおよびＶｌｌ線に接゛続されてこれらの線の全情報を比較し、すなわちＶ　ｏ　＋　＞　Ｖ　１１　。
Ｖ　＠　ｌ　”　Ｖ　Ｉ　Ｉ　＋　比較結果すなわち２ビツト値がニューメリックＡＬＵ制御回路２７に接続されたその出力Ｃｍｐｏ＋に与えられる。第２のコンパレータ２２がＶｌｌおよびＶ２゜線に接続されていてこれらの線の全情報を比較し、すなわちｖｌｌ＞Ｖｌｌ−Ｖ＋＋＝Ｖｚ＋、比較結果ハｆｌ制御回路２７に接続されたその出力Ｃｆｆ１ｐ＋ｚへ出される。第３のコンパレータ２２１がＶ□およびＶｌｌ線に接続されこれらの線ｃ７）全情報１を較ｔ、、スナワチＶ！、〉Ｖ３Ｉ、Ｖ！１＝ｖ３１゜比較結果は制御回路２７に接続されたその出力Ｃｍｐ２ｉへ出される。第４の指数部コンパレータ２２２が各々が３、２ビツトバスであるＶｌｌおよびｖｌ１線に接続され、これらの線上の語の最上位部、すなわちｓｅ、ｃ、ｅ、部、すなわち仮数部および符号を除く全情報が比較される。前記したように、コンパレータはＳｅ、Ｃ，ｅ、部のコーディングに注意を払う。したがって、精度デコーダＰＤからのＢ１，１信号はコンパレータ２２２の別の入力へ送られる。
第５のコンパレータ２２３は精度デコーダからのＢ　Ｉｍｂｌｒ　ＢＩｌｂ２信号を比較する。結果信号Ｃｍｐ−ｐｒｅＣはＢ　ｌ５ｂｌ＋　Ｂａｇ□信号か同じかどうかを示す。
制御回路２７はコンパレータからの比較結果をコントロールユニット６に接続されたそのＡＩＴＡＴＩ出力へ送る（第２４Ａ図参照）。結果は後記するようにいくつかのユニットの制御にも使用して適切であれば出力バスＶ、。ｕＴ＋　ｖｌ。エアｌ　ｖｓ。。７に予選主語を与えるようにするこ゛とがで°きる。
無意（Ｉｎ５１ｇｎ１ｆｉｃａｎｃｅ）デコーダ無意デコーダ２３がＶ　（１線に接続されバスＶ　ＨＩ上の語が整数を表わす場合にＶｌｌ上のビットが全て“０”もしくは“１”であるかどうかを調べ、Ｖｌｌバス上の語が浮動小数点値を表わす場合には指数部および仮数部のビットが全て“０”もしくは“１″であるかどうかを別々に調べる。入力Ｖ１１の最下位ビット群を示すＢ８．１信号は入力バス上の語が整数を表わすか浮動小数点値を表わすかを示す情報を提供し、浮動小数点値である場合には指数部と仮数部間の分割情報を提供する。これらのテスト結果は制御回路２７の入力に接続されたｉｎｓｉｇ＋出力へ与えられる。無意デコーダ２４がＶｌｌ線に接続されておりバスｖ！ｌ上の語が整数を表わす場合はＶ　２１上の全ビットが“θ″もしくは“１”であるかどうかを調べ、バスＶｊｌ上の語が浮動小数点値を表わす場合には指数部および仮数部内の全ビットが“０”もしくは“１”であるかどうかを別々に調べる。Ｂａｇ□信号は入力Ｖ、１の最下位ビット群を示しＢ１６１信号と同種の情報を与える。これらのテスト結果は制御回路２７の入力に接続されたｉｎｓｉｇ、出力へ与えられる。無意デコーダ２５がＶ＝線に接続されていてＶ３１上の語か全て“０”もしくは“１“であって整数を表わすかどうかを調べ、バスＶｌｌ上の語が浮動小数点値を表わす場合には指数部および仮数部の全ビットが“０”もしくは“ｌ”であるかどうかを別々に調べる。これに関する情報はＢ３．１信号から引き出される。これらのテスト結果は制御回路２７の入力に接続されたｉｎｓｊｇｓ出力に与えられる。各無意デコーダは後記する制御回路２７からの制御信号Ｃ５，によっても制御される。
無意デコーダを有する目的は計算に関わる一つの入力の情報を無意とすべきかどうかを検出することである。
この情報はバスＡ、アＡＴｔを介してコントロールユニット６へも送られる。１つの無意ユニットからの少くとも１つの入力が例えば全てゼロを示す最終状態を制御回路２７はある種の一演算に使用することができる。
命令デコーダ命令デコーダ２６がＶ、、線に接続されている。ニューメリックＡＬＵが算術演算を行う場合にバスＶ。Ｉは命令を帯びている。ＶＯＩのデコーディング結果は、ＶＯｉが命令もしくはデータ値を帯びている場合に、出力ｉｎｏを介して制御回路２７へ送られる。後記するように、ユニット２３〜２６はそれぞれ回路ＰＤ１．ＰＤ２および２７で発生する他のＢ　Ｉｍｂｌｒ　１３Ｉｍｂｌｒ　Ｃｓによっても制御さＶｌｌおよびＶｌｌ線に接続された第１の加算器２８はＶ　ｌ　ｌ　＋　Ｖ　ｔ　Ｉの加算を行い結果をａ、出力へ与える。結果の可能な桁上信号は制御回路２７に接続されたｇｒａ＋出力へ送られる。ＶｌｌおよびＶｌｌに接続された減算器２９はＶ、、−Ｖ□の減算を行い結果は別のａ、出力へ送られる。
結果の可能な桁上信号がニューメリックＡＬＵ制御回路に接続されたｇｒａｚ出力へ送られる。ＶｌｌおよびＶ　ｚ　Ｉ線に接続された第２の加算器３０がＶｚ＋２＊Ｖｔ＋の加算を行い結果は別のａ、出力へ送られる。結果の可能な桁上信号が制御回路２７に接続されたｇｒａｓ出力へ送られる。
各加算器は制御回路２７からの制御信号Ｃ５およびＢ　Ｉｍｂｌ信号によっても制御される。この信号は入力バス上の語が整数値を表わすか浮動小数点値を表わすかの情報を提供し、浮動小数点値であってｖｌ、およびＶ□ババス上値が一致する場合には指数部と仮数部間の分割情報を提供する。個別値、すなわち整数、が完全に評価されるためこれらの情報は重要であるが、連続値すなわち浮動小数点値に対しては仮数部と指数部が別々に評価される。
符号回路第１の符号および指数部符号回路３５がバスＶＩＩ上の語の符号、指数部符号、最上位仮数部ビットおよび最下位仮数部２ビツトをソートしその出力５１ｇｎ１を制御回路２７の入力へ与える。第２の符号および指数部符号回路３６かバスｖｚｌ上の語の符号、指数部符号、最上位仮数部ビットおよび最下位仮数部２ビット部をソートしその出力ｓｉｇｎ、を制御回路２７の人力へ与える。また、第３の符号および指数部符号回路３７をバスｖ１１に接続してその出力５１ｇｎ５を制御回路２７の入力へ与えることができる。符号、指数部符号および仮数部ビットがバスＶ　１１およびＶｌｌの語の一部として与えられる場合には、回路３５．３６は絶対的に必要である。入力バス上の浮動小数点値語の場合には、それらはニューメリックＡＬＵ制御回路により使用される。ある種のニューメリックＡＬＵ応用では回路３７を省くことができる。また、ある種のニューメリックΔＬＵの応用では、バスＶ。ｌに対して符号および指数符号回路（図示せず）を設けることができる。
ニューメリックＡＬＵ制御回路制御回路２７はその入力信号を処理することにより出力バスＣＩ、Ｃ２，Ｃ３，Ｃ４，Ｃ５上にデジタル出力信号を与える。好ましくは、制御回路２７はプールゲートアレイである。出力信号により行われる＃Ｊ御については後記する。
の２個のオペランドユニットｒｌおよびｒ２は各要素に対して一意的な全演算を含んでいる。各オペランドユニットはいくつかの情報入力を存している。その中の３つがそれぞれ３つのユニット２８．２９．３０の別々の出）　力ａｌ＋　ａ２＋　ａ３に接続され、２つがそれぞれ人カバ１　スＶ　１１＋　Ｖ　ｔ　＋に接続され、３つがそれぞれ個別の精密デコーダＰＤＩもしくはＰＤ２のいくつかの出力に接続され、それについては後記する。原則的に、各情報入力は入力バスＶａｔ、　Ｖｌｌ、　Ｖｌｌ、　Ｖｓｌト同シ線数ヲ含ｂｔ＜’：；ｚ。
ｉ　である。
〜　オペランドユニットｒｌの出力は出力バスＶ、。、であ１　リオベランドユニットｒ２の出力は出力バスｖ２゜、１である。
）　制御回路２７の１つの出力Ｃ１はオペランドユニットｒｌ内の内部要素を制御する合成制御信号である。ユニットｒ１の他の制御信号は精度デコーダＰＤＩにより与えられる。制御回路２７の第２の出力Ｃ２はオペランドユニットｒ２内の内部要素をｓｕｅする合成制御信号である。ユニットｒ２の他の制御信号は精度デコーダＰＤ２ｊ　から与えられる。第３の出力Ｃ３は第３のオペランドユニットｒ３へ与えられる合成信号であり、第４の出力Ｃ４は後記するｐｏｌｙｎｏｍｅ所与回路３１を制御するように与えられ、第５の出力Ｃ５は精度デコーダＰＤＩおよびＰＤ２および無意回路２３〜２５、加算器２８．３０および減算器２９、および符号および指数部符号回路３５〜３７を制御するように与えられる。
各オペランドユニットｒ１もしくはｒ２は本質的に同じ構成とされ、したかってその一方ｒ２についてのみ詳細説明を行う。ユニットｒ１およびｒ２内の同じ要素には同じ参照符号が付されている。すペランドユニットは２つのグループ、指数部ＯＰ、および仮数部ＯＰ、に分割される。仮数部ＯＰ、は出力ｎｌを有し指数部は出力ｎ２を育している。出力ｎ１およびｎ２はビット群個別セレクタＭ】とも呼ばれる出力バスセレクタの入力に接続されている。発生器への制御信号Ｃ２，１により制御され選択される４つのＯ”もしくは“１″の精度群を与える０／１発生器４０もセレクタＭｌの別の入力へ接続することができる。
指数部ＯＰ、は入力としてオペランドユニットからの４人力、すなわちｖ、１および精度デコーダＰＤ２からのＢ　ｂ＋＊ｍｔ　ｒ　Ｂ　ｅａ−１＋＋ｅｒ２＋　Ｂ　ｃ＋ｉ−ｄ＊ｃｒｌ　および仮数部ＯＰ。
からの入力ｎ８を育している。入力■、ｌはインフレメンタＩＮＣの入力、デクレメンタＤＥＣの入力および語セレクタＭ２の５人力の中の１つに接続されている。ＩＮＣおよびＤＥＣの出力ｎ５およびｎ６はそれぞれ語セレクタＭ２の２人力に接続されている。Ｂｅ５−＋ｍｅｒｔ。
Ｂｅｅ−ａ＠ｔｒ２は語セレクタＭ２の他の２人力に接続されている。
オペランドユニットｒ２のＩＮＣは桁上出力ｇｒ　ｉ　ｔ＊Ｃｅ１ｌも育しており、ＤＥＣは制御回路２７に接続された桁上出力ｆｌｒａｔ＋　Ｃｅｄｔを有している。また、オペランドユニットｒ１はｔｉｒｅ回路２７に接続された減分成分桁上出生に早期に与えられる。セレクタはクロックサイクル前半の後期に制御され、次にこのセレクタはいくつかの増分もしくは減分回路に桁上げがあるかどうかという事実に留意して制御される。
第１のセレクタへの正規の最大伝播遅延は半サイクルよりも大きい。したがって、この構成により生じる余分な遅延はない。しかしながら、代表的な伝播遅延は一般的に半サイクルよりも少い。最終半サイクルへの遷移時に全信号が評価される。セレクタ内で不要な遷移は生じない。
オペランドユニット内の語セレクタＭ２の出力ｎ４は４人力を有する語セレクタＭ３の第１の入力へ直接接続されさらにインバータＩＮＶを介してその第２の入力にも接続されている。出力ｎ２は指数部ＯＰ、の出力である。入力Ｂ　ｂｌ、ｓｔは語セレクタＭ３の第３の入力に接続されている。
仮数部ＯＰ、は５人力、すなりちＶ　１１＋　ｖ、、、　ａ　Ｉ　ｒａ！＋ａｊ＋　を有している。全入力が５人力および出力ｎ８を有する各語セレクタＭ４の一人力に接続されている。出力ｎ８は指数部ＯＰ、の語セレクタＭ３の第４人力に接続されている。出力ｎ８は語セレクタＭ５の３人力の１つと、入力の２進情報を下位方向に向って４ステツプシフトさせている、すなわち２進情報をＩ６で分割している、負のシフターＳＨＩを介した語セレクタＭ５の第２人力、および入力の２進情報を高位方向に向って４ステツプシフトしている、すなわち入力の２進情報に１６を乗じる、正のシフターＳＨ２を介して第３人力にも直接接続されている。
語セレクタＭ５の出力ｎ７は語セレクタＭ６の６人力の中の第１の入力へ直接接続され、入力の２進情報を下位方向に１ステツプシフトする負のシフターＳＨ３を介した第２人力と、入力の２進情報を下位方向へ１ステツプシフトする第２の負シフターＳＨ４を介した第３の入力と、入力の２進情報を高位方向へ１ステツプシフトさせる正のシフターＳＨ５を介した第４人力と、入力の２進情報を高位方向へｌステップシフトさせる第２の正シフターＳＨ６を介した第５人力に接続されている。内部−主語発生器４１がその制御人力Ｃ２，。の制御により一主語Ｃ１゜ｒｌを発生しその出力は語セレクタＭ６の個々の入力に接続されている。
−主語発生器４１はその制御信号Ｃ２，。により制御されて一部の０もしくはｌの所定の組合せ、例えばオール“０”もしくはオール“ｌ”すなわちある特定情報を示す語、を発生することができる。
発生器は制御信号Ｃ２，。により選定される限定された数の語の組合せしか記憶することができない。語セレクタＭ６の出力は仮数部ＯＰ、の出力ｎｌである。
仮数部ＯＰ、は次の機能を実現する。ｎ８上の仮数部基本値が語セレクタＭ４により選定されてＶｘ　、　Ｖ　＋　。
ａ＋　＋　ａｔ＋　ａｓのいずれかが得られる。それはそのまま使用したり１．２．３．４．５．６ビツト左へシフトしたり（正シフト）、１．２．３，４．５．６ビツト右ヘシフトしたり（負シフト）、−主語発生器から与えられる語Ｃｗａｒ４２と置換することができる。
指数部ＯＰ、により次の機能が実現される。その出力はｎ８上の非シフト仮数部値、Ｖ！＋ｔ、反転Ｖｔ＋ｌ。
Ｖｔ−ｘ、反転Ｖ　ｔ　！　＋　Ｂ　ｃ＋ｅ−１ａｃｒｔｚ反転Ｂ　ｃ＋ｅ−１ｓｃｒｔｓＢｃｓ−ｄｓｃｒ１反転Ｂ　ｃｏ−ｄｅｃｒｅ、もしくはＢ　ｂｌａｓｔとすることができる。
オペランドユニットｒ２において、語セレクタＭ２〜Ｍ６は制御回路２７の出力Ｃ２上の制御語により個別に制御される。したがって、語セレクタＭ２は部分制御語Ｃ２３により制御され、語セレクタＭ３は部分制御語Ｃ２□に制御され、語セレクタＭ４は部分制御語Ｃ２６に制御され、語セレクタＭ５は部分制御語Ｃ２ｓに制御され、語セレクタＭ６は部分制御語Ｃ２，により制御される。また、セレクタＭ４の出力ｎ８に接続されたシフターＳＨＩ、ＳＨ２は部分信号Ｃ２１により制御され、シフターＳＨ３〜ＳＨ６の部分信号Ｃ２？により制御され、インフレメンタＩＮＣおよびデクレメンタＤＥＣは部分信号Ｃ２，に制御され、出力Ｃｗｏｒｄ！を与える一主語発生器４１は部分信号Ｃ２＋。に制御され、０／１発生器４０は部分信号Ｃ２＋□により制御される。
ビット群個別セレクタＭｌは部分制御語Ｃ２Ｉ、精度デコーダＰＤ２からの出力コード信号Ｂ　ｅａｓｔ、出力最下位ビット信号Ｂ　ｒａｍ　ａｄｌｌ、および出力指数部信号８６１６　ａｄｌｌを含む組合せ多ビット信号により制御され、最後の２つの信号は精度デコーダＰＤ２から来る出力Ｂ　ｌ１ｂ２．Ｂｅ□２からそれぞれ処理回路４２Ａ、４２Ｂにおいて引き出される。信号については後記する。処理回路４２Ａ、４２Ｂは制御回路２７からの出力Ｃ２の一部である信号Ｃ２ｓにより制御される。精度デコーダＰＤ２はバスＶｔ１上の語が整数であるか浮動小数点値であるかを示す制御回路２７からの２進制御信号Ｃ５，と共に、バスＶ□上の情報のｅＸｐ符号およびコード部を入力として存している。制御信号Ｃ５□はＡ　Ｌ　ＵｆＲ１！１回路２７からの出力Ｃ５の一部である。
オペランドユニットｒ１の精度デコーダＰＤＩについても同じこちが言える。精度デコーダＰＤＩからの信号Ｂ　Ｉｇｋｌ＋　Ｂ、□２．はそれぞれ出力Ｂ１ｇｂａｄｌｌおよびＢ、ヨｅ　ａｄｌｌを与える処理回路４３Ａ、４３Ｂで処理される。処理回路４２Ａ、４２Ｂおよび４３Ａ、４３Ｂは所属するデコーダからの入力と同じ出力を与えている。しかしながら、後記するように、インフレメンタＩＮＣもしくはデクレメンタＤＥＣから桁上げが与えられているような場合には、出力信号がシフトされる。このシフトはニューメリックＡＬＵ２７からのそれぞれ出力Ｃ２もしくはＣ１のそれぞれ部分信号ｃ２１もしくはＣ１ｓにより制御される。
精度デコーダＰＤ２（もしくはＰＤＩ）は例えば語Ｖ２１が整数を表わす場合には全てゼロである処理回路４２Ａ、４２Ｂ（もしくは４３Ａ、４３Ｂ）への出力を有し、語Ｖ２１（もしくはｖｌυが浮動小数点値を表わす場合には後記するＢ　＠！１１２１　Ｂ　Ｉ　ａｋｆおよびＢｅｄｓ’（もしくはＢ　＠ｌ１ｌｌｌ＋　Ｂｌ＄ｂｌおよびＢ　ｃｄｓｔ）のような出力を存するように示されている全て無意の出力を与える。
精度デコーダＰＤＩは出力信号Ｂｅゆｄ＊ｃｒｌ。
Ｂ　ｃｏ−１＋＋ｅｒｌ＋　Ｂｂｌｍｓｌ　＊　Ｂ＊ｘ＃ｌ＋　Ｂｌａｋｌｒ　ＢｍｇｂｌおよびＢ　ｃｄａｌをオペランドユニットｒｌへ与えコードが最大長の指数部を表わすかどうかを示す信号Ｂ。。□１と、コードか最小長の指数部を表わすかどうかを示す信号Ｂｃｏ＊１ｍｌをＡＬＵＩＩ陣回路２子回路２７゜精度デコーダＰＤ２は出力信号Ｂ　ｃｏ−ｄｅｃｒｅｔ　Ｂ　ｃｏ−１ａｃｒｔｚ　Ｂ　ｂｌａｓｔ　ｔＢ　＠ＫＧ２１　Ｂ　ｊａｍ！＋　Ｂ□、およびＢ　＠４ａ＠をオペランドユニットｒ２へ与え、コードが最大長の指数部を表わすかどうかを示す信号Ｂｅａ−＋ａａｔｌおよびコードが最小長の指数部を表わすかどうかを示す信号Ｂ０゜−１，１をＡＬＵ制御回路２７へ与える。新しい精度を出力および正規シフト中に反映させるように精度デコーダＰＩもしくはＰＤ２からの出力Ｂ　Ｉｎｋ　＋　Ｂｓｘｔはそれぞれ仮数部と同様にシフトしなければならず、それは後記するようにそれぞれ信号Ｃ２，もしくはＣｔｓの一部の制御の元で回路４２Ａおよび４２Ｂもしくは４３Ａおよび４３Ｂの制御により行われる。
精度デコーダには入力バスＶ、１もしくはｖ！ｌ上の語がそれぞれ整数もしくは浮動小数点値を表わすかどうかを示す信号Ｃ５，がその入力に与えられる。信号Ｃ５，ｌ；１回路２３〜３０を制御するＡＬＵ制御回路２７の出力Ｃ５からの信号の一部である。
精度デコーダからの出力信号については後記する。
乗算および除算、オペランドユニットｒ３！ｌ！３のオペランドユニットｒ３、被乗数／高閲数ユニットは、ユニットｒｌおよびｒ２とは異種であり主として乗除算に使用される。ユニットｒ３は乗除算中に必要なシフトおよび設定を行う。
それはＡＬＵコントロールユニット２７の出力Ｃ３に与えられる制御語により制御被乗数／商ユニットｒ３はいくつかの入力を有し、第１入力にはバスＶ　２１上の情報が与えられ、第２人力にはバス■、上の情報が与えられ第３人力には回路２７からの出力Ｃ３の部分信号Ｃ３，の制御により発生器に記憶されたいくつかのビット組合せの中から選定された組合せを与える一定給発生器４４からの出力が与えられる。
ユニットｒ３は複雑な数値命令中に１つの引数を評価するのに使用される。その出力はバスｖ３．１に接続され入力Ｖ２Ｉは語セレクタＭｌｌの第１の入力へ与えられる。入力Ｖｊｌは語セレクタＭｌｌの第２人力へ直接与えられ、また信号部Ｃ３ａにより制御される正の１ビツトシフター５ＨＩＮを介したその第３人力と、第１の負の１ビツトシフター５Ｈ１２を介したその第４人力と、第よ　２の負の１ビツトシフター５Ｈ１３を介したその第５人コ　カへ与えられ、最後の２つのビットシフターは信号ｃ３．。
Ｂ□ｂｌ＋Ｎ＋。１により制御される。発生器４４の出力は語セレクタＭｌｌの第６人力に接続される。第２の語セレクタＭ１２の入力へ与えられる語セレクタＭｌｌの出御　力１＊ＡＬＵコントロールユニット２７からの制御器Ｃｓノ　の制御語部Ｃ３２により選定される。
”　Ｍ１２はセレクタＭｌｌの出力を出力バスＶ、。、、へ与し　えるバス接続であるが、制御語部Ｃ３ｒによりスイッチ１　オフ状態へ制御することができる。
ニューメリックＡＬＵの動作例については我々の特許ｌ　出願を参照した。
ｔ　精度デコーダト　精度デコーダの主要構造を第３０図に示す。例えば計！　算速度を高めるために図示する構造を修正することができる。これらは構造的特徴にすぎず同業者ならば説明の必要はない。これは実際の回路は第３０図に示すものとｉ　は全（別の構成とすることができるが、第３０図から明し　白な基本的機能を育していることを意味する。
ｊが１もしくは２である入力信号Ｖ□の指数部符号おし　よびコード部はレコード回路５０へ送られ、実施例ではその出力からは入力にどのようなバリアント（ｙａｒｉａｎｔ）か与えられても前記表の例えば左側に示す先頭指数部符号を含むコードの１つのバリアントが与えられる。また、両バリアントをレコード回路５０の出力に与えることができるが、常に同順例えば表中の左側のバリアントはそれに割当てられた線上に、右側のバリアントはそれに割当てられた線上に与えられる。出力はピットシーケンスコンパレタ回路５１へ送られ、それは入力のビット組合せを監視してコードのビット長を示すデジタル信号Ｂ１６．を与える。
それはまた信号Ｂ　ｃ　４　ｍ　も与える。
６個のピットシーケンスコンバレタ回路５２〜５７もレコード回路５０の出力に接続され、レコード回路５゜からの出力線上のビットパターンか反応してその正規の出力“０”の替りに出力“１”を与えるようにされたものと同じであれば各々がその特定コーディングに反応して出力に“１”を与えるようにされている。
その時回路５２〜５７の中の１つだけが“ｌ”、すなわち真信号、を与えており他は出力“０”、すなわち偽信号を与えている。信号Ｂ１１．の第１および最終ビットは常に“０”である。したがって、２線５８および５９はビット“０”を有する線へ直接接続される。
線５８、回路５２〜５７からの出力および線５９はバスＢ３．．へ信号を供給し、それは精度群当り１ビツトを存している。バスＢ　ｋｌａｍは精度群当り４ビツトを有している。各群は３ビツト“Ｏ”およびその特定群に対する信号Ｂ　１ｓＴｈのビットを含んでいる。したがって、各群の３線が“Ｏ”ら接続され第４線は出力Ｂ　Ｉｍｂの適切な線に接続される。出力Ｂ１゜、−１Ｓは回路５２の出力に接続され、出力Ｂ。−，１、は回路５７の出力に接続されている。
出力Ｂ　＠ＸＩのビットパターンには出力Ｂ　ｌ　ａ　ｋが“１”を存する位置までの最下位位置に“０”が含まれその後の全ビットは“ｌ”である。ｊ１５９上の最下位ビットは常に“０”であるが、次下位位置からはビット“ｌ”の可能性かある。したがって、ＯＲ−ゲート６０の一人力は回路５７の出力に接続され他方の入力は回路５６の出力に接続される。回路５７の出力は信号Ｂ、８．の次下位位置線に接続される。ＯＲ−ゲート６０の出力は出力Ｂ、８．の第２最下位位置線に接続される。したがって、回路５７の出力が“１″となれば、ＯＲアゲ−６０からも出力ビット″Ｉ”が与えられる。ＯＲゲート６０の出力は回路５７．５６の出力が共に“Ｏ″である場合のみ“０”となる。ＯＲゲート６０の出力はもう１つのＯＲアゲ−−６１の第１人力に接続されその他方の入力は回路５５の出力に接続されている。ＯＲゲート６１の出力は出力Ｂ、１．の第３の最下位位置線およびＯＲゲート６２の第１入力に接続されその他方の入力は回路５４の出力に接続されている。ＯＲゲートのこの種のカスケード接続により出力Ｂ　ｌ　ｍ　ｂに“１″を与える位置と同位もしくは高位の全位置に“１”が与えられる。
語Ｂｅｅ−ｄａｃｅの符号、ｅｘｐ符号およびコード部の第１線は“１″を与えるユニットに接続され、第２線はＢ１８．の第６線に接続されたインバータ１６１に接続され、第３線はＢ　ｌ　ｓ　ｋの第５および第６線に接続された入力を存するＯＲゲート１６２に接続され、第４および第５線はＢ　ｌ　ａ　ｋの第２および第３線にそれぞれ直接接続されている。ＭＢｅｅ−ｄｅｅｒの符号、ｅｘｐ符号およびコード部に対するこれらの線はビット完成回路６６の入力に接続され到来語に“０”を加えて出力に３２ビツト語が出力される。
語Ｂｃ。−１，ｃ、の符号、ｅｘｐ符号およびコード部の第１および第２線は“１″を与えるユニットに接続され、第３線はＢ　Ｉ　ｇ　ｂの第７線に接続されたインバータ１６３に接続され、第４線はＢ、、１の第３および第４線に接続された入力を存するＯＲゲート１６４に接続され、第５線はＢ１゜の第３および第５線に接続された入力を存するＯＲゲート１６５に直接接続されている。語Ｂ　ｅｏｓ−ｉｍｃｒの符号、ｅｘｐ符号およびコード部のこれらの線はビット完成回路６７の入力に接続され“０″を到来語に加えて出力に３２ビツト語が出力される。
加算器第２８図の回路２８〜３０の１っである加算器の実施例を第３１Ａ図〜第３１Ｃ図に示す。加算器は２つの引数ａおよびｂを育している。引数ａはバスＶ１．上に与えられ引数すはバスＶ２ｉ上に与えられる。これらの引数は浮動小数点値もしくは整数としてコード化される。第２８図の回路２７からの出力Ｃ５の整数に対しては“０”であり浮動小数点値に対しては“１”である信号Ｃ５゜および整数に対しては全ビットが“０”であり浮動小数点値に対しては１つのビットが“ばであるバスＢ　＋＊ｂｌおよびＢ　１ａｂｔかこの事実を示している。第３１Ａ図に示すように、加算器は８つのカスケード連結部ＧＯ，Ｇｌ。
、・・、Ｇ、、・・、Ｇ７、すなわち各精度群に対して１つ、に構成された２進加算器である。
加算演算の前記説明から明らかなように、ａおよびｂか浮動小数点値である場合は引数ａおよびｂを一致させてから加算することか重要である。これはＢ　Ｉｓ□とＢ　ｆｉｂ２が同じでなければならないことを意味する。
Ｂ　Ｉｍｂ＋は加算器をｆ／ｉ１ｓする信号として与えられる。信号Ｂ、、１は加算器、インフレメンタ、デクレメンタ等に接続される場合には仮数部に向ってｌステップ変位され、それにより最上位仮数部群における桁上げ伝播に影響を及ぼすことができる（伝播を阻止する）。したがって、信号Ｂ１１．の最下位ビットはこのような場合には使用されない。
各々が３２ビツトを含む引数ａ、　ｂは各々が４ビツトの８群へ分割される。ａおよびｂの４ビツトの各群が個個の部分Ｇ、の別々の入力として与えられ、ｉはθ〜７の整数である。バスＢ　ｌ　ｓ　ｂの各線はＧ、を除＜Ｇ、部の各々に接続される。０７部へのＣｌ　ｓ線は加算器が加算を行うべきか減算を行うべきかを示す。ＣＩ　、は加算に対しては“Ｏｎであり減算に対しては“１”である。
各部は次の部へ桁上信号Ｃ０゜、を与え次の先行部から桁上信号ＣＩ　ｍ　ｌを与えられ、それについては後記する。
所望により、引数ａ、ｂの加算は各部ＧＯ〜Ｇ７で個別に行われ次の部へ６７〜ＧＯの順に桁上信号が与えられる。浮動小数点値に対しては仮数部ｃａｒｒｙ　ｏｕｔバスＣｍか提供されそれには所望により仮数部ｃａｒｒｙ　ｏｕｔが与えられる。このバスは符号ビットを存するＣ、Ｊｌｌおよび指数部ビットを有するｃ、、ｍと共に第２８図の回路２７への入力ｇｒａ＋　（もしくはｇｒａｉもしくはｇｒａｓ）を形成する。
信号Ｃ５＋は引数ａおよびｂが整数値であるか浮動小数点値であるかを示し、信号Ｃ５ｘはコードが正規であるか引数ａに対して変えられているかを示し、信号Ｃ５゜はコードが正規であるか引数すに対して変えられているかを示す。これらの信号は最上位ビットスライス（符号スライス）を含む最上位精度群に対応する００部へ送られる。これは特にオペランドａおよびｂのフォーマット（両方が整数値であるか浮動小数点値であるか）に依存する。
３ステートゲート７０がバスＣ１を規定値、例えばオペランドが整数である場合にはオール“θ″、に設定するために設けられその時仮数部桁上げはバス上で活性化されていない。３ステートドライバ７０は信号Ｃ５，により制御される。
Ｇ１部の構成例を第３１Ｂ図に示す。それは４つの加算器スライスＡＳＩ−ＡＳ４へ“スライス″される。それはまた法部に対する桁上げＣ０，１１を評価する部分に対する桁上げ発生器も含んでいる。問題とする０１部に対する各ビット群ａ、およびｂｌは個別の各加算器スライスＡＳＫ、には１〜４の整数、にそれぞれ接続された個別ビットａｌｋおよびｂ　ｌｋを有している。各加算器スライスは和出力の１ビツト５ｕｌｎ　１ｍを与える。
第３１Ｃ図について詳記するように、桁上げ発生器にはセクションの和カ月６以上であることを示す発生ビットＧ、、と、セクションの和か１５以上であることを示す伝播ビットＰ、と、次の先行部Ｃ１ａ−１からの桁上げビットと、加算器スライスＡＳ４からのｃａｒｒｙ　ｉｎｎピット　１．−１４　と、ビットＢ　＋ａｂ−＋＋＋が与えられる。ビットＢ　Ｉｇｋ−１や。はインバータ７５を介して３ステートゲートの反転入力へ与えられ、かっ３ステートゲート７６の制御入力へ直接与えられる。ビットＣ＋＋＋−１４は３ステートゲート７６の第２の反転入力に接続される。したがって、ビットＢ　ｊＩ＆−＋＋＋が“０”であると３ステートゲート７６はビットＢ１゜−２＋１を送信するように制御される。
しかしながら、ビットＢ　ｆｉｂ−１４１が“ｌ”であると３ステートゲート７６は“ビである場合に仮数部がｃａｒｒｙｏｕｔを有することを示すビットＣ１ｍ−１４を送信するように割織される。
引数の指数部の次の精度群に対しては仮数部Ｃａｒｒｙｏｕｔを与えるだけでよく、それはビットＢ１□−２＋１“ｌ”を存するこの群だけである。
セクションからセクションへの桁上げの伝播は指数部の次の精度群に対しては阻止される。したがって、ピッＦＢ＋ａｂ−１４１はＡＮＤゲート７７の反転入力に接続されその他方の反転入力には反転信号Ｇ０．か与えられ、したがってＢ　１ｍｂ−１４１が“０″である場合だけ信号Ｇ１．が送信される。ビットＢ　Ｉａ＆−ｉ＋＋はＡＮＤゲート７８の反転入力にも接続されその第２の反転入力には反転信号Ｐ。
が与えられ第３の反転入力にはビットＣ１ｍ−１が与えられ、したがってＢ　１ｍｂ−ＩＩ＋が“０”でＣＩ＋＋１が“０”である場合だけ信号Ｐ、が送信される。ＯＲゲート７９の入力はＡＮＤゲート７７．７８の出力に接続され一方のＡＮＤゲートが出力“１″を有する時に出力“Ｉ”が出される。
各加算器スライスＡＳＫの実施例を第３１Ｃ図に示す。
入力ａｌｋ＋ｂ＋＊は各ＥＸＣＬＵＳＩＶＥ　ＯＲゲート８０の入力へ与えられ入力が互いに異なる場合には“１”が与えられさもなくば“Ｏ′が与えられる。
ＥＸＣＬＬｔＳＩＶＥ　ＯＲゲート８０の出力は第２　（７）ＥＸＣＬＵＳｔＶＥ　ＯＲゲート８１の第１入力へ与えられ他方の入力にはビットＣ１ｍ−１ｍが与えられる。ＥＸＣＬＬｔＳＩＶＥ　ＯＲゲート８１の出力はその入力が異なる場合のみ“１”であり、次の先行加算器スライスからの桁上げビットもしくは、加算器スライスがセクションの最初である場合には、次の先行部からの桁上げビットに留意して出力５ＵＩＩＩ　＋ｈが出される。
ビットａｌｋおよびｂ　１ｍは反転出力を存するＯＲゲート８２の入力へ与えられ、それは３つの各ＡＮＤゲート８３．８４．８５の第１の反転入力に接続されている。反転ビットＣ１い１１本はＡＮＤゲート８３の第２の反転入力へ与えられ、いずれかのビットａ＋ｈｅｂ＋ｈが“ｌ”であればビットＣ１ｍ−１ｋが送信される。次に先行する加算器スライスからの反転ビットＰｉｍ−１に本はＡＮＤゲート８４の第２の反転入力へ与えられいずれかのビットａｌｋ＋ｂｌｋが“１′であればＰｌｍ−１にであるビットＰ　６ｍ１−１ｋが与えられる。反転ビットＧ　Ｉ＋＋−＋１零はＡＮＤゲート８５の第２の反転入力へ与えられいずれかのビットａｌｋ＋ｂ　ｌｋが“ｌ”であればビットＧ　Ｉｓ−□が与えられる。第３１Ｂ図から明らかなように、各精度部内の各第１加算スライスＡＳＩに対してビットＰ１ｍｌｌｋおよびビットＧｌ、、−□はそれぞれ“ｌ”および０”である。
ビットＰ、およびＧ　ｅｍはリップルキャリーを実現する、すなわち加算器を高速とする、ために必要とされる。キャリーチェーンの入力に個別値があるという事実により、全ての精度群が並列計算される、すなわち全ての精度群に対して同時に計算される。加算からの最終桁上げＣ８はりップルキャリーの無い３２ゲート遅延に較べて４＋８のゲート遅延しかない。
８１に、ｂ　＋ｈビットは反転出力を育するＡＮＤゲート８８の入力にも与えられ、それは２つのＯＲゲート８６゜８７の各々の第１反転入力に接続されている。ＡＮＤゲート８３の出力はＣゆ、−０を出力するＯＲゲート８６の第２の入力にも接続されている。ＡＮＤゲート８５の出力はＧ　ａｗｌ−１ｋを出力するＯＲゲートの第２人力にも接続される。
非常に高速のキャリーチェーンを提供するために、ビットスライスがリップル発生の極性を反転させていて伝播ビットが反転しておれば遅延は一つとすることができる。したがって、このような場合には第２の精度群細は反転入力を存している（図示せず）。
第３１Ａ図の左側からお判りのように、最上位精度部ＧＯは他の部分とは幾分具っている。それは入力引数Ｂ　、ｂ−０を使用しない。それは群内で“０”であると考えられる。替りに、それは仮数部桁上げ入力Ｃ１５−ｍを存している。それは符号ビットへの桁上げ入力を発生するのに使用される。出力は指数部からのｃａｒｒｙ　ｏｕｔを示す特別な１ビツトを有している。Ｂ、、、−０が“０”、すなわち偽、と考えられる点を除けば正規のｃａｒｒｙ　ｏｕｔは正規の群のように発生される。
１ビット信号ｃｓ、、ｃｓ、、ｃｓ□は次のビットパターンを存することができる、整数を意味する（Ｃ５１゜ｃｓｔ　、Ｃｓｔ　）”　（偽、偽、偽）、ａおよびｂが正規コードを存することを意味する（　Ｃ５１＋　Ｃ５！＋　Ｃ５１）　＝（偽、偽、真）、ａが変更コードを有しｂが正規コードを存することを意味する（Ｃ５＋　、Ｃ５ｚ　、Ｃ５！　）＝（真、偽、偽）、ａが正規コードを有しｂが変更コードを存することを意味する（Ｃ５１、Ｃ５ｔ、Ｃ５ｓ　）＝（真、真、真）。
インフレメンタインフレメンタの構成は加算器の構成に非常に類似している。第３２図にインフレメンタ内の精度部の実施例を示す。インフレメンタは（図示せぬ）１人力ａ’Ｌかない。一方から他方へ転送されるジュネレータビットＧ、を持っていない点でインクレメントビットスライスＡＳＩ’〜ＡＳ４’は加算器ビットスライスとは異っている。スライスＡＳ４’からの反転出力Ｐ、と次に先行する部分からの反転桁上げＣＩ　ｍ　は２つの反転入力を有するＡＮＤゲート９０の２つの反転入力の各々へ与えられる。線上の第１部Ｇ７への“ｌ”であるｃａｒｒｙ　ｉｎ　Ｃｒ。
は増分を行うべきことを示している。ＡＮＤゲート９０の出力およびビットＢ　１ｍｂ−１４１は各ＯＲゲート９２の入力へ与えられ次の部分へ出力桁上げＣ０１、が与えられる。
インフレメンタの桁上げ出力は加算器と同様に与えられる。リップルキャリーチェーンＣ、、／Ｃ、、、は和が２以上であるかどうかを示す。リップルキャリーチェーンＰ、′は和が１以上であるかどうかを示す。
加算器としてのインフレメンタはＢｌｍｂ−１，１信号により制御されるｍａｎ　ｔ　１ｓｓａ−ｃａｒｒｙ−ｏｕ　ｔバスＣ１を有している。
制御ビットＣ１ｇもしくはＣ２ｇは表現が整数であるか浮動小数点値であるかを示している。制御ビットＣ１ｇ’ｉＣ２ｇは非使用時にｍａｎｔｉｓｓａ−ｃａｒｒｙ−ｏｕｔバスを規定値に設定する３ステートゲートを１ｌｌｌｌｌする（図示せず）。
デクレメンタもインフレメンタと同じ構成であるが、インフレメンタスライスＡＳＩ’〜ＡＳ４’に対応する、そのデクレメンタスライスへの反転入力ａ’４ｍ”を襄している。
セレクタオペランドユニット内のセレクタは一般的に送信ゲートのローにより構成される。セレクタは常に規定出力を有している。それは制御語リストおよび引数としての値入力を育している。１つを除いて全てがオフである。各入力の制御は相補信号である。全体セレクタはこのような要素のリストにより制御される。それらは規定ボートから入力を取り込むために異なる状態で制御される。基本的なセレクタピットスライスの実施例を第３３図に示す。セレクタＳ　ｌｅａ　＋　Ｓ　Ｉａｂ　＋　Ｓ　Ｉｎｃ　＋　Ｓ　ｌａｄへの各入力ボートの１つのビットはそれぞれ可制純スイッチＳ、。
Ｓｂ、Ｓ、、Ｓ、の入力に接続されている。各スイッチにはそれぞれ一対の制御線Ｓ　ｃａｒ　Ｓ　ｔｋｒ　Ｓ　ｃｃｒ　Ｓ　ｅｄが設けられている。。所属するスイッチへ入力を送信する制御対は情報“１．０”を有し、他は情報“０．１″を存している。
ニューメリックＡＬＵ内の大多数の回路は加算器について前記した原理に従って構成されており当業者ならばこれらの原理を使用して残りの回路を容易に構成できるものと思われる。したがって、個々の回路を詳細に説明する必要はないと思われる。
ニューメリックＡＬＵ制御回路２７の説明第２８図に示すニューメリックＡＬＵ制御回路２７は極めて複雑な構成のプールゲートアレイである。情報信号に関する制御信号の構成に関するアルゴリズムが全て提供されるコンピュータにより構成の計算か行われるため、実施例を示すことはできない。プールゲートアレイは本発明にしたがって全ニューメリックＡＬＵに対するチップマスクパターンを構成するようにされたコンピュータからチップマスクパターンとして直接与えられる。
制卸回路２７に対する入出力間の関係リストが整数乗算の場合について付録２に与えられている。
付録２は整数の乗算を実行する際のＡＬＵ駆動回路２７に対する入出力間の関係を示している。
付録はさまざまな“制御例′に分割されている。各制御例は１人力、すなわち１マイクロ命令、に対応している。
“マイクロ命令線”のタイトルの下に載っているＡＬＵ駆動回路２７の出力はバスＣｌ−Ｃ５の信号レベルである。バスＣＩ、Ｃ２，Ｃ３は小さいバスＣ１１゜Ｃｔｚ、Ｃｘｘ等へ分割される。したがって、タイトル“制御例１”の下に“状態、センス線−条件４”として記載されている入力により下方のタイトル“マイクロ命令線”の下に記載された出力が得られる。上方の条件１゜２および３に記載された入力により条件４と同じ出力が得られる。
各条件は同じ状態線上の信号レベル（０／１）のある組合せにより定義され、他の状態線は未定義値（Ｘ＝ｄｏｎ’ｔ　ｃａｒｅ）とすることができる。
Ｃ（Ｌ　１１ｍ１ｔ　ｌおよびＣＯ−１１ｍ１ｔ　２を除き、付録に記載された入力信号は全て第２８図でマークか付されている。
第２８図では、ＣＯ−Ｃ０−１ｉ　１信号は２つの成分Ｂ　ｅｏ−ｍａｘｉ、　Ｂ　Ｃ０−ｍ１ｍ１に分割されている。
Ｃ（Ｌ　１１ｍ１ｔ　２信号も２成分Ｂ　Ｃｏ−ｍ５！２．８　Ｃｏ−ｍｌ　ａｔに分割される。
出力Ａ、ア、ア、は回路２７への全入力の単なるコピーにすぎない。出力Ａ、ア、ア、はコントロールユニット６に接続される。
１次プロセッサもしくはいくつかのニューメリックＡＬＵ内部ユニットのコアセル内の主レジスタから命令ｏｐｅｒａｎｄ／ｍｕｌ−ｑｕｏｔｉｅｎｔもしくはｐｏｌｙｎｏｍｅとして値を与えることができる。バス上の残りのビット列の表現種別に関する情報は命令バス内の情報により与えたりコードフィールド内に与えることができる。
ボートリダクションプロセッサにはプロセッサに対してデータを入出力する１つもしくはいくつかのボートを設けることができる。各ボートはプロセッサが外部環境と通信を行うためのユニットである。好ましくは、ボートはオブジェクト記憶装置ｌ内の変換インターフェイス７に接続されている（第１図参照）。しかしながら、幾分修正を行ってデータ転送手段４に接続することもできる。好ましくは機能が同じでオブジェクト記憶セル１０（第２図参照）とコンパチブルな４つの記憶セルを含んでいるため、ボートはオブジェクト記憶装置の延長と考えることかてきる。ボートは単一化により入出力操作を行う。
内部動作オブジェクト記憶装置は各ボートにつき一つずつのプロセッサの内部動作を提供する。動作は時間構造の意味付けであり、閉包構造で表現することができる。時間構造は値の無端時間シーケンスにより構成されるプロセスの状態と考えられる。
外部動作ボートへの入力信号はプロセッサ外部のセンサやデバイスから、すなわち実世界環境内で、与えられる。ボートは到来信号をオブジェクト記憶フォーマットに適合されたデジタルフォーマット、すなわち閉包表現、へ変換する。この閉包表現はプロセッサの内部動作に匹敵する時間構造、すなわち動作、である。したがって、プロセッサの観点からこの時間構造は外部動作とみなすことができる。
ボートを介した入出力は両側に設けたプロセッサの単一化、すなわちプロセッサ内の内部動作および周囲の外部動作、により行われる。内部動作および外部動作は同様にモデル化され、それにより非常にニレガントな動作方法となりリアルタイム動作を行うのに極めて適したプロセッサとなる。
外部動作の例、すなわち時間シーケンス、を第３４図に示す。第３４図からお判りのように、サンプルされる信号のシーケンスは時間と共に変化することがある、すなわちサンプリング期間か異なることかある。ここでは、信号シーケンスは要素対リストとして提供されている。
各対には持続時間およびその時間中の信号品質が含まれている。信号品質にはｑｉのマークが付され持続時間にはｔｉのマークが付され、ｉは１〜６の数である。
インターフェイス好ましいインターフェイスは次の品質を持たなければならない。
１、　ある時間に信号が測定される。測定された信号は次の測定まで一定とみなされる。
２、　時間はボートにより決定される固定サイクルもしくは機械内のプログラムにより決定される固定サイクルもしくはプログラムや外部クロック信号により決定されるある間隔で与えられる。
３、測定された信号はデジタル形式で機械へ与えられる。
４、　デジタル化された信号はプール式であるかもしくは整数あるいは浮動小数点値を示すことができるデジタル形式へコード化される。
本発明によるプロセッサは従来のプロセッサのように値の挿入や出力は行わない。本発明のプロセッサでは、ボートはプロセッサ内のプログラムとプロセッサ周辺間のインターフェイスとみなされる。プログラムは活性オブジェクト記憶装置に記憶され内部動作を生成する。
プログラムの実行はプロセッサ内のプログラムと周辺とが共にインターフェイスにおいてイベントの同じリアルタイム経過を見ることに基いている。
プロセッサに対する入出力は単一化により行われる。
これは持続時間および各期間内の値がボートの両側で同じとされることを意味する。
プログラムは例えば全ての可能値を指示する＄等の特定記号を使用して特定持続時間を指定したり未指定持続時間を残すことができる。
正しいプログラムは単一化操作後に残される択一的動作の一方だけを存することができ、この動作は問題とするボートの動作と一致しなければならない。択一的内部動作のいずれも問題とするボートにおける実世界環境に対応しない場合には、単一化操作の結果としてｎｏｔｈｉｎｇが与えられ、それは矛盾を表わすためプログラミングエラーとみなされる。単一化操作後に２つ以上の択一的動作が残っている場合もプログラミングエラーとみなされる。
入出力間隔はプログラム内でｄｕｒｉｎｇｔ　ｖの形式で記述され、ｔは持続時間でありＶは信号品質である。
内部動作により信号品質とも呼ばれる特定信号値が指定されると、この特定信号値は周辺へ出力される。内部動作により未指定信号値が残されると、周辺から特定信号値が入力される。
内部動作によりある間隔内の特定持続時間が指定されると周辺により任意長の持続時間が承認される。内部動作により未指定持続時間か残されると、周辺により持続時間か決定される。
ボートの実施例入力および／もしくは出力ボートの実施例を第３５図に示す。ボートはバス構成りＵにより変換インターフェイス７に接続されている。ボートはそれが接続される１次プロセッサの中実装置６に接続され、それにより制御される。ボートにはそれを指示する識別子レジスタＰ　ＩＤが含まれている。レジスタＰＩＤに記憶された識別子はオブジェクト記憶装置内の識別子として使用することができる、すなわちボートをオブジェクト記憶装置内のセル閉包へ連係するのに使用することができる。この識別子はプロセッサの内部でしか使用されない。ボートにはレジスタＰ　＋ｏと同様に使用できる識別子レジスタＣＥＩＤも含まれている。ボートには各々がオブジェクト記憶装置内の記憶セルのように作用するいくつかの記憶セルＣＥ　ＤＬｌｐ　ＣＥ　ＬＡａＴ＋　ＣＥ　ｎｚｘｔも含まれている。
各記憶セルは例えば、ｄｕｒｉｎｇ、持続時間、および信号品質等の少くとも３つの閉包要素を記憶する少くとも３つの記憶フィールドを有する閉包を記憶することができる。
少くとも後の２つの閉包要素は値／呼出し塁の記憶フィールドに記憶することができる。ｄｕｒｉｎｇ式をＴＹＰＥフィールドに与えることができる。ボートは常にｄｕｒｉｎｇ動作を行うためこのＴＹＰＥフィールドは省くことができる。
しかしながら、第３５図の実施例ではｄｕｒｉｎｇは所定の関数名（ｄｕｒｉｎｇコード）と共に型フィールド内に配置されたａｐｐｌｙ（’　＠　）型の形式とされる。’ａｐｐｔｙ型に属する（＋−＊／）等の全ての関数名に関して、関数名はボート記憶セル内の第１の値／呼出しフィールドに記憶される。ｄｕｒｉｎｇコードは関数定義を指示する識別子とすることかでき、オブジェクト記憶装置に記憶される。
値／呼出しフィールドには識別子ｉｄも記憶することができる。この識別子によりボート構造がオブジェクト記憶装置内のｄｕｒｉｎｇ構造と連係される。
識別子を含むフィールドが必要ない場合には、実際には３つの値／呼出しフィールドだけでよい。しかしながら、ボートレジスタをプロセッサ内の他の記憶セルとコンパチブルにするためにｕｎｕｓｅｄとマークした第４の値／呼出しフィールドに設けることができる。しかしながら、ＶＡＬＵＥ　ｌＮ１０ＵＴ用の特別なデバイスを第４の値／呼出しレジスタに接続することもできる。これにより一部の値、すなわち持続時間および２種の信号品質、に対するボートとされる。
したがって。ボート内の各記憶セルは属性フィールドも有している。記憶セルＣＥ、ｕ、ＣＥ−、ア＋ＣＥｓｘｘアはバスＷ＠＋　＊　Ｗｚ＋　ＷｖＩｐ　ＷｖＩｐ　ｖｌｌｌ　ＷｖＩｐ　ＷｖＩｐＷ、と相互接続することができ、各バスは例えば３８線を有し各レジスタ内のビットセルにビットワイズに接続されている。インデクス■はレジスタのｄｕｒｉｎｇコードフィールドに接続可能なバスを指示し、インデクスＴはレジスタの持続時間値／呼出しフィールドに接続可能なバスを指示し、インデクスＶはレジスタの信号品質値／呼出しフィールドに接続可能なバスを指示し、インデクスＥはレジスタの特別値／呼出しフィールドに接続可能なバスを指示する。インデクス２は周辺に向って接続されたバスを指示し、インデクス１は変換インターフェイス７に接続されたバスを指示する。
ボート実施例の記憶セルは次の先行閉包、実閉包、次の閉包、および将来閉包の識別子を記憶する。記憶セルは規定場所を存することができその全内容を互いに転送することができる。レジスタ内の各レジスタセルの適切な構造はコアセル２内のレジスタセルと同じ構造とすることができる（第１Ｏ図参照）。
しかしながら、最初に述べた３つのセルをその名前を変えることにより互いに場所の変換ができるように配置することもでき、それは中央コントロールユニット６からの制御により行われる。
同業者ならばコアセルの説明に関して説明した原理を使用して容易に実施できると思われるので、記憶セル間の厳密な配線については詳示しない。コントロールユニット６からの制御については記憶セル間の略示した接続の右へ略示しであるか、コアセルレジスタの場合のようにレジスタセル内の各スイッチへ自然に描かれている。
ボートには異なる数の記憶セル、例えば１個の記憶セル、を設けることができる。
時間カウンタおよび時間コンパレータートは時間カウンタＴ　ｃｏｕｓｔを含んでいる。それは中央コントロールユニット６からのタロツク信号ＣＬＯＣＫ、により制御されて時間を測定する。それは外部リセット信号もしくはコントロールユニット６からのリセット信号によりリセットすることができる。時間カウンタＴ　Ｃ０ＩＩＮアは第１のセレクタＳＥＬ、に接続され、それは中央コントロールユニット６により制御されて時間カウンタＴ　Ｃ０ＬＩＮＴからの出力を記憶セル内の時間記憶フィールドに接続可能なバスＷＴ２に直接接続するかもしくはンパレータＴ　ｅｏｌＩＰの出力は外部時間出力である。時間コンパレータの出力はコントロールユニット６にも転送される。
ボートには外部時間出力ボートビンＶＡＬＵＥ　ｌＮ１０ＵＴも含まれる。それは出力信号用コンバータＣ０ＮＶｏｕＴ、例えばデジタル／アナログコンバータに接続されている。それはまた入力信号用コンバータＣ０ＮＶ、、、例えば入力信号のサンプリングを処理するアナログ／デジタルコンバータにも接続されている。サンプリング時間は時間コンバータＴ　ＣＯＭＦの出力もしくは時間カウンタＴ　ｃｏい、へのリセット信号により与えることかできる。記憶セルＣＥ、、、ＣＥ、Ａ、ア、　ＣＥＩＩＥｘｙの信号品質レジスタに制御可能に接続可能なバスＷＶ２に接続されたセレクタ５ＥＬｔは、中央コントロールユニット６からの制御により、信号品質をボートに送るべきかボートから取り出すべきかを選定する。コントロールユニット６は最初に周辺に接続されるレジスタを含む記憶セル内のレジスタの内容を読み取ってそれに特定記号＄が含まれるかどうかを調べるｇ含まれておれば、周辺からの入力が実施される。特定値が見つかった場合には、周辺への出力か実施される。次に、コントロールユニット６はそれに従ってレジスタに接続されたボートセレクタを制御する。
より複雑なボートを作ることもできる。例えばＶＡＬＵＥ　ｌＮ１０ＵＴの信号品質はセレクタＳＥＬ、とバスＷｖｔ間に接続された信号コンバータＳＣに記憶された公式により変換することができる。変換関数は各々が異なるクラスの信号品質信号値に対するいくつかの積分とすることができる。
信号品質の出力送出された情報は記憶セルＣＥＤｕに与えられる。したがって、セルは次の情報を育し、ｄｕｒｊｎｇ　ｔ　ｖここにｔは持続時間でありＶは信号品質である。このレジスタ内の信号品質は公知であり送出しなければならない。信号品質は記憶セル内の信号品質レジスタから取り出され、駆動段として作動するセレクタＳＥＬ、およびコンバータＣ０ＮＶ、ｕアヘ送出される。
信号品質の入力記憶セルＣＥＤｕ内の情報はｄｕｒｉｎｇ　ｔ　＄であり、ここにｔは持続時間であり＄は可能な信号品質のいずれかを表わす、すなわちこの式は与えられる任意の信号品質と単一化される。したがって、このレジスタ内の信号品質は未知でありレジスタは信号品質を受信するように準備される。信号品質はボート信号品質入出力から取り出され、Ａ／ＤコンバータＣ０ＮＶ、、によりデジタル化され、記憶セルＣＥＤｕの信号品質レジスタへ送られる。
プロセッサプログラムにより持続時間が設定される。
記憶セルＣＥ、、内の情報はｄｕｒｉｎｇ　ｔ　Ｖであり、ここにｔは持続時間でありＶは信号品質である。
したがって、持続時間は公知である。時間カウンタＴ　Ｃｏいアは持続時間の初めに中央コントロールユニット６によりリセットされる。カウンタＴｃｏｕＮア内で断続的にステップアップされた時間は時間カウンタＴ。ＯＭＦにより記憶セルＣＥＤｌｌ内の時間レジスタ内の時間と比較される。これらの時間が同じとなる時に持続時間が終了する。
この持続時間中に記憶セルＣＥＬＡａＴは空とされており記憶セルＣＥＮＥＫ？は充填されている。次の期間への遷移時に記憶セルＣＥＩ、Ｕの内容は記憶セルＣＥＬＡ、Ｔへ移され、記憶セルＣＥ□０内の信号品質は記憶セルｃＥＤｕへ移きれる。
周辺により持続時間が設定される。
記憶セルＣＥ、、内の情報はｄｕｒｉｎｇ　＄　ｖであり、ここにＶは信号品質であり＄は可能な全ての拐続時間のいずれかを表わす、すなわちこの式は与えらゎる任意の持続時間と単一化される。したがって、持続時間は未知であり周辺によりそれが決定される。時間カウンタＴｃｏ１．ＩＮＴは持続時間の初めに外部ｆｉ１ｍによりリセットされる。時間カウンタＴ　ｅｏｕＮＴ内で断続的にステップアップされた時間は記憶セルＣＥＤ、の時間レジスタへ送られる。周辺から次の外部リセットが与えられると持続時間が終る。
したがって、外部リセット信号によりセレクタＳＥＬ、は時間カウンタとの持続を直接もしくは時間カウンタからのＯ信号により断つように割面される。
この持続時間中に、記憶セルＣＥＬＡ８丁は空とされており記憶セルＣＥＮ□１は充填されている。次の期間への遷移時に、記憶セルＣＥ、、の内容は記憶セルｃＥＬＡｊアヘ移され、記憶セルＣＥ　、、、アの内容は記憶セルｃＥＩ、ｌ、へ移さボートの動作を示すために小さな例を示す。例えばＩ７の値の一つおきの決定された信号品質と例えば１秒の決定された全持続時間を有する第１のシーケンスおよびさ　例えば１．　２．　３．　４等の全ての決定された信号品質を育し持続時間が決定されていない第２のシーケンスの異なる２つのシーケンスの一方を検出したいものとする。
使用するボートはｐｏｒｔ、と呼ばれる。閉包表現は次のよ寺１　ここに、“１ｌｌｔ６ｒｌｌａｌ　ｂｅｈａｖｉｏｕｒ”は全ての代替シーケン寺　ス、すなわち次のような種類の大きなデータ構造、シ　長二Ｉｔ　（ｓｅｑ　（ｄｕｒｉｎｇ（Ｉｓ　１７）　ｄｕｒｉｎｇ（ｆｓ　＄）　ｄｕｒｉｎｇ（Ｉｓｙ　１７）・・・）ｆ　（ｓｅｑ　（ｄｕｒｉｎｇ　（＄　１　）　ｄｕｒｉｎｇ　（＄　２　）　ｄｕｒｉｎｇを入力信号シーケンスを前記構造と単一化できる場合に１　は入力は受け入れられ適切なアクションがとられる。受は入れられるシーケンスの一例はｌ：１ｓ　１７）　（ＩＳ　０）（Ｉｓ　１７）（Ｉｓ　９９）（ｉｓ　１７））４　であり、それは前記内部動作の第１シーケンスと単一化できるシーケンスである。受は入れられるもう１つのシーケ：ｚス４！（２Ｓ　Ｉ）（４Ｓ　２）（Ｉｓ　３））であり、それは内部動作の第２シーケンスと単一化される。
受は入れられないシーケンスの例は（Ｉｓ　２）・・・）であり、それは例えば２等の信号品質は内部動作の２つのシーケンスに与えられる信号品質と単一化できないためである。
外部世界との通信信号か定義されているかどうかもしくは内部値が定義されているかどうか（＄値を有しているか）に応じてプロセッサに対して値を送受するようにボートを構成する工夫はプロセッサを前記単純な入力ボートおよび出力ポートシステムに限定しないことである。したがって、プロセッサに対してボートの書込みおよび読出しを交互に行うプログラムを書くことができる。−例は次のようなプログラムであり、ｕｎｉｆｙ　（ｐｏｒｔ　’１ｎｔｅｒｎａｌ　ｂｅｈａｖｉｏｕｒ”　）次のような内部動作を有している。
ａｌｔ　（ｓｅｑ　（ｄｕｒｉｎｇ　ｆｓ　１）　Ｃｄｕｒｉｎｇ　Ｉｓ　１）　（ｄｕｒｉｎｇ（ＩＳ２）　（ｄｕｒｉｎｇ　Ｉｓ　４）（ｓｅｑ　（ｄｕｒｉｎｇ　Ｉｓ　１）　（ｄｕｒｉｎｇ　Ｉｓ　１）　（ｄｕｒｉｎｇ（ＩＳ３）　（ｄｕｒｉｎｇ　Ｉｓ　９）（ｓｅｑ　（ｄｕｒｉｎｇ　Ｉｓ　２）　（ｄｕｒｉｎｇ　Ｉｓ　４）　（ｄｕｒｉｎｇ（Ｉｓｌ）　（ｄｕｒｉｎｇ　Ｉｓ　１）（ｓｅｑ　（ｄｕｒｉｎｇ　Ｉｓ　３）　（ｄｕｒｉｎｇ　Ｉｓ　９）　（ｄｕｒｉｎｇ（ＩＳ２）　（ｄｕｒｉｎｇ　Ｉｓ　４）等すなわち（ｓｅｑ　（ｄｕｒｉｎｇ　１ｎｐｕｔ）　（ｄｕｒｉｎｇ　ｏｕｔｐｕｔ）　（ｄｕｒｉｎｇｉｎｐｕｔ）　（ｄｕｒｉｎｇ　ｏｕｔｐｕｔ）この内部動作において、周辺が値を与えプロセッサは次の期間中にその２乗を送出して返答する。この方法によりデータを簡単に流す方法が完全に制卸される。
入力値か単一化されない、すなわちプロセッサ内の対応する値と同じにできない、とすぐに結果はｎｏｔｈｉｎｇとなる。これはａｌｔ操作まで伝播されａｌｔ工式から全ての技が削除される。
前記内部動作表現は入力シーケンスと同じ長さである。
関数語の全べきを使用して内部動作を表わすより短く極端な方法の断片を次に示し、ｓｅｑ　（ｄｕｒｉｎｇ　Ｉｓ　Ｘ）ｄｕｒｉｎｇ　（Ｉｓ　ａｐｐｌｙ　（（ｌａｍｂｄａ（ａｒｇ）（”ａｒｇ　ａｒｇ））Ｘ）））ここに、ｄｕｒｉｎｇ　（Ｉｓ　Ｘ）は信号品質Ｘの入力を処理しｌａｍｂｄａ式を含む他方のｄｕｒｉｎｇ−ｓｔｒｕｃｔｕｒｅが２乗入力値の出力を処理する。したがって、前記構造は再帰により２つ以上の入出力対を処理できるより一般的な構造の一部とすることができる。ここでｌａｍｂｄａ式は２乗関数の定義に使用される。
Ｈボート前記入出力ボートの説明はａｕｒｉｎｇ−ｓｔｒｕｃｔｕｒｅ以外のデータ構造の入出力を処理できるように一般化することができる。この場合、持続時間および信号品質を単一化することにより内部動作と外部動作を単一化する替りに、ビットパターンの単一化を実施することができる。到来信号はデジタルとすることができる。さらに、到来信号はデータ構造もしくはＨ言語プログラム等のプログラム構造を表わすことができる。例えば、ボートの記憶セル内の記憶セルフイールドはボートの入力のビットパターンと単一化することができる。
例：内部構造ａｐｐｌｙ（Ｘ　Ｉ　Ｘ　２　）を入力のビットパターンと単一化させて単一化された最終内部構造が第８Ａ図および第８Ｂ図に示す構造であるａｐｐｌｙ（＋　１ｉｓｔ（１２））を読み取るようにすることかできる。ここに、ＸＩおよびＸ２は“任意ビットパターン”を表わす。Ｘｌは“＋”に対する命令フードを表わすビットパターンと単一化されＸ２は“１ｉｓｔ（１２）”を表わすビットパターンと単一化される。
Ｈ言語コードを受け入れるＨボートを介して、オブジェクト記憶装置へプログラムをロードすることができる。
Ｈボートはプロセッサ間で使用することもでき、それによりプログラムもしくはデータもしくは両方を転送できるようにすることができる。転送されたプログラムコードは最初にデータとしてマークして即時実行を防止することができる。
１次リダクションプロセッサ（ＦＯＲ）要約すると、リダクションプロセッサは特定の非シーケンシャルな構造を有するプログラムにより制御され、さまざまな種類のツリー構造リダクションを含むいくつかのりダクションステップで前記構造を簡約化する。１次プロセッサのオブジェクト記憶袋ｆｌｌは各々が情報を記憶できる複数個の記憶セルｌＯを含み、それによりリダクションを開始することができる。通信ネット、メモリバス構成が中央コントロールユニット６により制御される閉包ヘッドと共に各リダクション結果を全ての記憶セルへ通信する。
通信ネットは制御線およびデータ線を有するバス構成であり、全ての線が前記各記憶セルに接続されている。
中央コントロールユニット６は全ての記憶セルに対して共通である。どのリダクションを実施ししたがってどの制御語を発生すべきかの情報を中央コントロールユニット６へ与えるのは記憶セルｌＯ内の情報である。好ましくは中央コントロールユニット６はプールゲートアレイであるため、記憶セル内の情報はその制御回路内の多くの制御点へ与えられるハイおよびロー電圧からなる複雑な出力を与える複雑な構成内のＡＮＤおよびＯＲゲートの入力へ与えられるハイおよびロー電圧形式とされる。
したがって、オブジェクト記憶装置およびコアセル内の各記憶セルがりダクション操作を実施するのに必要な全ての情報を記憶することができる。リダクシコン情報には他のいくつかの記憶セルに対する参照を含めることもできる。実行が完了すると、すなわちできる限り構造が簡約化されると、結果は標準（ｃａｎｏｎｉｃ）式となる。標準式が１個の記憶セル内に記憶できるものよりも大きいと、残りの式か記憶されている他の記憶セルが参照される。実施例に対する一例は５要素を有するリストであり、オブジェクト記憶装置ｔに記憶するには２個の記憶セルを必要とする。
コアセルはあらゆる種類のりダクションを実施することができる。コアセル数はｌには限定されず、実施例には示されていないが数個のコアセルを設けることができる。オブジェクト記憶装置内の記憶セルは数種のりダクションの限定部しか実施できない。
完全な閉包ツリー形状の完全構造もしくは閉包フリーの部分形状の部分構造と並列に作動する数個のコアセルを設けることができる。いくつかのりダクション結果はりダクション順序とは無関係であるため、重畳する文脈内でさまざまなコアセルを作動させることができる。一般的に、データの完全性を保証するのに特別なことを行う必要はなく、本発明のりダクションプロセッサの作動により自動的に保証される。例えば、２つのコアセルにより２つの同じ閉包ツリ一部が簡約化される場合には１通信ネットはオブジェクト記憶セルの中から選択されたセルから通信ネットにより選定されるセルの１つへ、また選定セルから通信セルにより選定される１つもしくはいくつかのオブジェクト記憶装置へも情報を送信するようにされている。
通信ネットは受信機の内容を送信機の内容と置換することによりコアセルと任意の記憶セル間で転送動作を行う。関連セルの内容をスワップすることにより２方向転送が行われる。記憶セルに記憶される各セルはツリー構造の位置、識別子、環境および他の記憶セルへの値や呼出しのツリーの実行可能性の外延（ｄｅｎｏｔａｔｉｏｎ）を含んでいる。
多階層閉包に含まれる値ツリーには葉要素すなわち終端要素と合成要素が含まれ、各合成要素は値の型とリストを含んでいる。閉包内の実行可能性の外延は少くとも２状態を存し、１つはアイドル状態でありもう１つは実行状態である。閉包内の位置の外延は少くとも２状態を育し、１つは節点位置でありもう１つは根位置である。
少くともいくつかの閉包外延は異なる状態で表現され、各状態は２進コードを表わす数ビットにより構成される。
セル閉包内の各値／呼出し要素はタグ語および真もしくは偽である数ビットにより構成されるビットパターンであるｎｕｍ語により構成される。タグは間接クラスと直接クラスへ分割される。ｎｕＩｎ語は例えば整数もしくは浮動小数点値とすることができる。整数は全ての値が表現可能な最低値から最高値まで一連の数で表現され、各般が数ビツト値を含みＯは最上位ビットが２進真値を有し残りのビットが２進偽値を有する２進数として一連の数の中間に表現される。表現とも呼ばれる２進化フオーマツトで要素内に記憶される。浮動小数点数は符号、指数部符号およびコードフィールド、指数部フィールドおよび仮数部フィールドを含み、前記符号、指数部符号およびコードフィールドは前記指数部フィールドと前記仮数部フィールドとの間の分割位置に表示を有し、指数部および仮数部が可変長を有するように２進化された、表現とも呼ばれる、フォーマットで要素内に記憶される。
したがって、本奪明によるプロセッサは前記数値を稠密表現、すなわち値のコード化された各表現が１つの解釈値だけに対応する、とするコーディングを使用する。
第１種のコーディングは整数表現を表わす２進語に使用される。第２種のコーディングは浮動小数点表現を表わす２進語に使用される。コーディングの後で浮動小数点表現は整数表現と同順で与えられる。浮動小数点値の仮数部に対する紐フィールドの前に仮想“ｌ”、すなわち物理的に表現にはない“Ｉ”、を含めることにより稠密表現が得られる。数値表現は各々が所定数のビットと、表現が浮動小数点値を表わす場合の、２つの精度群間の表現の指数部と仮数部間の分割を有する、精度群とも呼ばれるビット群へ分割される。
２次リダクションプロセッサ（ＳｏＰ）第３６図に示すように、いくつかの１次プロセッサＦＯＰ　１−ＦＯＰＮをネットワークＮＥＴにより互いに接続することができ、接合された１次プロセッサは２次リダクションプロセッサを表わす。
ネットワークＮＥＴへの接続は各１次プロセッサＦＯＰ＋、ｉは１〜Ｎの整数、内の第１図に手段４として示すデータ転送手段として提供することができる。第１図のデータ転送手段は一列のレジスタＲＩｄ＋　Ｒｓｓｖ　＋Ｒｖｅ＋　Ｒｖ＊＋　Ｒｖｓを含んでいる。各ネットワークレジスタはその指標で示す垂直バス線に接続されている。ネットワークレジスタは並列に実行するように接続されたコアセルを含むオブジェクト記憶装置がいくつかある場合に使用される。これら全てのオブジェクト記憶装置に対する通信はネットワークレジスタを介して行われる。
理論上、１次リダクションプロセッサは全てシステムの全域である同じ情報Ｍを共存している。全ての１次リダクションプロセッサの合併（ｕｎｉｏｎ）はシステム領域Ｍに等しくする必要がある。しかしながら各１次プロセッサがそれ自身のオブジェクト記憶装置に記憶された情報を処理している。これは２つ以上のプロセッサで１つの閉包が見つかることを意味する。各プロセッサはどの１次プロセッサに閉包が記憶されるかを追跡し続けることができる。いくつかのオブジェクト記憶装置で見つかる１つの閉包は同じであり、これはりダクシミン機構により保証される。
閉包ネットは閉包およびその父を含んでいる。プロセッサ間で閉包を移動させることにより閉包ネットを移動させることができる。しかしながら、通信を最少限とするには１つもしくは２〜３のプロセッサ内に意味的に関連する閉包を集めることが望ましい。通信プロトコルはプロセッサ間で他に通信要求が無い時間中に閉包の移動を行うようなものとされる。さまざまなプロセッサで閉包ツリーを並列に簡約化することができる。これらの動作に同期化は必要ない。したがって、閉包ツリ一部のリダクションはさまざまな時間に実施することかできる。
実行時に無関係にリダクション結果が同じであるためエラーは生じない。
当然、他のプロセッサ内に同じコピーを有する閉包のリダクションが並列プロセッサＦＯＰ　１−ＦＯＰＨの１つだけのＦＯＰＩ（１は１〜Ｎの整数）で行われることがあり、プロセッサ資源を浪費しないようにリダクション結果はできるだけ早くネットワークＮＥＴに接続された他の全てのプロセッサへ配分される。しかしながら、通常はさまざまな１次プロセッサで並列リダクションを実施することがより適切で時間経済的である。例えば、接続されたいくつかの１次プロセッサによりネットワークＮＥＴを一時的に占育しその間に並列リダクションが行われる。
実際に設けられるネットワークＮＥＴは発明の一部とはみなされず詳細説明は行わない。しかしながら、次にさまざまな種類のネットワークについて説明を行う。さまざまな種類のルーティングおよび接続戦略を使用できる多（の種類の通信ネットワークがある。ネットワークＮＥＴはシングルもしくはダブルリンクを有するリングネットワーク、スターネットワーク、完全接続ネットワーク等とすることができる。
１次プロセッサＦＯＰ　１−ＦＯＰＨ間の配線が大きくなり過ぎないようにするために、その間のデータ転送はシリアルバスを介してシリアルに行うことができる。好ましくは、データ転送は分散制御により行われる。したがって、以降ＦＯＰと呼ぶ１次プロセッサの全部を制御する中央制御装置が使用されるのではない。１つのＦＯＰか特定バスＤＥＭを介したネットワークＮＥＴへのアクセスを要求しており他のＦＯＰ、は受信位置にある。しかしながら、アクセス要求信号の転送は独立バス以外の方法で行うことができ、例えば我々の特許出願第号に記載されたバス構成を介して転送されるアイドリング信号が使用される。１次プロセッサ間のデータはＦＯＰ内でリグクシ３ン動作が行われる間に転送してＦＯＰ内の転送手段内のレジスタに記憶することができる。シリアルデータ転送により、データ転送手段内のレジスタセルはＦＯＰの中央コントロールユニットにより逐次ｆ／１１理される。
ＦＯＰ間の同期化は各ＦＯＰ内で互いにクロック信０号を同期化させて行われる。このような同期化は従来技術で広く行われており、これ以上の説明は行わない。
しかしながら、（図示せず）２次中央コントロールユニットを設けてＦＯＰ、間の通信を制御することができる。このコントロールユニットは全ての１次プロセッサ内のセントラルコントロールユニットと通信を行うプールゲートアレイとすることができる。しかしながら、このような２次コントロールユニットを持つことは好ましいことではない。
ＦＯＰ、間のデータ転送は任意とすることができる本発明による非常に一般的な２次リダクションプロセッサを第３６図に示す。
２次すダクシ３ンプロセッサ（ＳＯＰ）の−例ＦＯＰ、間の分散データ転送ｔｉｘｍに特に適した第３７図に示す２次プロセッサの特定例において、いくつかのＦＯＰ−、ＦＯＰ’　＋、＋　−ＦＯＰ’　Ｍ、−、を方形フィールドへ接合することができる。前記方形フィールド内の各ＦＯＰは方形フィールド内の各近傍１次リダクションプロセッサへ行くデータ転送チャネルＣＡＮを含んでいる。第３７Ｂ図に示すように、各転送チャネルＣＡＮおよびＦＯＰに接続された各ボートに対して別々のデータ転送手段ＤＴＦＩ−ＤＴＦ４を設けることができる。これにより、ＦＯＰからいくつかの他のＦＯＰ、へ同時ニデータを転送することができる。
第３７Ａ図に示すような構造では、各ＦＯＰは好ましくはそれぞれ別のチャネルを介してせいぜい４つの近傍ＦＯＰ、と通信しているにすぎない。互いに通信を行う各対のデータ転送手段間には簡単なコントロールバスしか必要とせず、それには通信要求時にフラグがセットされてそのデータ転送手段ＤＴＰ、に転送データを受信する準備のできている他方のＦＯＰが設定される。
閉包ネットおよびＦＯＰ領域閉包はさまざまなＦＯＰ、へ割り付けられる。前記したように、セル閉包は機械識別子、例えば＃５により指示される。セル閉包はそれを他のセル閉包と連係させる間接要素、識別子を含むことができる。全ての閉包はある閉包に関連する識別子を含みこのある閉包が閉包ネットを形成する、すなわちそれは閉包とその父を含んでいる。閉包ネットはＦＯＰ、の定義領域に配置される。代表的に領域は第３７Ａ図において連続線で包囲された領域ＲＥＧのような方形ＦＯＰ、である。したがって、この領域には識別子＃５を有する全ての閉包が含まれる。
しかしながら、識別子要素＃５を有する閉包が連係されている識別子＃５を有するセル閉包はＦＯＰ、内の識別子＃５領域の外側に設けられた＃２および＃９等の識別子要素を含むことができる。領域については第３７Ｃ図に関してさらに後記する。
領域を存する１つの理由は連想探索および置換を制約できる、すなわち簡約化された閉包の父の更新を実施するのにＦＯＰ、の全でのオブジェクト記憶装置の中の２〜３個だけを提案すればよい一領域内のＦＯＰ、に属するオブジェクト記憶装置だけを探索すればよいように制約されるためである。
外部世界との通信２次プロセッサに対してデータの入出力を行ういくつかのボーｔ−ＰＯＲＴが好ましくはＦＯＰ、の方形フィールドの少くとも１つの縁に沿って設けられている。各ボートはプロセッサの外部環境との通信を行うユニットである。使用するボートは前記したような単一化により入出力操作を行うようなものとすることができる。
Ｈ言語コードを受け入れるもう１つのボート、Ｈボート、を介してＦＯＰ、内のオブジェクト記憶装置へプログラムをロードすることができる。Ｈボートはプロセッサ間で使用することもでき、それによりプロセッサ間でプログラムやデータもしくはその両方を転送することができる。
ＡＳＣＩＩテキストの入力に対するもう一種のボートを設けることもでき、それにより本発明のりダクションプロセッサはＡＳＣＩＩテキストを送受信できるデバイス、例えば従来のコンピュータ、と通信することができる。この種のボートは本発明の一部ではないため詳細説明は行わない。
ソフトおよびバードリングバードリングは“ハードワイヤド”通信バス、すなわちハードウェアで確立されたパスである。ソフトリングは“ソフトワイヤド１通信バス、すなわち抽象レベルで確立されたパスであり時間と共に変化する。当然、ソフトリングは実際の計算ではハードウェアを使用する。例えば識別子＃５を有するような特定閉包ネットを含む各プロセッサを包含するパスはソフトリングと呼ばれる。
閉包ネットに対する各領域は全プロセッサの部分集合である。閉包ネット、すなわち閉包とその父、はその領域内で見つかる。目標はプロセッサ間の通信量を制限するために各閉包ネットに対する領域をできるだけ小さくすることである。
抽出ソフトリング第３７Ｄ図に小さな水平線でマークしたオブジェクト記憶装置内のさまざまな場所に記憶された閉包識別子ＩＤ、、、を存する第３７Ａ図のいくつかのＦＯＰ、により第３７Ｄ図に示すように領域を構成することができる。
この閉包を置換する場合には、識別子ＩＤ、、、を存するＦＯＰ、を含むソフトリングＷＷＷ、を介してこの閉包識別子（父）を存する全てのＦＯＰ、を更新しなければならない。ソフトリングＷＷＷ、のサイズは実現に依存する。第３７Ｄ図に示す実施例では、実際の閉包ネットを含むＦＯＰ、を接続するソフトリングは蛇行している。
正確なソフトリングはさまざまな閉包ネットに対して異閉包ネットとそのソフトリングが同じＦＯＰをカバーする前記正確なソフトリングの代替策は包含する閉包ネットと厳密に対応する必要のないＦＯＰを含むソフトリングを有することである。また、ソフトリングは領域内の各ＦＯＰを含むことができる。第３７Ｅ図に領域を示し、それは識別子ＩＤ、、、により形成される閉包の領域内の各ＦＯＰに対して更新メツセージが送られる。すなわちソフトリングＷＷＷ、は領域内に各ＦＯＰを含んでいることを示している。正確なソフトリング（ＷＷＷ、）を使用する場合よりもブックキーピング（オーバーヘッド）量が少いため領域ソフトリング（ＷＷＷ！　）は好ましい。特定領域に対する領域ソフトリングは領域内の各閉包ネットに対して同じである。
領域ネットワークの基本形式はリングとバスである。
リングはループに１回値を送ることができる。このような操作中にバスと同じセマンティックが１サイクル実施される。
リングを介して、閉包のいくつかのりダクションを同時に送出することかできる。メツセージはリングを１ラウンド通過すると捨てられる。
２次リダクションプロセッサの第２の実施例第３８図に示す第２の実施例では、いくつかのＦＯＰが階層ネットワークとして接続されており、各ネットワークはバスＮＥＴ、〜ＮＥＴ、である。第３７Ａ図の実施例との主な違いは第３７Ａ図では１つのＦＯＰがデータ転送チャネルを介して最大４つまでの他のＦＯＰと接続されているが、第３８図ではいくつかのＦＯＰ、をバス通信構成を介して互いに接続することができる。しかしながら２つ以上が他の１つもしくはいくつかに対してデータ転送を要求している場合にはＦＯＦ間に優先順位を設定するために各バスに（図示せぬ）簡単な優先順位デコーダを設けることにより分散制御を行うことかできる。この優先順位デコーダは第２図および第３＠の優先順位デコーダ１１である第２１Ａ図および第２１Ｂ図に示すものと同じ構成とすることができる。
ｉつのＦＯＰでリダクションが行われると、簡約化さト　れた閉包の父を更新する必要かある。リダクションを行ったＦＯＰは問題とする閉包ネットの領域に属するバス、すなわちバスＮＥＴＩ〜ＮＥＴ、の部分集合、に更新メ謝　ツセージを出す。この更新メツセージを存するバスに接５　続された全てのＦＯＰは閉包の一部を含むかどうかを調べ、含んでおればその部分が更新／書換えされる。バスｌ　にリダクションが出されるとローカルＦＯＰでは単一化として表示される。いくつかのＦＯＰが同時にリダクションを行うため通信プロトコルに従って更新メツセージを多重化することかできる。結果はりダクション順序とは無関係であるためバス通信順序は必要ではない。一時に１本のバスだけが送信ＦＯＰを存することを保証するために従来技術において一般的な通信プロトコルを使用することができる。
ポートＰＯＲＴ＊　、ＰＯＲＴ＊＋、ＰＯＲＴ＊ｔはバス間のそれぞれ選定ＮＥＴ、、ＮＥＴ、に接続することができる。図示するように、いくつかのポートを同じバスＰ　ＯＲＴ　ｓｒ、Ｐ　ＯＲＴ　＊＊に接続することかできる。
２次リダクションプロセッサの第３の実施例第３９図に示す第３の実施例に従って、いくつかのＦＯＦ　ＦＯＰ’がネットワークの階層として接続されており、各ネットワークはハードリングＲＩＮＧＩ〜ＲＩＮＧ４すなわち関与するＦＯＰが互いに固定接続されたリングとされている。１つの領域が１つもしくはいくつかのリングをカバーすることができる。好ましくは、ソフトリングはハードリングと一致している。
多重ＳＯＰの組合せ第４０図に示すように、第３７Ａ図、第３８図および第３９図に示す実施例を組合せていくつかの２次すダクシ３ンプロセッサを少くとも２種のネットワークを有するネットワークの階層構成に接続することができ、Ｉ！１種はバスネットワークＢＵＳＮＥＴであり、第２種はリングネットワークＲＩＮＧＮＥＴであり第３種は方形ネットワーク５ＱＵＡＲＥＮＥＴである。
したがって、本発明による２次機械はリングおよび／もしくはバスとして提供されるネットワークを有することができる。この機械では、閉包部分木が簡約化されていると、簡約化された息子の父に息子が簡約化されていることを知らせなければならない。息子とその父がうま＜ＦＯＰのリングもしくはバスに接続されたＦＯＦ内に配置されていれば、息子のりダクションに関する情報はそれぞれそのリングもしくはバスを介して送出するだけでよい。したかって、好ましくは機械のプロトコルは父を表わす閉包がＦＯＦ間で移動されてその息子からうまくアクセスできるよう配置されるようにされる、すなわち好ましくは閉包ネットの全部分を小領域に集めなければならない。
機械プロトコル好ましいプロトコルはポートおよびそれらに割り付けられた目的のリストを確立する構成部を存している。本発明によるプロセッサへのポートは、■次ブロセ、ソサであれ、２次プロセッサであれ高次のプロセッサであれ、全てプロセッサの応用のある部分へ割り付けなければならない。
好ましいプロトコルにはポート構成部と、ＦＯＰへ目標を割り付ける部分と、リダクション演算を実現する部分と、任意の長いリストを実現する部分と、任意の長いビットフィールド値を実現する部分が含まれる。プロトコルのこれらの部分はハードウェアで提供することができる。ＦＯＦ内でクロックの同期化を開始するのはプロトコルである。好ましくは、これはクロックを同期化させるだけの短いある時間間隔で行われる。
動作は閉包として表現される。割付手順はプロトコルのある部分によりｆｇ御される。他の正規リダクションセション間で頻繁に閉包の割付けおよび再割付けを行うことができる。任意のＦＯＰが閉包を移動させて他のＦＯＰに転送すべき閉包を記憶するかをたずねる指示を与えることができる。
閉包を移動する時には、すなわちＦＯＦ内のオブジェクト記憶装置が満杯である時は、閉包を包むＦＯＰがバスもしくは閉包を他の任意のＦＯＰへ移動できるかどうかについてバス／リングに接続された他のＦＯＰからの返事を要求しているリングへメツセージを発することができる。これら全てのＦＯＰが、そのどれもが閉包を受け入れられないことを意味する。否定返答を返す場合には、閉包は元のＦＯＰに維持される。１つのＦＯＰか肯定応答を行う場合には、このＦＯＰへ閉包が転送される。
いくつかのＦＯＰか肯定応答を行う場合には、優先順位により転送閉包を受け入れる１つのＦＯＰが選定される。
優先順位は例えば最近傍順等の幾何学順とすることかで第３７Ｃ図に２６６のＦＯＰを含む拡大方形フィールド２次プロセッサの実施例を示す。ＦＯＰ間のチャネルおよび２次プロセッサへのボートは図示されていない。
各ＦＯＰはサイズ０の領域を表わす。第３７Ｃ図は方形フィールド２次プロセッサを正規パターンの互いの側に配置されたさまざまなサイズの方形領域へ理論的に（物理的ではなく）分割できることを示している。したがって、各領域は２’　＊２”　ＰＯＰのサイズとなる。領域は分離配置される、すなわち重畳しない。しかしながら、プロトコルは領域の行もしくは列もしくは行および列を半領域変位して定義できるようにすることもできる。
プロトコルは領域を追跡し続は簡約化された閉包の探索および置換を行う際にどの領域に父が配置されているかという知識を使用する。これは値／呼出しフィールド内の間接要素、すなわち識別子、に所属する領域のサイズを示すビットパターン部を含ませ領域をある方向に変位すべきかを示すビットパターン部を有して行われる。
変位方向ビットは例えば２とすることができ、一方か“１”であれば右への変位を示し他方か“ｌ”であれば上向き変位を表わす。両方か“１”であれば右へ半ステツプ上向きに半ステツプの変位となる。
息子のりダクションが行わわると、情報は領域内の全てのＦＯＰを含むソフトリング内の父か配置された領域へ送られる。これは領域が非常に大きい場合にはソフトリングか大きくなり簡約化された息子を分散させるのに時間がかかり機械資源が多く使われることを意味する。
したがって、閉包ネット領域を縮小させる、例えばできるだけ小さくするようなプロトコルとされる。したかって息子と父間の距離が大きければ機械プロトコルは父と息子間の距離か短い閉包よりも高い優先順位をこのような閉包の移動に対して設定する。領域縮小操作は無制限に行えるわけではない。例えば、完全にデータで埋ったオブジェクト記憶装置もある。領域縮小操作を行う息子から遠く離れて配置された他の息子を有する父もある。
好ましくは、方形フィールド２次プロセッサプロトコルは意味的に関連のあるデータを小領域へ集中するようにされる。また、特別な種数の処理アクティビティに対しである領域を割付けるためにデータを移動し、これらのアクティビティに関連するデータをそのために割付けられた領域へ向って移動することか望ましい。アクティビティの例は特別な種類の計算とすることができる。アクティビティのもう１つの例は領域によりカバーされる内部動作を有することかできるポートの入出力に関連するアクティビティである。
３次リダクションプロセッサ（ＴＯＲ）したかって、閉包は本発明による２次リダクションプロセッサ内を動き廻る。しかしながら、リダクションプロセッサは１つの地理的位置にだけ設けなければならないものではない。例えば、同じプロセッサの一方の部分かスエーデンにあり他方の部分がオーストラリアにあることもある。したがって、第４１図に示す３次リダクションプロセッサを設けることができ、それはいくつかの２次プロセッサを含んている。５ＯＰＩ、５ＯＰ２゜５ＯＰ３が第４１図に示されている。ＳＯＰ　１は方形フィールドＳＯＰおよびバス指向ＳＯＰの組合せを含んでいる。
連想アドレス指定対物理的アドレス指定データ送信のコストおよび速度は位置間の距離と共に増大するため、さまざまな地理的位置間の通信量を最少限に抑えることが望ましい。システム内の各ノードが探索に関与しなければならないため、連想探索には遥かに長距離の通信が必要である。長距離通信を最少限に抑えるため、この場合には物理的アドレス指定を採用するのか存利である。ここて、物理的アドレス指定とは物理的位置をアドレスする、すなわち予め受信機が公知である、ことを意味する。結論として、１つのＳＯＰもしくは一部の地理的に集結されたＳＯＰ内では連想アドレス指定を採用し、このようなＳＯＰもしくは一部のＳＯＰ間では物理的アドレス指定を採用するのか存益である。ＳＯＰ内での連想アドレス指定は領域の使用により制約されることがある。
息子のりダラシ３ンをその全ての父へ報告しなければならない状況もある。２次プロセッサでは、これは各閉包を可能な最小領域内に配置した領域を使用して行われる。３次プロセッサの場合には考慮すべきもう一つの重要局面−グローバルアドレス指定局面かある。
グローバルアドレス指定オブジェクト記憶位置は物理的アドレスではなく内容により“アドレス”される、すなわち連想アドレスが使用される。必要な長距離通信量によりこの方法はグローバルレベルでは好ましくない。したがって、グローバルアドレス指定はより通常的な方法で処理される。息子が簡約化されている時にグローバル連想探索および置換を行う替りに、局所、すなわち息子が配置されている２次プロセッサ内、連想探索および置換が行われる。さらに、例えば簡約化された息子の父が別の地理的位置における別のＳＯＰ内に配置されているような場合、必要によりグローバルアドレス指定も行われる。グローバルアドレス指定は連想的ではなく、物理的アドレスが使用される。
物理的アドレスはさまざまなＳＯＰを含むことができるＳＯＰを識別する。転送される情報には息子閉包ｉｄｇへのグローバルアドレスが含まれる、すなわち識別子ｉｄｇはシステム内の全プロセッサ間で一意的である。情報には簡約化された息子も含まれている。地理的に離れた各ＳＯＰにはＳＯＰの外部に父を有する息子に関する情報を含むデータ構造があり、各息子は非局所的父のリストを有している。以降、このデータ構造はグローバル閉包Ｃ，と呼ばれる。グローバル閉包Ｃ１は付加情報を含むことができる。
グローバル更新を実施するいくつかの方法があり、グローバル更新は少くとも１つの父が息子以外のもう１つのＳＯＰ内に位置することを意味する。
アドレス変換のないグローバル更新閉包を簡約化する時は簡約化閉包を指示する識別子の探索かグローバル閉包Ｃ１内で行われる。そこで識別子か見つかると、簡約化された閉包（息子）はＳＯＰの外部に少くとも１つの非局所的父を育し一グローバル更新か必要となる。識別子か見つからない場合にはグローバル更新は必要ではない。いずれの場合も、ＳＯＰ内で連想探索および置換が実施される。グローバル更新が必要である場合には、グローバル閉包Ｃ１内の非局所的父のリストか調へられる。リスト内の各父に対して父を含むＳＯＰヘメッセージか送られる。メツセージには簡約化された閉包へのグローバルアドレスおよびリダクション自体に関するｔＲ報が含まれている。受信ＳＯＰは連想探索および置換を実施し、発生する各グローバル識別子をリダクション結果と交換する。このプロトコルは各識別子か一意的である、すなわち識別子のビットパターンが４　システム内のプロセッサの集合を通して一意的である、駁　ことが必要である。
ト　このプロトコルの一例において、各ＳＯＰには一意的巳　な数が割当てられ各識別子はビットパターンにコード化ｊ　されたＳＯＰ数を有し、それはＳＯＰを識別する物理的アドレスが識別子のビットパターン内で明示的７′（ｉｎ＋ｐｌｉｃｉｔ）であることを意味する。各ＳＯＰはある範囲２　の識別子を“所存し”新しいＳＯＰをシステム内に組み入れる場合には、識別子の無い新しい範囲が割当てられる。
ゝ　例：　ｓｏｐ　ｉは識別子範囲１００−１９９を所有し、５ＯＰ２は識別子箱ｖＩＪ２００〜２９９、・・・・・・、を所有し、’−５ＯＰ８は識別子範囲８００〜８９９を所有する。新し１　いＳＯＰがシステムへ組み入れるものとするーそれにはＳＯＰ数９が割当てられ識別子範囲９００〜９９９が与４　えられる。第４２Ａ図に構造例の一部を示す。第４２Ｂ図に５ＯＰ１．５ＯＰ６，５ＯＰ９を有する３次ブロセゝ　ツサの部分を示す。第４２Ｃ図にグローバル閉包Ｃ，の一部を示す。識別子６２３で指示される息子か簡約化される。識別子６２３をそれが指示する結果と交換して局所連想探索および置換が実施される。５ＯＰｅ内のグローバル閉包Ｃ，では１２１および９９９によりリスト要素として指示される非局所的父を有する子を見つけることができる（第４２Ｃ図参照）。リダクションに関する情報、すなわち簡約化された識別子、リダクション結果等、を有するメツセージがＳＯＰ　Ｉおよび５ｏＰ９へ送られる。ｓｏｐ　ｉおよびＳＯＰ　９は探索および置換を実施して識別子６２３をその指示する結果と交換する。こうして、問題とする息子に対するグローバル父のリストを削除することによりグローバル閉包Ｃ，内のデータ構造を修正することかできる。
非局所父リストを記憶する替りに、父を含むＳＯＰ数のリストを使用することができる。
アドレス変換によるグローバル更新この場合、グローバルおよび局所アドレスが識別され、局所アドレスはＳＯＰ内で一意的でありグローバルアドレスはシステム内の全５ＯＰｒ／！ｉで一意的である。本方法と前記した方法との主な違いは、本方法ではアドレス変換が必要なことである。
アドレス変換はグローバル閉包Ｃ３により処理することができる。閉包Ｃ１・はＳＯＰが所存する識別子の範囲に関する情報を含むことができる。さらに、この情報を使用してグローバルアドレスを局所アドレスへ変換することができる。
３次プロセッサの実際のデータ転送および通信プロトコルはデータ通信分野で既に確立されている原理を使用して設計することができる。
当然、１次、２次および／もしくは３次プロセッサをビルディングブロックとして使用して、前記したものの他に従来技術により他のハイレベルリダクションプロセッサを形成することができる。
特定実施例について本発明を説明してきたが、当業者ならば発明の真の精神および範囲を逸脱することなくさまざまな変更か考えられその要素を同等品で置換できるものと思われる。さらに、本発明の本質的教義を逸脱することなく修正を行うこともできる。
付録　ｌ中央コントロールユニットの動作側動作：ｍｍＩｆｙ−ｓｌｒｖ＋ｃ１ｗｒｅ−ｆａｌｌ　、各息子に３ＩＩＩｊ８のある２つの息子使用ｗａｓ　プレーン　ｓｗａｌ　ｊｗｂｌ　ｓｗｏ　ｚｗａ６　ｓｍＯｓｗＨｓｗｔ　ｓｗす０　畠ｕｎ　ｔｗｃ　５ｗ１ｃ　ｍｍｊ　ｓ＋ｄ戟@ｓｗｏｍＰｏｓ　ブレーン　川：　１１１１１１１１　おっ　ＩＩＩＩＩＩｏＩＩ替ｂｏ　おポ　３−ピ　コ褐おＮτ　おく　枦叶禮コｍｌ　１−　{。に動作：ｗｉｉＦｙ−ｓｔｒｕｃｌ訂ε−ｆｕｌｌ　、各息子が３要素を含む２つの息子を使用相：　ｂｐｏｓ　１トンｓｗａｌ　５ｖｂｌ　ｓｖＱ　ｓｗａｎ　ｓｗｂｏ　ａｗｌｌ　ｓｗｔ　５ｖＶｏ　ｓｗＶｌ　ｓｖｃ　５ｗ１ｌｏ　５ｗＲPａ＋ｄＱ　ｓ＜ＣＡ？口３　プトン　１ｗａＬ　ｓｗｅｌｌ　ｓｖＱ　ｓ曽ｍｏ　＠ｄｓ６　ｓｖＮ　ｔｕｔ　Ｈ−噂ｓ−りｓｅｃ　ｓｗｂｏ　ｓｗＭＸ　５ｗP）　ｓｗｃＯＮ動作：ｏｆｆ７−ｓｔｎｃｔｓｒｅＪ＋＋Ｉ＋　、各息子が３！！素を含む２つの息子を使用相：　ロＤｏｊ　ブレーン　ｓｗａＬ　５ｖｂｌ　ｓｖＱ　ｓｗａ（ｌ　ｍｍ６　Ｓ曽−ｓｗ！　５ｗ９０５ｖＶＩ　ｓｕｅ　５ｗ１ｌｏ　ａｗＲＺ@ｓｖロ　ｓ＜０ｎＯＮ　Ｅｈ　ａａ　−−−ｏｎ　ｗ　−一　−−ｏｆｆ　ｏｆｆ　−−−−−−−−ＥｅｒＶ　Ｌｅ　ｏｎ　−−ｏｎ　ｏｎ　−−−−−−−ｏｆｆ　ｏｆｆ　−−−−−−−−−−−ｐｏｓ　ル−ン　ｓｗａｍ　ｍｗｂｌ　ｓｗＱ　ｓｗａｏ　５ｄｂａ　ｓｗＭ　ａｄ　５ｄｌｏ　ｓｗマＹｓｗＣｍ締ＯａｗｌｌＩ　ｓｗＤ@５ｖｃＯＮＷａｓ　ブトン状想　Ｆｏｇ　プレーン状態プレーン略語付録　２整数乗算状態、センス線−条件１ｉｆｉｓ　（１；　Ｏ：　Ｏ：　Ｏ：　Ｏ；　Ｏ；　Ｏ：　Ｏ：Ｌ）状態、センス線−条件２マイクロ命令線ｃ５　（０，Ｏ，Ｏ）制御例２状態、センス線−条件１状態、センス線−条件２状態、センス線−条件３Ｌｎｓ　Ｅｌｚ　０１　０；　ＯＪ　Ｏ；　Ｏｉ　Ｏ；　Ｃ：　ユ】状態、センス繍−条件４マイクロ命令線ｅ５　ｉｏｔ　Ｏ−０１状態、センス線−条件２マイクロ命令練ｃ５　（０，Ｏ，Ｏ）制御例４状態、センス線マイクロ命令線、５　Ｔ３．Ｃ＋０１制御例５状態、センス線−条件ｌ状態、センス線−条件２Ｌｎａ　［１；　ｌ；　Ｏ：　Ｏ，Ｏ：　０：Ｏ：　Ｏ；　１１状態、センス練−条件３＝ｎｓ　ｒ”　ユニ　ｌ　Ｏ；　１１　０；　ロ；　Ｏ：；ｌ状態、センス線−条件４蝕ｓ　１１；　Ｏｒ　ｌｚ　Ｏｘ　Ｏｘ　ＯＦ　Ｏｚ　Ｏｘ　１１状態、センス線−条件５■　（ｉ；　Ｏ；　ｌ；　Ｏ；　ｏ；　ｏ；　Ｏ：　ｏ；　１］マイクロ命令線ｃｌ−Ｉ　Ｔｏ、　Ｏ，０，０，ｌ、　０）ｃｌ−２（（０，１１；　（０，１１；　＋１．　Ｏ）；　（ｏ、　１１１ｃ１−３　［＋０．１）；　（０，１１；　（０，１１；　（０，ｍｌ；　（１，０１１ｃｌ−４（（０，１１；　１０．１１；　（０，１１；　１０．１）；　（ｏ、　１１；　＋１．　Ｏｃｌ　５　［（０，１１；　ｎ、　０１；　（ｏ、　ｉｌ＋ｃｌ　６　［（１，０１；　（０・１！：す、、１ヒび０；、１１；　（０，ｉｌｌ制御例６状態、センス線−条件ｌコ。
状態、センス線−条件２状態、センス線−条件３マイクロ命令線ｃ５　１０．０．０１制御例γ状態、センス線−条件ｌ状態、センス線−条件２マイクロ命令線ａｓ　（０，Ｏ，Ｏ）制御ＩＰｊ８状態、センス線−条件１ｉｎｓ　（工；　工Ｊ　Ｏ；　Ｏ；　ｏ；　ｏ；　Ｏ；　ｉ：＋；　１１状態、センス線−条件２ｉｒｕｓ　【ｌ；　Ｌ：　ＣＩ；　Ｑ；　Ｑ；　Ｏ：　Ｏ，ご；　工］マイクロ命令練ｃ５　（ｏ、　ｏ、　Ｏ）制御例９ｉｎｓ　（ｌ　ｌ　０７０：　Ｏ：　Ｏ：　０ｊＯｘ　１］ａｓ　（０，（＋、（１１制御例１０状態、センス線−条件１Ｌｒｔｓ　ｔｌ；Ｉｓ　Ｏｒ　Ｏ：　Ｏｘ　Ｏ：　Ｑ：　Ｏ；　ニス状態、センス線−条件２マイクロ命令線ｃ５　１０．０．０１ＦＩＧ、　５０　Ｆ旧５Ｅ　Ｆに、５ＦＦＩＧ、　６８ＦＩＧ、６ＣＦＩＧ６ＤＦＩ６６Ｅ　Ｆｌｏ、６ＦＦＩ３６ＧＦＩＧ、Ｘ　ＦＩＧ、７ＤＦＩＧ、　８Ａｌ３８Ｂい夕Ｄｂ　Ｎ汎用レジスタセル（ＮＵＭ＆ヘッドプレーン）ベースレジスタセル１　ペースレジスタセル２Ｆｌ［３，１５ＦＩＧ、１６ＦＩＧ、　２１Ａ他のユニットへＦＩＧ、　２４ＡＦＩＧｉ、　２４８Ｆ）６．２５へ１ｏｏｏｏｏｏｏｏｘｘｓＦ−１ｓｒ−＋　ＨＦ４（Ｎ（ＮＭ閂ぐ曹−一ψψさトののΦの命令のクロック期間の最初のＯ相ＦＩＧ、２９Ａ多サイクル命令のクロック期間の０相の残り次の状態への伝播−遷移ＦＩＧ　２９ＣＦＩＧ　４１Ｆ旧、４２〔要　約　書リグクシ３ンプロセツサか提供され、それは構造を有するプログラムにより制御されさまざまな種類のりダクションを含むいくつかのりダクションステップにより前記構造を簡約化するようにされている。この種の１次プロセッサは活性記憶装置（１，２）を含み、それはａ）リダクシヨンを開始させることができる情報を記憶できる複数の活性記憶セルと、ｂ）各リダクション結果をそれと接続を有する全セルへ通信する通信ネットを含んでいる。プロセッサは全記憶セルに共通の制御手段（６）を含んでいる。好ましくは、コアセル（２）もしくは構造演算装置と呼ばれる少くとも１つの記憶セルが全種のりダクションを実施することができ、オブジェクト記憶セルと呼ばれる残りのセルは全種のりダクションの中のいくつかの限定部しか実施できない。さらに、いくつかのりダクションブＣセッサをネットワークにより互いに接続して高次のりダクションプロセッサを形成することができる。
国際調査報告国際調査報告

Claims (1)

  1. 【特許請求の範囲】１．構造を有するプログラムにより制御されさまざまな種類のリダクションを含むいくつかのリダクションステップにより前記構造を簡約化するようにされているリダクションプロセッサにおいて、この種の１次プロセッサは活性記憶装置（１，２）を含みそれは次のもの、ａ．各々がリダクション操作の遂行を開始させる機会を有する複数の活性記憶装置（１０，２）と、ｂ．各リダクション結果をそれとの接続を有する記憶セルの中の全セルへ通信する通信ネット（ｔ１，ｔ２，ｉｄ，ｅｎｖ，Ｖｏ，Ｖ１，Ｖ２，Ｖ３，１２，１３，１４，６，７，１１，１６，１７）を含むことを特徴とするリダクションプロセッサ。２．請求項１記載のリダクションプロセッサにおいて、前記通信ネットは制御線（６に出入りする線）およびデータ線（ｔ１，ｔ２，ｉｄ，ｅｎｖ，Ｖｏ，Ｖ１，Ｖ２，Ｖ３，）を有するバス構成を含み、全ての線が前記各記憶セルおよび前記各記憶セルに共通する制御手段（６）に接続されていることを特徴とするリダクションプロセッサ。３．請求項１もしくは２記載のリダクションプロセッサにおいて、各記憶セル（２；１０；第４Ａ図、第４Ｅ図）がリダクション操作を実施するのに必要な全情報を含むことができるリダクションプロセッサ。４．請求項３記載のリダクションプロセッサにおいて、前記リダクション情報は前記他の記憶セルの少くとも１つに対する参照（ＶＡＬＵＥ／ＤＥＳ）も含んでおり、記憶セルの内容はツリー構造の前記参照により連係されている（第６Ｂ図、第６Ｇ図、第７Ｂ図、第８Ｂ図、第５Ａ図〜第５Ｆ図）ことを特徴とするリダクションプロセッサ。５．請求項１から４のいずれかに記載のリダクションプロセッサにおいて、コアセル（２）と呼ばれる前記記憶セルの少くとも１つがあらゆる種類のリダクションを実施することができ、オブジェクト記憶セル（１０；第４Ａ図）と呼ばれる前記セルの残りは全種のリダクションの中のいくつかの限定部しか実施できないことを特徴とするリダクションプロセッサ。６．請求項５記載のリダクションプロセッサにおいて、前記オブジェクト記憶セルは外部制御用の第１のバス構成（Ｖｒ，ｃｐｂ，ｓｅｔ，Ｓ，ｍａｔｃｈ，ｒ／ｗ．Ｓ，ｒ／ｗ．ｂ，ｒ／ｗ．ｒ，Ｗａｎｄ．ａ，Ｗａｎｄ．ｂ，Ｗｏｒ，Ｓ．ａ，ｒｅｓｅｔ．ｂ，ｍｏｄｅ．ａ　ｍｏｄｅ．ａ＊，ｐｒｅｃｈ，ｂａ，ｍｏｄｅ．ｂ，ｇｒａｎｔ．ｂ，ｐｒｉｏの任意の種別）およびデータ用の第２のメモリバス構成（ｔ１，ｔ２，ｉｄ，ｅｎｖ，Ｖｏ，Ｖ１，Ｖ２，Ｖ３，）を有する連想メモリ内に含まれ、合成情報を記憶するいくつかの前記オブジェクト記憶セル（１０）と、前記オブジェクト記憶セルの少くともセレクト状態もしくは非セレクト状態を示す少くとも１つのマークを記憶する前記各オブジェクト記憶セル内の手段と、前記オブジェクト記憶装置間で探索操作を行って前記マークを設定する手段と、前記全てのオブジエクト記憶セルが接続され前記いくつかのオブジェクト記憶セルの中の１つを選択する優先順位デコーダ（１１）を含むことを特徴とするリダクションプロセッサ。７．請求項６記載のリダクションプロセッサにおいて、前記記憶セル間でＡＮＤおよびＯＲ型の論理演算を行う少くとも１本のグローバルバス（１２，１３，１４）、および前記バスと通信を行って前記記憶セルを実際の論理演算に関与するように制御する各記憶セル内の手段（１７）が設けられていることを特徴とするリダクションプロセッサ。８．請求項６もしくは７記載のリダクションプロセッサにおいて、各オブジェクト記憶セルは各々がｎｕｍ語と呼ばれるデータ語およびタグ語形式のタグを記憶できるいくつかのデータオブジェクト記憶フィールド（ＩＤＥＮＴＩＦＩＥＲ，ＥＮＶＩＲＯＮＭＥＮＴ，ＶＡＬＵＥ／ＤＥＳ．ｏ，ＶＡＬＵＥ／ＤＥＳ．１，ＶＡＬＵＥ／ＤＥＳ．２，ＶＡＬＵＥ／ＤＥＳ．３）を含んでいることを特徴とするリダクションプロセッサ。９．請求項６から８のいずれかに記載のリダクションプロセッサにおいて、各記憶セルが前記記憶セルの内容状態を示す少くとも一つの属性記憶フィールド（ＬＡＺＹ，ＷＨＥＲＥ，ＴＹＰＥ）を含んでいることを特徴とするリダクションプロセッサ。１０．請求項５から９のいずれかに記載のリダクションプロセッサにおいて、前記コアセルは構造演算処理のための演算装置であり、ａ）前記オブジエクト記憶セルに対してデータリストを入出力する少くとも一つの入出力手段（Ｖｏ，Ｖ１，Ｖ２，Ｖ３，ｉｄ，ｅｎｖ）と、ｂ）各々がタグ部、タグ語、と情報部、ｎｕｍ語、を有するデータ語を各々が記憶するようにされているいくつかのレジスタ（Ｓｏ．ｏ〜Ｓ３．３，ＦＯ〜Ｆ３，ＩＤ，ＥＮＶ）であって、前記タグ部は問題とするレジスタが使用中か否かを示すタグを含み、前記各リストは所定数の前記レジスタ内に記憶することができ、前記各レジスタの前記タグ部には使用時に前記１つのリストの少くとも一部が実際のレジスタに記憶されていることを示すタグが付され、前記実際レジスタに一部が記憶されている前記リストにはどのような種類のリストであって前記レジスタ内の前記リストの構成からどこで前記リスト間の関係が明白になるかというリスト命令が含まれている前記いくつかのレジスタと、ｃ）前記レジスタを制御しかつ前記レジスタに記憶されたリストに属する前記リスト命令を使用して前記リストを前記レジスタ間で再構成しかつ前記リスト命令に従ってレジスタ内容の入出力を行う制御手段（６）を含むことを特徴とするリダクションプロセッサ。１１．請求項１０記載のリダクションプロセッサにおいて、前記レジスタに記憶されている前記リストは１つのリストが根リストであるリストツリー構成とされていることを特徴とするリダクヨンプロセッサ。１２．請求項１０もしくは１１記載のリダクションプロセッサにおいて、少くとも１個の特別なレジスタ（ＩＤ）が設けられ、その中に記憶されたリストツリーの識別子を記憶することができることを特徴とするリダクションプロセッサ。１３．請求項１０から１２のいずれかに記載のリダクションプロセッサにおいて、少くとも１個の特別なレジスタ（ＥＮＶ）が設けられ、その中に記憶されたリストツリーの環境を記憶することができることを特徴とするリダクションプロセッサ。１４．請求項１０〜１３のいずれかに一項記載のリダクションプロセッサにおいて、主レジスタを提供する周辺ロー（Ｓｏ．ｏ〜Ｓ３．ｏ）を有し、コラムはベースレジスタを提供するレジスタマトリクス（Ｓｏ．ｏ〜Ｓ３．３）を含むリダクションプロセッサ。１５．請求項１４記載のリダクションプロセッサにおいて、前記マトリクスの外側に設けられたいくつかの補助レジスタ（Ｆ０〜Ｆ３）を含むことを特徴とするリダクションプロセッサ。１６．請求項１０から１５のいずれかに記載のリダクションプロセッサにおいて、前記リストツリーの前記根リストは前記記憶すべき実際のツリーのレベルに応じてさまざまなレジスタ内に配置されるようにされていることを特徴とするリダクションプロセッサ。１７．請求項１０から１６のいずれかに記載のリダクションプロセッサにおいて、どのような種類のリダクションを実施するかに関する情報を前記根リストの型から引き出すことができ、前記型は関数適用を表わさない場合には実行すべき命令を表わす命令コードを含み関数適用を表わす場合には前記根リストの第１要素が命令コードもしくは関数定義を表わすリストツリーの根を含み、前記制御手段（６）は前記根リストから前記情報を引き出すようにされていることを特徴とするリダクションプロセッサ。１８．請求項１０から１７のいずれかに記載のリダクションプロセッサにおいて、前記レジスタはコアセルのプレーン内にスライス配置され、各プレーンは各レジスタからの高々１個のレジスタを含み、各レジスタセルは情報の１ビットを記憶することができプレーン内のレジスタセルは互いに接続可能であることを特徴とするリダクションプロセッサ。１９．請求項５から１８のいずれかに記載のリダクションプロセッサにおいて、前記通信ネットは前記オブジェクト記憶セルの中の当該オブジェクト記憶セルから前記通信ネット（６）により選択される前記コアセル（２）内のレジスタ（ＩＤ，ＥＮＶ，Ｓｏ．ｏ〜Ｓ３．３，Ｆ０〜Ｆ３）へ情報を送信しかつ前記レジスタから前記通信ネットにより選択される前記１個もしくは数個のオブジェクト記憶セルへ情報を送信するようにもなされていることを特徴とするリダクションプロセッサ。２０．請求項５から１９のいずれかに記載のリダクションプロセッサにおいて、前記通信ネット（６）は前記レジスタと問題とする前記記憶セルの内容をスワップすることにより前記コアセル内のレジスタと前記１つのオブジェクト記憶セル間で転送操作を行うようにされていることを特徴とするリダクションプロセッサ。２１．請求項３から２０のいずれかに記載のレリダクションプロセッサにおいて、前記１個もしくは数個の記憶セル（２，１０）は実行可能性の外延を有するツリー構造の位置、識別子、環境および値のツリーの閉包を記憶するようにされており、前記識別子、環境および各個別値は前記閉包内の要素であることを特徴とするリダクションプロセッサ。２２．請求項８から２２いずれかに記載のリダクションプロセッサにおいて、前記閉包に含まれる前記値のツリーには葉要素、すなわち終端要素、と合成要素が含まれ、各合成要素は状態および値リストを含んでいることを特徴とするリダクヨンプロセッサ。２３．請求項８から２２のいずれかに記載のリダクションプロセッサにおいて、前記閉包内の実行可能性の外延は少くとも２つの状態を含み、第１の状態はアイドル状態であり第２の状態は実行状態であることを特徴とするリダクションプロセッサ。２４．請求項８から２３のいずれかに記載のリダクションプロセッサにおいて、前記閉包内の位置の前記外延は少くとも２つの状態を有し、第１の状態は節点位置であり第２の状態は根位置であることを特徴とするリダクションプロセッサ。２５．請求項８から２４のいずれかに記載のリダクションプロセッサにおいて、前記閉包の各要素はタグ語およびｎｕｍ語により構成され、前記ｎｕｍ語は各々が真もしくは偽である数ビットにより構成されることを特徴とするリダクションプロセッサ。２６．請求項１２から２５のいずれかに記載のリダクションプロセッサにおいて、前記タグ語は間接クラスおよび直接クラスに分割されていることを特徴とするリダクションプロセッサ。２７．請求項８から２６のいずれかに記載のリダクションプロセッサにおいて、整数表現を表わす２進語に対して第１のコーディングを使用し浮動小数点表現を表わす２進語に対して第２のコーディングを使用するようにされており、前記コーディングは浮動小数点表現が整数表現と同じ順序で与えられるようにされていることを特徴とするリダクションプロセッサ。２８．請求項８から２７のいずれかに記載のリダクションプロセッサにおいて、整数は表現可能な最小値から最大値までの全ての値が一連の数で表現されるように２進化されたフォーマットで前記要素に記憶され、各数は数ビット値を含み、ゼロは最上位ビットが２進真値であり残りのビットが２進偽値である２進数により前記一連の数の中間に表現されることを特徴とするリダクションプロセッサ。２９．請求項８から２８のいずれかに記載のリダクションプロセッサにおいて、２進化浮動小数点値表現には符号、指数部符号およびコードフィールド、指数部フィールドおよび仮数部フィールドが含まれ、前記指数部符号およびコードフィールドは前記指数部フィールドと前記仮数部フィールド間の分割位置に表示を有し、指数部および仮数部フィールドは可変長を有するようにされていることを特徴とするリダクヨンプロセッサ。３０．請求項２９記載のリダクションプロセッサにおいて、数値語を表わす前記語は前記数値を稠密表現へ与えるようなコーディングが行われる、すなわち値の各コード化表現が１つの解釈値にしか対応しない、ことを特徴とするリダクションプロセッサ。３１．請求項８から３０のいずれかに記載のリダクションプロセッサにおいて、少くともいくつかの前記閉包外延は各々が２進コードを表わす数ビットにより構成されたさまざまな状態で与えられることを特徴とするリダクションプロセッサ。３２．前記いずれかの項記載のリダクションプロセッサにおいて、数値要素に対して算術、論理および関連演算を行う数値演算装置を含み、さらに、ａ）各々がリスト内の語に関する命令情報を含む前記リスト内のりスト要素を与えられるように作動する１組のバスを含む入力と、ｂ）前記１組のバスが接続され前記命令に従って前記語を書き換えることにより前記命令情報を使用して前記リスト内の前記語に演算を実施する処理手段と、ｃ）前記入力バスセットと同じ数および構成を有する１組のバスを含む書換え結果を与えるようにされた出力を含むことを特徴とするリダクションプロセッサ。３３．請求項３２記載のリダクションプロセッサにおいて、前記リスト内の少くとも１つのリスト要素が命令情報の表現を含みかつ前記入力バスセットの特定バスへ与えるられるように保存され、計算すべき数値表現は前記入力バスセットの他のバスへ与えられるようにされ、前記処理手段は前記入力リストの数値表現を書き換えることにより計算を行うようにされていることを特徴とするリダクションプロセッサ。３４．請求項３２記載のリダクションプロセッサにおいて、各々が前記入力バス上の前記数値表現に対して特定演算を行うようにされている、いくつかの回路が設けられていて前記演算の結果を並列に与え、前記命令情報を与えられる制御駆動手段が全ての実施結果の中から実際命令の実行に適した実施結果を選択するようにされていることを特徴とするリダクションプロセッサ。３５．請求項３４記載のリダクションプロセッサにおいて、前記リストが１つの要素が命令コードであり残りが前記命令の引数である関数適用を含むようにされている場合、前記プロセッサ手段は結果が得られるまで前記命令コードを前記出力から前記入力へ書換え循環させることにより命令を実施し、実際の計算に対して適切であれば、書換えのたびに前記処理手段は訂正された命令語コードを含むように前記リストを書き換え、適切であればそれに値語が続くようにされることを特徴とするリダクションプロセッサ。３６．前記いずれかの項記載のリダクションプロセッサにおいて、複数の１次プロセッサがネットワークにより互いに接続され、前記接合された１次プロセッサが２次リダクションプロセッサを表わすことを特徴とするリダクションプロセッサ。３７．前記いずれかの項記載のリダクションプロセッサにおいて、各１次リダクションプロセッサ内の１個もしくは数個の前記記憶セルは実行可能性の外延であるツリー構造のツリー内の位置、識別子、環境、および値ツリーの閉包を記憶するようにされており、前記識別子、環境、および各個別値は前記閉包内の要素であり、前記閉包内の各要素はタグ語およびｎｕｍ語により構成され、前記ｎｕｍ語は各々が真もしくは偽である数ビットにより構成され、前記タグ語は間接クラスおよび直接クラスへ分割され、前記間接クラス要素のビットパターンは領域部とアドレス部へ分割されることを特徴とするリダクションプロセッサ。３８．請求項３７記載のリダクションプロセッサにおいて、いくつかの１次リダクションプロセッサ（ＦＯＰ１．１′〜ＦＯＰＭ．Ｍ′）が２次リダクションプロセッサを表わす方形フィールドへ接合され、前記方形フィールド内の各２次プロセッサは前記方形フィールド内の各近傍１次リダクションプロセッサへ行くチャネル（ＣＡＮ）を含んでいる（第３７Ａ図、第３７Ｃ図、第３７Ｄ図）ことを特徴とするリダクションプロセッサ。３９．請求項３８記載のリダクションプロセッサにおいて、前記２次リダクションプロセッサは次に各々が２ｎｘ２ｎのサイズの１次リダクションプロセッサを有する論理領域へ分割され（第３７Ｃ図）、前記論理領域は前記２次リダクションプロセッサの前記方形フィールドをカバーするようにお互いの側に正規パターンで設けられていることを特徴とするリダクションプロセッサ。４０．請求項３９記載のリダクションプロセッサにおいて、前記１次プロセッサは前記２次プロセッサ内で互いに接続され、前記２次プロセッサ内の前記各領域は前記２次プロセッサ内の前記領域の配置を内部的に再定義することにより各方向に半領域だけ変位可能とされていることを特徴とするリダクションプロセッサ。４１．請求項３９もしくは４０記載のリダクションプロセッサにおいて、アドレスを与えられた少くとも一つの参照可能な間接要素が各領域に記憶され、前記要素は所属する領域内の記憶セルからしか参照できないことを特徴とするリダクションプロセッサ。４２．請求項３７から４１のいずれかに記載のリダクションプロセッサにおいて、いくつかの前記１次リダクションプロセッサが各々がバスであるネットワーク（ＮＥＴ１〜ＮＥＴｎ）の階層構造に接続されていることを特徴とするリダクションプロセッサ。４３．請求項３７から４２のいずれかに記載のリダクションプロセッサにおいて、いくつかの前記１次リダクションプロセッサが各々がリングであるネットワークの階層構造に接続されている（第３９図）ことを特徴とする、リダクションプロセッサ。４４．請求項３７から４３のいずれかに記載のリダクションプロセッサにおいて、いくつかの前記１次リダクションプロセッサがネットワークの階層構造に接続されており、少くとも２種のネットワークが設けられていて第１種はバスであり、第２種はリングであり、第３種は方形フィールドである（第４０図）ことを特徴とするリダクションプロセッサ。４５．前記いずれかの項記載のリダクションプロセッサにおいて、少くとも１つのポート手段が前記活性記憶手段に接続され、少くとも１つの環境手段が前記少くとも１つのポート手段に接続されていることを特徴とするリダクションプロセッサ。４６．請求項４５記載のリダクションプロセッサにおいて、ポート手段に与えられる信号シーケンス（第３４図および第３５図）を前記活性記憶手段内の少くとも一つの記憶セルに記憶され未定義シーケンス要素を有する可能性のあるシーケンスと比較する手段と、比較により明確な違いが生じる場合には前記記憶されたシーケンスをｎｏｔｈｉｎｇ、すなわち矛盾を表わすもの、へ書換えさもなくば前記記憶されたシーケンスと信号シーケンスと記憶シーケンスの単一化である特定シーケンスへ書換える手段（ＣＵ，３）を含むことを特徴とするリダククションプロセッサ。４７．請求項４６記載のリダクションプロセッサにおいて、前記比較手段は所定数のリスト要素群に対して比較を行うことを特徴とするリダクションプロセッサ。４８．請求項４６もしくは４７記載のリダクションプロセッサにおいて、前記信号シーケンスを個別のサンプル期間を有し時間と共に変化するサンプル信号（第３４図）として与える手段（３，ｄｕｒｉｎｇ；７，８，９）を含み、前記信号シーケンスは要素群のリストであり、各群が持続時間およびその時間中の少くとも１つの信号品質を含んでいることを特徴とするリダクションプロセッサ。４９．請求項４８記載のリダクションプロセッサにおいて、各群内の前記所定数のリスト要素は２つの対要素であり、各対が時間と信号品質の組合せを含んでいることを特徴とするリダクションプロセッサ。５０．請求項４５から４９のいずれかに記載のリダクションプロセッサにおいて、前記オブジェクト記憶セルは抽象シンタクスの明示的もしくは暗示的コード化フォーマットでコンピュータプログラムを記憶するようにされた前記活性記憶装置内の構造に設けられ、前記シンタクスはいくつかの異なる抽象オブジェクトを式により記述し、各オブジェクト記憶セル手段は適切なデータおよび／もしくはプログラム構造形式で前記１つのシンタクス式の少くとも一部を記憶することができることを特徴とするリダクションプロセッサ。５１．請求項４１記載のリダクションプロセッサにおいて、複数の地理的に離され相互に接続された２次リダクションプロセッサ（ＧＳＯＰ）が３次リダクションプロセッサを形成することを特徴とするリダクションプロセッサ。５２．請求項５１記載のリダクションプロセッサにおいて、領域により制約された連想アドレス指定が２次リダクションプロセッサ（ＳＯＰ）に使用され物理的アドレス指定が３次リダクションプロセッサに使用されることを特徴とするリダクションプロセッサ。５３．請求項５２記載のリダクションプロセッサにおいて、３次リダクションプロセッサ内の物理的に離された各２次リダクションプロセッサ（ＧＳＯＰ）が息子以外のＧＳＯＰに記憶された父を追跡し続ける手段を含むことを特徴とするリダクションプロセッサ。５４．請求項５３記載のリダクションプロセッサにおいて、前記非局所父を追跡し続ける前記手段は局部オブジェクト記憶装置内にデータ構造を含み、前記データ構造は非局所父を要する各息子に対するリストを含み、前記リストは問題とする息子の非局所父へのアドレスを含み、前記アドレスは非局所父が記憶される２次プロセッサ（ＧＳＯＰ）を識別する部分を含むことを特徴とするリダクションプロセッサ。
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