【０００１】[0001]
【産業上の利用分野】本発明は高集積化された半導体記
憶装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a highly integrated semiconductor memory device.
【０００２】[0002]
【従来の技術】図１は例えばIEEE JOURNAL OF SOLID-ST
ATE CIRCUITS, VOL SC-15, NO.5, OCTOBER 1980 P846〜
P854に記載されている従来の半導体記憶装置の模式的構
成図である。ビット線BL1（BL2, BLm) と反転ビット
線＃BL1（＃BL2，＃BLm）との間には、ｎ型MOSFET
(以下nMOSという)65(67,69)と66(68,70) との直列回路
及びｐ型MOSFET（以下pMOSという)71(73,75)と72(74,7
6) との直列回路が夫々介装されている。nMOS65(67,69)
と66(68,70) との共通接続部はｎ型センスアンプ駆動
線SDnと接続されている。pMOS71(73,75) と72(74,76)
との共通接続部はｐ型センスアンプ駆動線SDpと接続さ
れている。ｎ型センスアンプ駆動線SDn (ｐ型センスア
ンプ駆動線SDp) はnMOS89 (pMOS90) を介して接地部Ｖ
SS（電源ＶCC）と接続されている。2. Description of the Related Art FIG. 1 shows, for example, IEEE JOURNAL OF SOLID-ST.
ATE CIRCUITS, VOL SC-15, NO.5, OCTOBER 1980 P846 ~
It is a typical block diagram of the conventional semiconductor memory device described in P854. An n-type MOSFET is provided between the bit line BL1 (BL2 , BLm ) and the inverted bit line # BL1 (# BL2 , # BLm ).
(Hereafter nMOS) 65 (67,69) and 66 (68,70) series circuit and p-type MOSFET (hereafter pMOS) 71 (73,75) and 72 (74,7)
Series circuits with 6) are inserted respectively. nMOS65 (67,69)
And 66 (68, 70) are commonly connected to the n-type sense amplifier drive line SDn . pMOS71 (73,75) and 72 (74,76)
The common connection part with is connected to the p-type sense amplifier drive line SDp . The n-type sense amplifier drive line SDn (p-type sense amplifier drive line SDp ) is connected to the ground portion V through the nMOS89 (pMOS90).
It is connected toSS (power supply VCC ).
【０００３】ビット線BL1（BL2，BLm）はnMOS53(55,
57) を介してメモリセルキャパシタ77(79,81) と接続さ
れており、nMOS53,55,57のゲートはワード線Ｗ11と接続
されている。またビット線BL1（BL2，BLm）はnMOS54
(56,58) を介してメモリセルキャパシタ78(80,82) と接
続されており、nMOS54,56,58のゲートはワード線Ｗ1nと
接続されている。The bit line BL1 (BL2 , BLm ) is an nMOS 53 (55,
57) is connected to the memory cell capacitors 77 (79, 81), and the gates of the nMOSs 53, 55, 57 are connected to the word line W11 . In addition, bit line BL1 (BL2 , BLm ) is nMOS54
The memory cell capacitors 78 (80, 82) are connected via (56, 58), and the gates of the nMOSs 54, 56, 58 are connected to the word line W1n .
【０００４】反転ビット線＃BL1（＃BL2，＃BLm）は
nMOS59(61,63) を介してメモリセルキャパシタ83(85,8
7) と接続され、メモリセルキャパシタ59,61,63のゲー
トはワード線Ｗ21と接続されている。また反転ビット線
＃BL1 (＃BL2, ＃BLm) はnMOS60(62,65) を介してメ
モリセルキャパシタ84(86,88) と接続されており、nMOS
60,62,64のゲートはワード線Ｗ2nと接続されている。nM
OS53(55,57,54,56,58)とメモリセルキャパシタ77(79,8
1,78,80,82)とによりメモリセルMC111 (MC112,M
C11m, MC1n1, MC1n2, MC1nm) を構成している。ま
たnMOS59(61,63,60,62,64)とメモリセルキャパシタ83(8
5,87,84,86,88)とによりメモリセルMC211 (MC212, MC
21m, MC2n1, MC2n2, MC2nm) を構成している。ビッ
ト線BL1, BL2，BLmと、ワード線Ｗ11 (Ｗ1n) との交
点付近には寄生容量Ｃs111, Ｃs112, Ｃs11m (Ｃs1n1,
Ｃs1n2, Ｃs1nm) が存在している。反転ビット線＃B
L1，＃BL2,＃BLmとワード線Ｗ21 (Ｗ2n) との交点付
近は寄生容量Ｃs211, Ｃs212, Ｃs21m（Ｃs2n1，
Ｃs2n2，Ｃs2nm）が存在している。このようにして、メ
モリセルアレイ89,90 には夫々ｎ×ｍ個のメモリセルが
行列状に配置されている。The inverted bit line #BL1 (#BL2 , #BLm ) is
Memory cell capacitor 83 (85,8,8) via nMOS59 (61,63)
7), and the gates of the memory cell capacitors 59, 61, 63 are connected to the word line W21 . The inverted bit line#BL 1 (#BL 2, #BL m ) is connected to the memory cell capacitor 84 (86, 88) via the NMOS 60 (62, 65), nMOS
The gates of 60, 62 and 64 are connected to the word line W2n . nM
OS53 (55,57,54,56,58) and memory cell capacitor 77 (79,8
1,78,80,82) and memory cell MC111 (MC112 , M
C11m , MC1n1 , MC1n2 , MC1nm ). In addition, nMOS59 (61,63,60,62,64) and memory cell capacitor 83 (8
5,87,84,86,88) and memory cell MC211 (MC212 , MC
21m , MC2n1 , MC2n2 , MC2nm ). Parasitic capacitance Cs111 is in the vicinity of the intersection of the bit linesBL 1, BL 2, BL m , the word line W11 and(W 1n), C s112, C s11m (C s1n1,
Cs1n2 , Cs1nm ) exist. Inverted bit line #B
L 1, # BL 2, # BL m is near the intersection between the word line W21 (W2n) parasitic capacitanceC s211, C s212, C s21m (C s2n1,
Cs2n2 , Cs2nm ) exist. In this manner, n × m memory cells are arranged in rows and columns in the memory cell arrays 89 and 90, respectively.
【０００５】次にこの半導体記憶装置のメモリセルMC
111が「Ｈ」を、メモリセルMC112，MC11mが「Ｌ」を
記憶している場合に、ワード線Ｗ11が選択されたときの
メモリセルMC111，MC112，MC11mの読出し動作を図２
のタイミングチャートとともに説明する。Next, the memory cell MC of this semiconductor memory device
When the word line W11 is selected when111 stores “H” and the memory cells MC112 and MC11m store “L”, the read operation of the memory cells MC111 , MC112 and MC11m is performed. Figure 2
It will be described together with the timing chart.
【０００６】ビット線BL1，BL2，BLm，反転ビット線
＃BL1，＃BL2，＃BLmが電源ＶCCの電圧の1/2 である
1/2 ＶCCにプリチャージされている状態で、時点ｔ1で
ワード線Ｗ11が図２(a) に示す如く立上ると、ビット線
BL1, BL2, BLmに夫々「Ｈ」及び「Ｌ」，「Ｌ」のデ
ータが読出される。次に時点ｔ2で図２(g),(h) に示す
如く活性化信号φnを「Ｈ」に活性化信号φpを「Ｌ」
にするとセンスアンプが活性化されてビット線BL2, BL
mが「Ｌ」に、反転ビット線＃BL2, ＃BLmが「Ｈ」に
なる。The bit lines BL1 , BL2 , BLm and the inverted bit lines #BL1 , #BL2 , #BLm are 1/2 of the voltage of the power supply VCC.
When the word line W11 rises as shown in FIG. 2 (a) at the time t1 while precharged to 1/2 VCC , the bit line
BL1 respectively to, BL2, BLm "H" and "L", data of "L" is read. Next, at time t2 , the activation signal φn is set to “H” and the activation signal φp is set to “L” as shown in FIGS.
When set to, the sense amplifier is activated and bit lines BL2 and BL
m to "L", the inverted bit line #BL2, #BLm becomes "H".
【０００７】この電位変化はビット線BL1, BL2, BLm
とワード線Ｗ11との間の寄生容量Ｃs111, Ｃs112, Ｃ
s2nmによる容量結合によって、ワード線Ｗ11, Ｗ12, Ｗ
1nには図２(e) に示すように負の雑音LNが、ワード線Ｗ
21, Ｗ22，Ｗ2nには図２(f) に示すように正の雑音PNが
誘起される。これらのワード線Ｗ11, Ｗ12, Ｗ1n及びＷ
21, Ｗ22, Ｗ2nの電位変化はビット線BL1, BL2, BLm
と反転ビット線＃BL1,＃BL2＃BLmとに容量結合して
与えられ、ビット線BL1には図２(b) に示すように負の
雑音を、反転ビット線＃BL1には正の雑音を誘起する。
この雑音は本来の読出しデータと反対であるため図２
(b) に示す如くビット線BL1、反転ビット線＃BL1の増
幅が失敗してビット線BL1が「Ｌ」、反転ビット線＃BL
1が「Ｈ」になる。This potential change is caused by the bit lines BL1 , BL2 , BLm
Parasitic capacitance Cs111 , Cs112 , C between the word line and the word line W11
By capacitive coupling bys2nm , word lines W11 , W12 , W
As shown in Fig. 2 (e),1n has negative noise LN and word line W
Positive noise PN is induced in21 , W22 , and W2n as shown in FIG. 2 (f). These word lines W11 , W12 , W1n and W
The potential changes of21 , W22 , W2n depend on the bit lines BL1 , BL2 , BLm
And the inverted bit lines #BL1 and #BL2 #BLm are capacitively coupled to the bit line BL1 and negative noise is applied to the inverted bit line #BL1 as shown in FIG. 2B. Induces positive noise.
Since this noise is the opposite of the original read data,
As shown in (b), the amplification of the bit line BL1 and the inverted bit line #BL1 fails, the bit line BL1 is “L”, and the inverted bit line #BL 1
1 becomes "H".
【０００８】[0008]
【発明が解決しようとする課題】このように従来の半導
体記憶装置は、ビット線BL、反転ビット線とワード線と
の間の寄生容量による容量結合で、ワード線が介在した
ビット線間のカップリング雑音が誘起するために、高集
積化することによってメモリセルキャパシタの容量が小
さくなった場合には、より誤動作し易くなる。そこでこ
のような問題を解消するために、従来は例えばIEEE JOU
RNAL OF SOLID-STATE CIRCUITS VOL. SC-15, NO.5, OCT
OBER 1980 P846〜P854に折り返しビット線構成が提案さ
れているが、１ビットのメモリセル領域に２本のワード
線をを配置する必要があって、1 ビットのメモリセル領
域に１本のワード線を配置すればよい図１のオープンビ
ット構成に比べてメモリセルの面積が大きくなり、高集
積化できないという問題がある。As described above, in the conventional semiconductor memory device, the capacitive coupling by the parasitic capacitance between the bit line BL and the inversion bit line and the word line causes the coupling between the bit lines with the word line interposed. Since ring noise is induced, if the capacity of the memory cell capacitor becomes small due to high integration, malfunction will occur more easily. Therefore, in order to solve such a problem, conventionally, for example, IEEE JOU
RNAL OF SOLID-STATE CIRCUITS VOL. SC-15, NO.5, OCT
A folded bit line configuration is proposed in OBER 1980 P846 to P854, but it is necessary to arrange two word lines in a 1-bit memory cell area and one word line in a 1-bit memory cell area. The area of the memory cell becomes larger than that of the open bit configuration of FIG.
【０００９】本発明は斯かる問題に鑑み、高集積化でき
るとともに、カップリング雑音による読出しエラーが生
じることがない半導体記憶装置を提供することを目的と
する。In view of the above problems, it is an object of the present invention to provide a semiconductor memory device which can be highly integrated and in which a read error due to coupling noise does not occur.
【００１０】[0010]
【課題を解決するための手段】第１発明に係る半導体記
憶装置は、第１のデータ線と第１のスイッチを介して接
続される第１のノードと、第２のデータ線と第２のスイ
ッチを介して接続される第２のノードとの間に、直列接
続された第１、第２、第３、第４の一導電型トランジス
タ群及び直列接続された第１、第２、第３、第４の他導
電型トランジスタ群を夫々介装させ、第１の一導電型ト
ランジスタ及び第１の他導電型トランジスタのゲートを
第２のノードと、第４の一導電型トランジスタ及び第４
の他導電型トランジスタのゲートを第１のノードと接続
し、第２、第３の一導電型トランジスタの共通接続部及
び第２、第３の他導電型トランジスタの共通接続部にセ
ンスアンプ活性化信号を、第２、第３の一導電型トラン
ジスタのゲート及び第２、第３の他導電型トランジスタ
のゲートに相補の信号を与えるようにしてあるセンスア
ンプを備える構成にする。A semiconductor memory device according to a first aspect of the present invention includes a first node connected to a first data line via a first switch, a second data line and a second node. First, second, third, and fourth one-conductivity-type transistor groups connected in series and first, second, and third connected in series with a second node connected via a switch. , A fourth group of other conductivity type transistors are respectively interposed, and the gates of the first one conductivity type transistor and the first other conductivity type transistor are connected to the second node, and the fourth one conductivity type transistor and the fourth one conductivity type transistor.
The gate of the other conductivity type transistor is connected to the first node, and the sense amplifier is activated in the common connection part of the second and third one conductivity type transistors and the common connection part of the second and third other conductivity type transistors. A signal is provided with a sense amplifier configured to give a complementary signal to the gates of the second and third one conductivity type transistors and the gates of the second and third other conductivity type transistors.
【００１１】第２発明に係る半導体記憶装置は、第１の
データ線と第１のスイッチを介して接続される第１のノ
ードと、第２のデータ線と第２のスイッチを介して接続
される第２のノードとの間に、直列接続された第１、第
２、第３、第４の一導電型トランジスタ群及び直列接続
された第１、第２、第３、第４の他導電型トランジスタ
群を夫々介装しており、第２の一導電型トランジスタ及
び第２の他導電型トランジスタのゲートを第２のノード
と接続し、第３の一導電型トランジスタ及び第３の他導
電型トランジスタのゲートを第１のノードと接続し、第
２、第３の一導電型トランジスタの共通接続部及び第
２、第３の他導電型トランジスタの共通接続部にセンス
アンプ活性化信号を、第１、第４の一導電型トランジス
タのゲート及び第１、第４の他導電型トランジスタのゲ
ートに相補の信号を与えるようにしてあるセンスアンプ
を備える構成にする。A semiconductor memory device according to a second invention is connected to a first node connected to a first data line via a first switch, and to a second data line connected to a second switch. The first, second, third and fourth one conductivity type transistor groups connected in series and the first, second, third and fourth other conductivity connected in series with the second node. Type transistor groups are respectively interposed, the gates of the second one conductivity type transistor and the second other conductivity type transistor are connected to the second node, and the third one conductivity type transistor and the third other conductivity type transistor are connected. The gate of the type transistor is connected to the first node, and the sense amplifier activation signal is supplied to the common connection portion of the second and third one conductivity type transistors and the common connection portion of the second and third other conductivity type transistors, Gates of first and fourth one conductivity type transistors and first To configure comprising a sense amplifier that is to give a signal complementary to the gate of the fourth opposite conductivity type transistor.
【００１２】[0012]
【作用】第１、第２のデータ線に読出したデータを第
１、第２のスイッチを介してセンスアンプの第１、第２
のノードに与える。第１、第２のノードと、第１、第２
のデータ線とを切り離してセンスアンプを活性化し、第
１のノードと第２のノードとの間の電位差を増幅する。
一導電型トランジスタ群及び他導電型トランジスタ群に
より第１及び第２のノードの電位を固定する。センスア
ンプの増幅データを、先ず第２のノードをフローティン
グ状態にして、第１のノードを第１のデータ線と接続し
て第１のデータ線に与えて第１のデータ線を充電する。
その後、第２のノードを第２のデータ線と接続して第２
のデータ線に与えて第２のデータ線を充電する。これに
より、センスアンプの活性化時及び増幅データの転送時
に、データ線がカップリング雑音の影響をうけない。The data read out to the first and second data lines is transferred to the first and second sense amplifiers via the first and second switches.
To the node. First and second nodes and first and second nodes
The data line is separated from the data line to activate the sense amplifier to amplify the potential difference between the first node and the second node.
The potentials of the first and second nodes are fixed by the one conductivity type transistor group and the other conductivity type transistor group. The amplified data of the sense amplifier is supplied to the first data line by connecting the first node to the first data line by first floating the second node and charging the first data line.
Then, connect the second node to the second data line to
To charge the second data line. As a result, the data line is not affected by the coupling noise when the sense amplifier is activated and when the amplified data is transferred.
【００１３】[0013]
【実施例】以下本発明をその実施例を示す図面により詳
述する。図３及び図４は本発明に係る半導体記憶装置の
構成を示し、シェアド・センスアンプを適用した場合の
模式的構成図である。The present invention will be described in detail below with reference to the drawings showing the embodiments thereof. 3 and 4 show the configuration of a semiconductor memory device according to the present invention, and are schematic configuration diagrams in the case where a shared sense amplifier is applied.
【００１４】センスアンプ201A(201B)のノードSN1 (SN
2) はnMOS６（nMOS16) を介してビット線BL11 (BL21)
と接続されている。センスアンプ201CのノードSN3はnM
OS302 と接続されている。センスアンプ201Aの反転ノー
ド＃SN1はnMOS301 と接続されている。ビット線BL12
(BL22) はnMOS11(21)を介してセンスアンプ201B(201C)
の反転ノード＃SN2 (＃SN3) と接続されている。nMOS
301(６) のゲートはブロック選択信号線φ1R（φ1R）と
接続されている。ノードSN1と反転ノード＃SN1との間
にはnMOS１，２，３，４の直列回路及びpMOS28,29,30,3
1 の直列回路が夫々介装され、また読出し、書込み、イ
コライズ回路202Aが介装されている。nMOS１（４）のゲ
ートは反転ノード＃SN1（ノードSN1）と接続されてい
る。nMOS２と３との共通接続部はｎ型センスアンプ駆動
線SDnAと接続されており、ｎ型センスアンプ駆動線SDnA
はnMOS５を介して接地部ＶSSと接続されている。nMOS２
のゲートは電源線SLAと接続され、電源線SLAは電源Ｖ
CCと接続され、nMOS３のゲートはクロック信号線φ12と
接続されている。pMOS28(31)のゲートは反転ノード＃SN
1 (ノードSN1) と接続されている。pMOS29と30との共
通接続部はｐ型センスアンプ駆動線SDpAと接続されてお
り、ｐ型センスアンプ駆動線SDpAはpMOS27を介して電源
ＶCCと接続されている。pMOS30のゲートはクロック信号
線φ13と接続されており、pMOS29のゲートは接地線ＶEA
と接続され、接地部ＶSSと接続されている。そしてnMOS
１，２，３，４及びpMOS28,29,30,31 によりセンスアン
プ201Aが構成されている。The node SN1 (SN of the sense amplifier 201A (201B)
2 ) is bit line BL11 (BL21 ) via nMOS6 (nMOS16)
Connected with. The node SN3 of the sense amplifier 201C is nM
It is connected to OS302. The inversion node #SN1 of the sense amplifier 201A is connected to the nMOS 301. Bit line BL12
(BL22 ) is the sense amplifier 201B (201C) via nMOS11 (21)
Connected to the reverse node # SN2 (# SN3 ). nMOS
The gate of 301 (6) is connected to the block selection signal line φ1R (φ1R ). A series circuit of nMOSs1 , 2, 3, 4 and pMOSs 28, 29, 30, 3 are provided between the node SN1 and the inversion node #SN1.
The serial circuits of 1 are provided respectively, and the read / write / equalize circuit 202A is also provided. The gate of nMOS1 (4) is connected to the inverting node #SN1 (node SN1 ). The common connection between the nMOSs 2 and 3 is connected to the n-type sense amplifier drive line SDnA , and the n-type sense amplifier drive line SDnA
Is connected to the ground portion VSS via the nMOS 5. nMOS2
The gate is connected to the power supply line SLA, the power supply line SLA power supply V
It is connected toCC and the gate of the nMOS 3 is connected to the clock signal line φ12 . The gate of pMOS28 (31) is the inverting node #SN.
It is connected to1 (node SN1 ). The common connection between the pMOSs 29 and 30 is connected to the p-type sense amplifier drive line SDpA , and the p-type sense amplifier drive line SDpA is connected to the power supply VCC via the pMOS 27. The gate of pMOS 30 is connected to the clock signal line φ13, and the gate of pMOS 29 is the ground line VEA.
Is connected to the ground portion VSS . And nMOS
A sense amplifier 201A is configured by 1, 2, 3, 4 and pMOSs 28, 29, 30, 31.
【００１５】ビット線BL11は、nMOS７（８）を介してメ
モリセルキャパシタ44(45)と接続されており、ビット線
BL12はnMOS９(10)を介してメモリセルキャパシタ46(47)
と接続されている。nMOS７，９のゲートはワード線Ｗ11
と接続されており、pMOS８，10のゲートはダミーワード
線DW1と接続されている。nMOS７（９）とメモリセルキ
ャパシタ44(46)とによりメモリセルMC111 (MC112) が
構成されており、nMOS８(10)とメモリセルキャパシタ45
(47)とによりダミーセル DMC11(DMC12) が構成されてい
る。これらのメモリセルMC111, MC112とダミーセル D
MC11,DMC12とによりメモリセルアレイ42が構成されてい
る。ブロック選択信号線φ2LはnMOS11のゲートと接続さ
れている。The bit line BL11 is connected to the memory cell capacitor 44 (45) through the nMOS 7 (8),
BL12 is a memory cell capacitor 46 (47) via nMOS 9 (10)
Connected with. The gates of nMOS 7 and 9 are word lines W11
The gates of the pMOSs8 and10 are connected to the dummy word line DW1 . The nMOS 7 (9) and the memory cell capacitor 44 (46) form a memory cell MC111 (MC112 ), and the nMOS 8 (10) and the memory cell capacitor 45.
The dummy cell DMC11 (DMC12 ) is constituted by (47). These memory cells MC111 , MC112 and dummy cell D
A memory cell array 42 is constituted by the MC11 and the DMC12 . The block selection signal line φ2L is connected to the gate of the nMOS 11.
【００１６】センスアンプ201BのノードSN2と反転ノー
ド＃SN2との間には、nMOS12,13,14,15 の直列回路及び
pMOS33,34,35,36 の直列回路が夫々介装され、また読出
し、書込み、イコライズ回路202Bが介装されている。nM
OS12(15)のゲートは反転ノード＃SN2 (ノードSN2) と
接続されている。nMOS13と14との共通接続部はセンスア
ンプ駆動線SDnBと接続され、センスアンプ駆動線SDnBは
nMOS52を介して接地部ＶSSと接続されている。nMOS13(1
4)のゲートはクロック信号線φ21 (φ22) と接続されて
いる。pMOS33(36)のゲートは反転ノード＃SN2 (ノード
SN2) と接続されている。pMOS34と35との共通接続部は
ｐ型センスアンプ駆動線SDpBと接続され、ｐ型センスア
ンプ駆動線SDpBはpMOS32を介して電源ＶCCと接続されて
いる。Between the node SN2 of the sense amplifier 201B and the inverting node #SN2 , a series circuit of nMOSs 12, 13, 14, 15 and
A series circuit of pMOSs 33, 34, 35, 36 is provided respectively, and a read / write / equalize circuit 202B is provided. nM
The gate of OS12 (15) is connected to the inverting node #SN2 (node SN2 ). the common connection portion of nMOS13 and 14 are connected to the sense amplifier drive line SDnB, sense amplifier drive line SDnB is
It is connected to the ground portion VSS via the nMOS 52. nMOS13 (1
The gate of 4) is connected to the clock signal line φ21 (φ22 ). The gate of pMOS33 (36) is the inverting node #SN2 (node
SN2 ). The common connection between the pMOSs 34 and 35 is connected to the p-type sense amplifier drive line SDpB, and the p-type sense amplifier drive line SDpB is connected to the power supply VCC via the pMOS 32.
【００１７】pMOS34(35)のゲートはクロック信号線φ24
（φ23）と接続されている。nMOS11(16)のゲートはブロ
ック選択信号線φ2L (φ2R) と接続されている。そして
nMOS12,13,14,15 及びpMOS33,34,35,36 によりセンスア
ンプ201Bが構成されている。ビット線BL21はnMOS17(19)
を介してメモリセルキャパシタ48(49)と接続されてお
り、ビット線BL22はnMOS18(20)を介してメモリセルキャ
パシタ50(51)と接続されている。nMOS17,18 のゲートは
ワード線Ｗ21と接続され、nMOS19,20 のゲートはダミー
ワード線DW2と接続されている。nMOS17(18)とメモリセ
ルキャパシタ48(50)とによりメモリセルMC211 (M
C212) が、nMOS19(20)とメモリセルキャパシタ49(51)
とによりダミーセル DMC21(DMC22) が構成されている。
メモリセルMC211, MC212とダミーセル DMC21,DMC22と
によりメモリセルアレイ43が構成されている。The gate of the pMOS 34 (35) is a clock signal line φ24.
(Φ23 ). The gate of the nMOS 11 (16) is connected to the block selection signal line φ2L (φ2R ). And
The nMOS 12, 13, 14, 15 and the pMOS 33, 34, 35, 36 form a sense amplifier 201B. Bit line BL21 is nMOS 17 (19)
The bit line BL22 is connected to the memory cell capacitor 50 (51) through the nMOS 18 (20). The gates of the nMOSs17 and18 are connected to the word line W21, and the gates of the nMOSs19 and20 are connected to the dummy word line DW2 . With the nMOS 17 (18) and the memory cell capacitor 48 (50), the memory cell MC211 (M
C212) is, NMOS 19 (20) and the memory cell capacitor 49 (51)
And form a dummy cell DMC21 (DMC22 ).
A memory cell array 43 is configured by the memory cells MC211 and MC212 and the dummy cells DMC21 and DMC22 .
【００１８】センスアンプ201CのノードSN3と反転ノー
ド＃SN3との間には、読出し、書込み、イコライズ回路
202Cが介装され、nMOS22,23,24,25 の直列回路及びpMOS
37,38,39,40 の直列回路が夫々介装されている。nMOS22
(25)のゲートは反転ノード＃SN3 (ノードSN3) と接続
されている。nMOS23と24との共通接続部はｎ型センスア
ンプ駆動線SDnCと接続され、ｎ型センスアンプ駆動線SD
nCはnMOS26を介して接地部ＶSSと接続されている。nMOS
23(24)のゲートはクロック信号線φ31（電源線SLC）と
接続されている。電源線SLCは電源ＶCCと接続されてい
る。pMOS38と39との共通接続部はｐ型センスアンプ駆動
線SDpCと接続されており、ｐ型センスアンプ駆動線SDpC
はpMOS41を介して電源ＶCCと接続される。pMOS38(39)の
ゲートはクロック信号線φ34（接地線ＶEC) と接続され
ている。接地線ＶECは接地部ＶSSと接続されている。そ
してnMOS22,23,24,25 及びpMOS37,38,39,40 によりセン
スアンプ201Cが構成されている。なお、メモリセルアレ
イ42,43 はｎ×ｍ個のメモリセルとｍ個のダミーセルと
が行列状に配置されるが、図３及び図４には便宜上、１
行のメモリセルとダミーセルとを２列のみで図示してい
る。A read / write / equalize circuit is provided between the node SN3 of the sense amplifier 201C and the inversion node #SN3.
202C is inserted, nMOS22,23,24,25 series circuit and pMOS
37,38,39,40 series circuits are inserted respectively. nMOS22
The gate of (25) is connected to the inverting node #SN3 (node SN3 ). The common connection between the nMOSs 23 and 24 is connected to the n-type sense amplifier drive line SDnC, and the n-type sense amplifier drive line SD
nC is connected to the ground portion VSS via the nMOS 26. nMOS
The gate of 23 (24) is connected to the clock signal line φ31 (power supply line SLC ). The power supply line SLC is connected to the power supply VCC . The common connection between pMOS 38 and 39 is connected to the p-type sense amplifier drive line SDpC , and the p-type sense amplifier drive line SDpC
Is connected to the power supply VCC through pMOS41. The gate of the pMOS 38 (39) is connected to the clock signal line φ34 (ground line VEC ). The ground line VEC is connected to the ground portion VSS . The nMOSs 22,23,24,25 and the pMOSs 37,38,39,40 constitute a sense amplifier 201C. In the memory cell arrays 42 and 43, n × m memory cells and m dummy cells are arranged in a matrix, but in FIG. 3 and FIG.
The memory cells in the rows and the dummy cells are shown in only two columns.
【００１９】次にこの半導体記憶装置のメモリセルMC
111が「Ｈ」、MC112が「Ｌ」を記憶している場合に、
ワード線Ｗ11を選択したときの動作を図５（実線側）及
び図６に示す各部信号のタイミングチャートとともに説
明する。Next, the memory cell MC of this semiconductor memory device
When 111 stores "H" and MC112 stores "L",
The operation when the word line W11 is selected will be described with reference to the timing charts of the signals of the respective parts shown in FIG. 5 (solid line side) and FIG.
【００２０】ビット線BL11，BL12，BL21，BL22及びセン
スアンプ201AのノードSN1, 反転ノード＃SN1、センス
アンプ201BのノードSN2, 反転ノード＃SN2、センスア
ンプ201CのノードSN3, 反転ノード＃SN3が予め、電源
ＶCCの電圧の1/2 である1/2ＶCCにプリチャージされて
いる。Bit lines BL11 , BL12 , BL21 , BL22 and node SN1 of sense amplifier 201A, inverted node #SN1 , node SN2 of sense amplifier 201B, inverted node #SN2 , node of sense amplifier 201C The SN3 and the inversion node #SN3 are precharged in advance to 1 / 2VCC which is 1/2 of the voltage of the power supply VCC .
【００２１】さて、時点ｔ1でワード線Ｗ11が図５(D)
に示す如く「Ｈ」に立上るとメモリセルMC111, MC112
が選択されて、ビット線BL11に「Ｈ」のデータが、ビッ
ト線BL12に「Ｌ」のデータが読出されてビット線BL11の
電位が上昇し、ビット線ＢＬ１２の電位が下降するが、
クロック信号φ１Ｒ， φ2Lは図５(E),(F) に示す如く
「Ｈ」であるからnMOS６，11がともにオンしていてノー
ドSN1の電位が上昇し、反転ノード＃SN2の電位が下降
する。ワード線Ｗ11の電位上昇と同時にダミーワード線
DW1の電位が図５(B) に示す如く下降していて、ワード
線Ｗ11とビット線BL11,BL12とのカップリング雑音を相
殺する効果がある。Now, at time t1 , the word line W11 is changed to the one shown in FIG. 5 (D).
As shown in, the memory cells MC111 and MC112 rise to “H”.
There is selected, the data of "H" to the bit line BL11 can be data read "L" to the bit line BL12 increases the potential of the bit line BL11, the potential of the bit line BL12 is lowered But,
Since the clock signals φ1R and φ2L are “H” as shown in FIGS. 5E and 5F, the nMOSs 6 and 11 are both turned on, the potential of the node SN1 rises, and the inversion node #SN2 The potential drops. Dummy word line at the same time as the potential of word line W11 rises
The potential of DW1 drops as shown in FIG. 5 (B), which has the effect of canceling the coupling noise between the word line W11 and the bit lines BL11 and BL12 .
【００２２】次に時点ｔ2でクロック信号φ1R ,φ2L ,
φ2R ,φ3Lを図５(E),(F),(Q),(R)に示す如く「Ｌ」に
してビット線BL11をセンスアンプ201Aから切離す。右端
のセンスアンプ201C側に設けているnMOS302 はワード線
とビット線との間に存在する寄生容量のバランスをとる
ためのダミーのトランジスタである。Next, at time t2 , the clock signals φ1R , φ2L ,
φ2R and φ3L are set to “L” as shown in FIGS. 5E, 5F, 5Q and 5R to disconnect the bit line BL11 from the sense amplifier 201A. The nMOS 302 provided on the sense amplifier 201C side at the right end is a dummy transistor for balancing the parasitic capacitance existing between the word line and the bit line.
【００２３】時点ｔ3でクロック信号φ1p ,φ2pを図５
(G),(I) に示す如く「Ｌ」に、クロック信号φ1n, φ2n
を図５(H),(J) に示す如く「Ｈ」にしてnMOS５，52をオ
ンさせてセンスアンプ201A,201B を活性化して、ノード
SN1、反転ノード＃SN1との電位差及びノードSN2と反
転ノード＃SN2との電位差を増幅する。At the time point t3 , the clock signals φ1p and φ2p areoutput as shown in FIG.
Clock signals φ1n and φ2n are set to “L” as shown in (G) and (I).
Is set to “H” as shown in FIGS. 5 (H) and (J) to turn on the nMOSs 5 and 52 to activate the sense amplifiers 201A and 201B, and
The potential difference between SN1 and the inversion node #SN1 and the potential difference between the node SN2 and the inversion node #SN2 are amplified.
【００２４】このとき、ノードSN1, 反転ノード＃SN1
及びノードSN2, 反転ノード＃SN2はビット線BL11及び
ビット線BL12から切離されているので、オープン・ビッ
ト線の場合の如き、ワード線を介したビット線間のカッ
プリング雑音の影響をうけずにセンスアンプ201A,201B
は安定に増幅し、図６(A),(B) に示す如くノードSN1と
反転ノード＃SN1との間、及びノードSN2と反転ノード
＃SN2との間の電位差が大きくなる。At this time, the node SN1 and the inverted node #SN1
Since the node SN2 and the inversion node #SN2 are separated from the bit line BL11 and the bit line BL12 , the coupling noise between the bit lines via the word line, such as in the case of the open bit line, is eliminated. Sense amplifiers 201A and 201B without being affected
Is stably amplified, and the potential differences between the node SN1 and the inverting node #SN1 and between the node SN2 and the inverting node #SN2 become large as shown in FIGS. 6 (A) and 6 (B).
【００２５】次に増幅したデータをビット線BL11, BL12
に転送してメモリセルに再書込みをする場合、先ず、時
点ｔ4で図５(L),(K) に示す如くクロック信号φ13を
「Ｈ」に、クロック信号φ12を「Ｌ」に、図５(M),(P)
に示す如くクロック信号φ21を「Ｌ」にクロック信号φ
24を「Ｈ」にして、反転ノード＃SN1及びノードSN1の
電位を保持する。Next, the amplified data is transferred to the bit lines BL11 and BL12
When the data is transferred to the memory cell and rewritten to the memory cell, first, at time t4 , the clock signal φ13 is changed to “H” and the clock signal φ12 is changed to “L” as shown in FIGS. 5 (L) and 5 (K). , Fig.5 (M), (P)
Clock signal φ21 is set to “L” as shown in
24 is set to “H” to hold the potentials of the inversion node #SN1 and the node SN1 .
【００２６】次に時点ｔ5で図５(E),(F) に示す如くク
ロック信号φ1R ,φ2Lをともに「Ｈ」にして、ノードSN
1とビット線BL11とを、また反転ノード＃SN2とビット
線BL12とを接続する。ビット線BL11は、反転ノード＃SN
1が「Ｌ」であるから、pMOS29,28 の経路で「Ｈ」に充
電される。またビット線BL12はノードSN2が「Ｈ」であ
るから、nMOS15,14 の経路で「Ｌ」に放電される。この
ときオープンビット線構成のように、ワード線が介在し
たビット線間の容量結合による雑音LN,PN が図６(A),
(B) に示す如く生じるが、反転ノード＃SN1及びノード
SN2の電位はnMOS３，pMOS30及びnMOS13, pMOS34, nMOS
16がオフであるから雑音LN,PN が生じても反転ノード＃
SN1, ノードSN2の電位が変動せず、ビット線BL11, BL
12には安定にデータの再書込みが行われて、図６(C),
(D) に示す如くビット線BL11が「Ｈ」に、ビット線BL12
が「Ｌ」になり、メモリセルMC111が「Ｈ」に、メモリ
セルMC112が「Ｌ」にデータが再書込みされる。Next, at time t5 , both the clock signals φ1R and φ2L are set to “H” as shown in FIGS.
1 is connected to the bit line BL11 , and the inversion node #SN2 is connected to the bit line BL12 . Bit line BL11 has inverted node #SN
Since 1 is "L", it is charged to "H" through the path of pMOS29,28. Further, since the node SN2 is “H”, the bit line BL12 is discharged to “L” in the path of the nMOSs 15 and 14. At this time, as in the open bit line configuration, noise LN, PN due to capacitive coupling between the bit lines with the word lines interposed is shown in FIG.
It occurs as shown in (B), but the reverse node #SN1 and the node
The potential of SN2 is nMOS3, pMOS30 and nMOS13, pMOS34, nMOS
Since 16 is off, the inversion node #
The potential of SN1 and node SN2 does not change, and bit lines BL11 and BL
Data is rewritten to12 in a stable manner, as shown in FIG.
As shown in (D), the bit line BL11 becomes “H”, and the bit line BL12
There becomes "L", the memory cell MC111 is "H", the memory cell MC112 is data in the "L" is rewritten.
【００２７】時点ｔ6に図５(K),(L) に示す如くクロッ
ク信号φ12が「Ｈ」、クロック信号φ13が「Ｌ」となっ
た後、クロック信号φ2Rを図５(Q) に示す如く「Ｈ」に
なるとビット線BL21が「Ｈ」に充電される。ビット線BL
21を充電するときに、オープンビット線構成の場合と同
様にワード線を介したビット線間のカップリング雑音が
生じるが、反転ノード＃SN2の電位が完全に「Ｌ」にな
っており、またそれに接続されているビット線BL12の容
量が大きいので、発生した雑音によってビット線BL12及
びBL21の電位が反転する誤動作をすることがない。At time t6, after the clock signal φ12 becomes “H” and the clock signal φ13 becomes “L” as shown in FIGS. 5 (K) and 5 (L), the clock signal φ2R is changed to FIG. 5 (Q). as shown in) becomes the "H" bit line BL21 is charged to "H". Bit line BL
When charging21 , the coupling noise between the bit lines via the word line is generated as in the case of the open bit line configuration, but the potential of the inversion node #SN2 is completely “L”, Further, since the capacitance of the bit line BL12 connected to it is large, there is no erroneous operation in which the potentials of the bit lines BL12 and BL21 are inverted due to the generated noise.
【００２８】時点ｔ8で図５(D) に示す如くワード線Ｗ
11を立下げ、時点ｔ9でクロック信号φ1p ,φ2pを図５
(G),(I) に示す如くともに「Ｈ」にし、クロック信号φ
1n,φ2nを図５(H),(J) に示す如くともに「Ｌ」にして
センスアンプ201A,201B を非活性化する。そして時点ｔ
10でビット線BL11, BL12，BL21, BL22及びノードSN1, S
N2, 反転ノード＃SN1, ＃SN2を図６(C),(D),(E),(F)
及び(A),(B) に示す如く電源ＶCCの電圧の1/2 である1
/2 ＶCCにする。At time t8 , the word line W as shown in FIG.
11 fall point, at time t9 the clock signal phi1p, figure phi2p 5
Set both to "H" as shown in (G) and (I), and clock signal φ
1n and φ2n are both set to “L” as shown in FIGS. 5 (H) and 5 (J) to deactivate the sense amplifiers 201A and 201B. And time t
Bit lines10 BL 11, BL 12, BL 21, BL 22 and node SN1, S
N2 and inverted nodes #SN1 and #SN2 are shown in FIG. 6 (C), (D), (E), (F).
And as shown in (A) and (B), it is 1/2 of the voltage of the power source VCC.
Set to / 2 VCC .
【００２９】なお、メモリセルMC211が「Ｈ」、メモリ
セルMC212が「Ｌ」を記憶している場合に、ワード線Ｗ
21を選択したときは図５に示す破線側及び図７に示す各
部信号のタイミングチャートの如く動作し、この場合の
動作はワード線Ｗ11が選択された場合と同様である。When the memory cell MC211 stores "H" and the memory cell MC212 stores "L", the word line W
When 21 is selected, the operation is as shown in the timing chart of the signals on the broken line side in FIG. 5 and each part shown in FIG. 7, and the operation in this case is the same as when the word line W11 is selected.
【００３０】図８は、図３及び図４に示した読出し、書
込み、イコライズ回路202A (202B,202C)の一例を示す模
式的構成図である。ノードSN1 (SN2, SN3) と反転ノ
ード＃SN1 (＃SN2, ＃SN3) との間に、nMOS101 及び
nMOS99と100 との直列回路が夫々介装されている。nMOS
99,100,101の各ゲートはイコライズ信号線BLEQと接続さ
れている。nMOS99と100 との共通接続部はプリチャージ
電位線PCV と接続されている。読出し信号線ＯはnMOS91
と93との直列回路を介して接地部ＶSSと接続されてお
り、nMOS93のゲートはノードSN1 (SN2, SN3) と接続
されている。FIG. 8 is a schematic diagram showing an example of the read / write / equalize circuit 202A (202B, 202C) shown in FIGS. 3 and 4. NodeSN 1 (SN 2, SN 3 ) and inverting node#SN 1 (#SN 2, #SN 3 ) between the, NMOS 101 and
A series circuit of nMOS99 and 100 is provided respectively. nMOS
Each gate of 99, 100, 101 is connected to the equalize signal line BLEQ. The common connection between nMOS99 and 100 is connected to the precharge potential line PCV. The read signal line O is nMOS91
When through the series circuit is connected to the ground portion VSS and 93, the gate of nMOS93 is connected to the nodeSN 1 (SN 2, SN 3 ).
【００３１】反転読出し信号線＃ＯはnMOS92と94との直
列回路を介して接地部ＶSSと接続されており、nMOS94の
ゲートは反転ノード＃SN1 (＃SN2, ＃SN3) と接続さ
れている。書込み信号線ＩはnMOS95と97との直列回路を
介してノードSN1 (SN2, SN3) と接続されている。反
転書込み信号＃ＩはnMOS96と98との直列回路を介して反
転ノード＃SN1 (＃SN2, ＃SN3) と接続されている。
nMOS97,98 の各ゲートはワード線Ｗと接続されている。
nMOS91,92,95,96 の各ゲートは列選択信号線Ｙと接続さ
れている。The inverted read signal line #O is connected to the ground portion VSS via a series circuit of nMOS 92 and 94, and the gate of the nMOS 94 is connected to the inverted node #SN1 (#SN2 , #SN3 ). Has been done. The write signal line I is connected to the node SN1 (SN2 , SN3 ) via a series circuit of nMOS 95 and 97. The inverted write signal #I is connected to the inverted node #SN1 (#SN2 , #SN3 ) via the series circuit of the nMOSs 96 and 98.
The gates of the nMOSs 97 and 98 are connected to the word line W.
The gates of the nMOSs 91, 92, 95, 96 are connected to the column selection signal line Y.
【００３２】この読出し、書込み、イコライズ回路202A
(202B,202C) のイコライズ動作は、図５に示す時点ｔ10
でイコライズ信号BLEQを「Ｈ」にすると、読出し、書込
み、イコライズ回路202Bの場合は、「Ｈ」に充電された
ビット線BL21及び「Ｌ」に充電されたビット線BL12がnM
OS101 で短絡されて、ビット線BL21及びBL12が略1/2Ｖ
CCに充電される。ビット線BL21及びBL12の電源ＶCCの電
圧の1/2 である1/2 ＶCCからのずれは、nMOS99,100及び
プリチャージ電位線PCV を介してビット線BL21, BL12が
電圧1/2 ＶCCの図示しないプリチャージ電源に接続され
ることにより補正される。This read / write / equalize circuit 202A
The equalizing operation of (202B, 202C) is performed at time t10 shown in FIG.
In when the equalize signal BLEQ to "H", reading, programming, if the equalizing circuit 202B, the bit line BL12, which is charged to the bit line is charged to the "H" BL21 and "L" nM
Shorted by OS101, bit lines BL21 and BL12 are about 1 / 2V
Charged toCC . The deviation of 1/2 of the voltage of the power supply VCC of the bit lines BL21 and BL12 from 1/2 VCC causes the voltage of the bit lines BL21 and BL12 to pass through the nMOS 99, 100 and the precharge potential line PCV. It is corrected by connecting to a precharge power source (not shown) of 1/2 VCC .
【００３３】読出し、書込み、イコライズ回路202Aの場
合はビット線BL11、センスアンプ201AのノードSN1、反
転ノード＃SN1はnMOS99,100を介して電圧1/2 ＶCCのプ
リチャージ電源により充電される。またnMOS101 がオン
するのでノードSN1, 反転ノード＃SN1は同電位にな
る。読出し、書込み、イコライズ回路202Bは、ビット線
BL21とBL12とを短絡することによって略1/2 ＶCCを発生
することができたが、読出し、書込み、イコライズ回路
202Aは、nMOS99,100により電圧1/2 ＶCCに充電すること
になる。したがって、読出し、書込み、イコライズ回路
202AのnMOS99,100のチャネル幅は、読出し、書込み、イ
コライズ回路202Bのチャネル幅より大きくしておけば、
イコライズ動作が高速になる。なお、読出し、書込み、
イコライズ回路202Cの動作は、読出し、書込み、イコラ
イズ回路202Aの動作と同様である。In the case of the read / write / equalize circuit 202A, the bit line BL11 , the node SN1 of the sense amplifier 201A, and the inversion node #SN1 are charged by the precharge power source of voltage 1/2 VCC through the nMOS 99,100. To be done. Since the nMOS 101 is turned on, the node SN1 and the inversion node #SN1 have the same potential. Read / write / equalize circuit 202B is a bit line
About 1/2 VCC could be generated by short-circuiting BL21 and BL12 , but read, write and equalize circuits
202A will be charged to a voltage of 1/2 VCC by the nMOS 99,100. Therefore, read, write, equalize circuit
If the channel width of nMOS99,100 of 202A is larger than the channel width of read / write / equalize circuit 202B,
Equalize operation becomes faster. Note that reading, writing,
The operation of the equalize circuit 202C is similar to that of the read, write, and equalize circuit 202A.
【００３４】次にデータの読出し動作は、図５に示す時
点ｔ1でワード線Ｗが選択されれば列選択信号線Ｙを
「Ｈ」にすることにより行われる。センスアンプ201Aの
ノードSN1が反転ノード＃SN1よりも高い (低い) とき
は、読出し信号線Ｏに、反転読出し信号線＃Ｏより大き
い（小さい）電流が流れるので、この電流差を検知して
読出しを行う。[0034] Then the data read operation is performed by once in the time t1 shown in FIG. 5 the word line W is selected a column selection signal line Y to "H". When the node SN1 of the sense amplifier 201A is higher (lower) than the inversion node #SN1 , a larger (smaller) current than the inverted read signal line #O flows through the read signal line O, so this current difference is detected. To read.
【００３５】書込み動作は、例えば図５に示す時点ｔ7
でワード線Ｗを「Ｈ」にし、列選択信号線Ｙを「Ｈ」に
することにより、書込み信号線Ｉ、反転書込み信号線＃
Ｉのデータを、センスアンプのノードSN1 (SN2, S
N3),反転ノード＃SN1 (＃SN2, ＃SN3) 及びビット線
に伝達することにより行う。The write operation is performed, for example, at time t7 shown in FIG.
By setting the word line W to "H" and the column selection signal line Y to "H", the write signal line I and the inverted write signal line #
I data is transferred to the node SN1 (SN2 , S of the sense amplifier).
N3 ), the inversion node #SN1 (#SN2 , #SN3 ) and the bit line.
【００３６】なお、図３, 図４に示す半導体記憶装置は
図９に示した各部信号のタイミングチャートにより制御
することができる。この図９に示したタイミングチャー
トを説明する。なお、メモリセルアレイ42が選択された
ときは実線で示す如く、メモリセルアレイ43が選択され
たときは破線で示す如く変化する。The semiconductor memory device shown in FIGS. 3 and 4 can be controlled by the timing chart of the signals of the respective parts shown in FIG. The timing chart shown in FIG. 9 will be described. When the memory cell array 42 is selected, it changes as shown by a solid line, and when the memory cell array 43 is selected, it changes as shown by a broken line.
【００３７】時点ｔ1で図９(D) に示す如くワード線Ｗ
21が「Ｈ」になると、図９(B) に示す如くダミーワード
線DW1が「Ｌ」となって、ワード線とビット線のカップ
リング雑音を相殺する。At time t1 , as shown in FIG. 9D, the word line W
When21 becomes "H", the dummy word line DW1, as shown in FIG. 9 (B) is "L", to cancel the coupling noise of the word lines and bit lines.
【００３８】次に時点ｔ2で図９(E),(F),(Q),(R) で示
す如くクロック信号φ1R ,φ2L ,φ2R ,φ3Lが「Ｌ」と
なってビット線とセンスアンプとを切離す。時点ｔ3で
図９(H),(J) に示す如くクロック信号φ1n, φ2nを
「Ｈ」とし、図９(G),(I) に示す如くクロック信号φ1p
,φ2pを「Ｌ」としてセンスアンプ201A,201B を活性化
してノードSN1と反転ノード＃SN1との電位差及びノー
ドSN2と反転ノード＃SN2との電位差を増幅する。時点
ｔ4で図９(K) に示す如くクロック信号φ12を「Ｌ」
に、図９(L) に示す如くクロック信号φ13を「Ｈ」に、
クロック信号φ21を図９(M) に示す如く「Ｌ」に、図９
(P) に示す如くクロック信号φ24を「Ｈ」として、nMOS
３，pMOS30及びnMOS13, pMOS34をオフさせて反転ノード
＃SN1及びノードSN2の電位を固定する。Next, at time t2 , the clock signals φ1R , φ2L , φ2R and φ3L become “L” as shown in FIGS. 9 (E), (F), (Q), and (R), and the bits are changed. Separate the line from the sense amplifier. Figure 9 (H) at time t3, the clock signal as shown in (J) φ1n, φ the2n to "H", Fig. 9 (G), the clock signal phi1p as shown in (I)
, φ2p is set to “L” to activate the sense amplifiers 201A and 201B to amplify the potential difference between the node SN1 and the inversion node #SN1 and the potential difference between the node SN2 and the inversion node #SN2 . At time t4 , the clock signal φ12 is set to “L” as shown in FIG. 9 (K).
Then, as shown in FIG. 9 (L), set the clock signal φ13 to “H”,
Set the clock signal φ21 to “L” as shown in FIG.
As shown in (P), the clock signal φ24 is set to “H” and the nMOS
3, pMOS 30 and NMOS 13, PMOS 34 turns off the by fixing the potential of the inverting node #SN1 and node SN2.
【００３９】時点ｔ5でクロック信号φ1R ,φ2Lを図９
(E),(F) に示す如く、ともに「Ｈ」としてnMOS６，11を
オンさせてビット線BL11, BL12を、反転ノード＃SN1,
ノードSN2の電位にしたがって充放電する。これにより
メモリアルセルには、当初記憶していたデータが再書込
みされる。時点ｔ6でクロック信号φ12を図９(K) に示
す如く「Ｈ」に、クロック信号φ13を図９(L) に示す如
く「Ｌ」に、クロック信号φ21を図９(M) に示す如く
「Ｈ」に、クロック信号φ24を図９(P) に示す如く
「Ｌ」とすることにより、センスアンプ201A,201B をオ
ン状態に復帰させる。At the time point t5 , the clock signals φ1R and φ2L are shown in FIG.
As shown in (E) and (F), the nMOSs 6 and11 are both turned to "H" to turn on the bit lines BL11 and BL12 , and the inversion nodes #SN1 and
Charges and discharges according to the potential of node SN2 . As a result, the initially stored data is rewritten in the memorial cell. At time t6 , the clock signal φ12 is changed to “H” as shown in FIG. 9 (K), the clock signal φ13 is changed to “L” as shown in FIG. 9 (L), and the clock signal φ21 is changed to FIG. 9 (M). By setting the clock signal φ24 to “H” and the clock signal φ24 to “L” as shown in FIG. 9 (P), the sense amplifiers 201A and 201B are returned to the ON state.
【００４０】時点ｔ11でクロック信号φ1pを図９(G) に
示す如く「Ｈ」、φ1nを図９(H) に示す如く「Ｌ」、φ
2pを図９(I) に示す如く「Ｈ」、φ2nを図９(J) に示す
如く「Ｌ」としてセンスアンプ201A,201B を非活性化す
る。時点ｔ12にクロック信号φ2R ,φ3Lを図９(Q),(R)
に示す如く「Ｈ」とするとともに、読出し、書込み、イ
コライズ回路202Bを活性化させることにより、ビット線
BL21, BL22及びセンスアンプ201BのノードSN2、反転ノ
ード＃SN2の電位を1/2 ＶCCにイコライズする。At time t11 , the clock signal φ1p is “H” as shown in FIG. 9 (G), and φ1n is “L” as shown in FIG. 9 (H), φ
2p is set to “H” as shown in FIG. 9 (I) and φ2n is set to “L” as shown in FIG. 9 (J) to deactivate the sense amplifiers 201A and 201B. At time t12 , the clock signals φ2R and φ3L aresupplied to FIGS. 9 (Q) and (R).
The bit line is set to "H" as shown in, and the read / write / equalize circuit 202B is activated.
The potentials of BL21 , BL22 and the node SN2 of the sense amplifier 201B and the inversion node #SN2 are equalized to 1/2 VCC .
【００４１】時点ｔ1でワード線Ｗ21が「Ｈ」になった
場合の動作は図９に破線で示したようになり、その動作
については前述したと同様である。図10はセンスアンプ
201A (201B,201C)の他の実施例を示す構成図である。ノ
ードSN1 (SN2, SN3) と反転ノード＃SN1 (＃SN2,
＃SN3) との間に、nMOS191,192,193,194 の直列回路及
びpMOS197,198,199,200 の直列回路が夫々介装されてい
る。nMOS192 のゲートは反転ノード＃SN1 (＃SN2, ＃
SN3) と接続され、nMOS193 のゲートはノードSN1 (SN
2, SN3) と接続されている。nMOS192 と193 との共通
接続部はｎ型センスアンプ駆動線SDnと接続されてお
り、ｎ型センスアンプ駆動線SDnnMOS195 を介して接地
部ＶSSと接続される。nMOS191 のゲートはクロック信号
線φi1と接続され、nMOS194 のゲートはクロック信号線
φi2と接続されている。The operation when the word line W21 becomes "H" at time t1 is as shown by the broken line in FIG. 9, and the operation is the same as that described above. Figure 10 shows a sense amplifier
It is a block diagram which shows the other Example of 201A (201B, 201C). Node SN1 (SN2 , SN3 ) and inverted node #SN1 (# SN2 ,
#SN3 ), a series circuit of nMOS 191, 192, 193, 194 and a series circuit of pMOS 197, 198, 199, 200 are respectively interposed. The gate of nMOS192 is the inverting node # SN1 (# SN2 , #
SN3 ) and the gate of nMOS193 is connected to node SN1 (SN
2 , SN3 ). the common connection portion between the nMOS192 and 193 is connected to the n-type sense amplifier drive line SDn, it is connected to a ground portion VSS via the n-type sense amplifier drive line SDn nMOS195. The gate of the nMOS 191 is connected to the clock signal line φi1 and the gate of the nMOS 194 is connected to the clock signal line φi2 .
【００４２】pMOS198 のゲートは反転ノード＃SN1 (＃
SN2, ＃SN3) と接続され、pMOS199 のゲートはノード
SN1 (SN2, SN3) と接続されている。pMOS198 と199
との共通接続部はｐ型センスアンプ駆動線SDpと接続さ
れ、ｐ型センスアンプ駆動線SDpはpMOS196 を介して電
源ＶCCと接続される。pMOS197 はクロック信号線φ
i4と、pMOS200 はクロック信号線φi3と接続されてい
る。nMOS195 のゲートにはクロック信号線φinが、pMOS
196 のゲートはクロック信号線φipが接続される。The gate of pMOS198 is the inverting node #SN1 (#
SN2 , # SN3 ) and the gate of pMOS199 is a node
It is connected to SN1 (SN2 , SN3 ). pMOS198 and 199
The common connection portion with and is connected to the p-type sense amplifier drive line SDp, and the p-type sense amplifier drive line SDp is connected to the power supply VCC via the pMOS 196. pMOS197 is clock signal line φ
i4 and pMOS200 are connected to the clock signal line φi3 . The clock signal line φin is connected to the pMOS
The clock signal line φip is connected to the gate of 196.
【００４３】このセンスアンプに接続するクロック信号
線φin，φip ,φi1 ,φi2，φi3 ,φi4の代わりに、図
３, 図４に示すセンスアンプに接続されるクロック信号
線φ1n, φ1p ,電源線ＶCC, クロック信号線φ12,
φ13, 接地線ＶEA又はクロック信号線φ2n, φ2p ,
φ21, φ22, φ23，φ24又はクロック信号線φ3n，
φ3p，電源線ＶCC，接地線ＶEC，クロック信号線φ34を
接続しても、図３, 図４に示したセンスアンプと同様の
動作をし、同様の効果が得られる。Instead of the clock signal lines φin , φip , φi1 , φi2 , φi3 , and φi4 connected to this sense amplifier, the clock signal lines φ connected to the sense amplifier shown in FIGS.1n , φ1p , power supply line VCC , clock signal line φ12 ,
φ13 , ground line VEA or clock signal line φ2n , φ2p ,
φ21 , φ22 , φ23 , φ24 or clock signal line φ3n ,
Even if φ3p , the power supply line VCC , the ground line VEC , and the clock signal line φ34 are connected, the same operation as that of the sense amplifier shown in FIGS. 3 and 4 is obtained, and the same effect is obtained.
【００４４】[0044]
【発明の効果】以上詳述したように本発明によれば、ワ
ード線とビット線との間に存在する寄生容量に起因する
カップリング雑音の影響を、ビット線がうけることがな
いから、メモリセルの領域に１本のワード線のみを配置
して集積度を高めることによりメモリセルの容量が小さ
くなっても、データの読出し、再書込みの動作が安定し
て、読出し、書込みエラーが発生しない。それにより本
発明は読出し、書込みエラーが発生せず、高集積化が図
れる半導体記憶装置を提供できる優れた効果を奏する。As described above in detail, according to the present invention, since the bit line is not affected by the coupling noise due to the parasitic capacitance existing between the word line and the bit line, the memory is not affected. Even if the capacity of the memory cell is reduced by arranging only one word line in the cell area to increase the degree of integration, the data read / write operation is stable and no read / write error occurs. .. As a result, the present invention has an excellent effect that a read / write error does not occur and a semiconductor memory device that can be highly integrated can be provided.
【図１】従来の半導体記憶装置の模式的構成図である。FIG. 1 is a schematic configuration diagram of a conventional semiconductor memory device.
【図２】従来の半導体記憶装置の各部信号のタイミング
チャートである。FIG. 2 is a timing chart of signals of respective parts of the conventional semiconductor memory device.
【図３】本発明に係る半導体記憶装置の模式的構成図の
半部である。FIG. 3 is a half of a schematic configuration diagram of a semiconductor memory device according to the present invention.
【図４】本発明に係る半導体記憶装置の模式的構成図の
半部である。FIG. 4 is a half part of a schematic configuration diagram of a semiconductor memory device according to the present invention.
【図５】本発明に係る半導体記憶装置の各部信号のタイ
ミングチャートである。FIG. 5 is a timing chart of signals of respective parts of the semiconductor memory device according to the present invention.
【図６】ワード線Ｗ11を選択した場合のビット線及びノ
ードの電位変化を示すタイミングチャートである。FIG. 6 is a timing chart showing potential changes of bit lines and nodes when a word line W11 is selected.
【図７】ワード線Ｗ21を選択した場合のビット線及びノ
ードの電位変化を示すタイミングチャートである。FIG. 7 is a timing chart showing potential changes of bit lines and nodes when the word line W21 is selected.
【図８】読出し、書込み、イコライズ回路の模式的構成
図である。FIG. 8 is a schematic configuration diagram of a read / write / equalize circuit.
【図９】本発明に係る半導体記憶装置の各部信号の他の
タイミングチャートである。FIG. 9 is another timing chart of signals of respective parts of the semiconductor memory device according to the present invention.
【図１０】センスアンプの他の実施例を示す模式的構成
図である。FIG. 10 is a schematic configuration diagram showing another embodiment of the sense amplifier.
１，２，３〜26,301,302 nMOSFET 27,28,29〜41 pMOSFET 44,45 〜51 メモリセルキャパシタ 201A,201B,201C センスアンプ 202A,202B,202C 読出し、書込み、イコライズ回路 BL11, BL12, BL21, BL22 ビット線 Ｗ11, Ｗ21 ワード線 DW1, DW2 ダミーワード線 SN1, SN2, SN3 ノード ＃SN1, ＃SN2, ＃SN3 反転ノード MC111, MC112, MC211, MC212 メモリセル DMC11,DMC12,DMC21,DMC22 ダミーセル SDnA, SDnB, SDnC ｎ型センスアンプ駆動線 SDpA, SDpB, SDpC ｐ型センスアンプ駆動線 SLA, SLC 電源線 φ12, φ13, φ21, φ22, φ23，φ24，φ31 クロック
信号線 φ1R ,φ2L ,φ2R ,φ3L ,φ3R クロック信号線1,2,3 to 26,301,302 nMOSFET 27,28,29 to 41 pMOSFET 44,45 to 51 Memory cell capacitor 201A, 201B, 201C Sense amplifier 202A, 202B, 202C Read, write, equalize circuit BL11 , BL12 , BL21 , BL22 bit line W11, W21 word lines DW1, DW2 dummy word line SN1, SN2, SN3 node #SN1, #SN2, #SN3 inverting node MC111, MC112, MC211 , MC212 Memory cell DMC11 , DMC12 , DMC21 , DMC22 Dummy cell SDnA , SDnB , SDnC n type sense amplifier drive line SDpA , SDpB , SDpC p type sense amplifier drive line SLA , SLC power lineφ 12, φ 13, φ 21 , φ 22, φ 23, φ 24, φ 31 clock signal lineφ 1R, φ 2L, φ 2R , φ 3L, φ 3R clock signal line
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4151919AJPH05342854A (en) | 1992-06-11 | 1992-06-11 | Semiconductor memory |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4151919AJPH05342854A (en) | 1992-06-11 | 1992-06-11 | Semiconductor memory |
| Publication Number | Publication Date |
|---|---|
| JPH05342854Atrue JPH05342854A (en) | 1993-12-24 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4151919APendingJPH05342854A (en) | 1992-06-11 | 1992-06-11 | Semiconductor memory |
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|---|---|
| JP (1) | JPH05342854A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005503663A (en)* | 2001-06-08 | 2005-02-03 | マイクロン テクノロジー インコーポレイテッド | Sense amplifier and architecture for open digit arrays |
| US7471112B2 (en) | 2005-11-16 | 2008-12-30 | Elpida Memory, Inc. | Differential amplifier circuit |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005503663A (en)* | 2001-06-08 | 2005-02-03 | マイクロン テクノロジー インコーポレイテッド | Sense amplifier and architecture for open digit arrays |
| US7471112B2 (en) | 2005-11-16 | 2008-12-30 | Elpida Memory, Inc. | Differential amplifier circuit |
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| US4716320A (en) | CMOS sense amplifier with isolated sensing nodes | |
| KR0177776B1 (en) | Data sensing circuit for highly integrated semiconductor memory device | |
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| US5528545A (en) | Semiconductor memory device | |
| JPH0414436B2 (en) | ||
| JP3415420B2 (en) | Semiconductor integrated circuit device | |
| US5757707A (en) | Semiconductor memory device | |
| JPH05342854A (en) | Semiconductor memory | |
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| US5159415A (en) | CMOS dynamic RAM with discrete sense amplifiers and a common sense amplifier and a method for the manufacture thereof | |
| JP2001015710A (en) | Semiconductor storage device | |
| JPS5935114B2 (en) | Width increase circuit |