【０００１】[0001]
【産業上の利用分野】本発明は、ディジタルデータの少
なくとも“１”，“０”ビットの境界でキャリアの周期
が変化するように変調された変調キャリア信号から該デ
ィジタルデータを復調するデータ復調回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data demodulation circuit for demodulating digital data from a modulated carrier signal which is modulated so that the carrier period changes at the boundary between at least "1" and "0" bits of the digital data. Regarding
【０００２】[0002]
【従来の技術】送、受信装置間を無線でデータ伝送する
場合、高周波のキャリア信号を用い、このキャリア信号
をディジタルデータで変調して伝送する。近年注目され
るようになってきた非接触型ＩＣカードを用いるＩＣカ
ードシステムにおいても、非接触型ＩＣカードとリーダ
ライタとに設けられているコイルを磁気結合することに
より、これら間のデータ伝送路が形成されるようにした
ものであるから、これら間のデータ伝送もディジタルデ
ータでキャリア信号を変調することによって行なわれ
る。2. Description of the Related Art When data is transmitted wirelessly between a transmitter and a receiver, a high frequency carrier signal is used, and this carrier signal is modulated by digital data and transmitted. Even in an IC card system using a non-contact type IC card, which has been receiving attention in recent years, a coil provided in the non-contact type IC card and a reader / writer are magnetically coupled to each other so that a data transmission path therebetween is formed. The data transmission between them is also performed by modulating a carrier signal with digital data.
【０００３】以下、非接触型ＩＣカードを用いたＩＣカ
ードシステムの一例を図６により説明する。但し、同図
において、４０は外部インタフェース、４１はリーダラ
イタ、４２は非接触型ＩＣカード、４３はデータ処理回
路、４４は変調回路、４５はドライブ回路、４６は結合
コイル、４７は受信回路、４８はクロック発生回路、４
９は結合コイル、５０は整流回路、５１は電源回路、５
２は送信回路、５３は受信回路、５４はクロック生成回
路、５５はデータ処理回路、５６はリセット発生回路、
５７はメモリである。An example of an IC card system using a non-contact type IC card will be described below with reference to FIG. However, in the figure, 40 is an external interface, 41 is a reader / writer, 42 is a non-contact type IC card, 43 is a data processing circuit, 44 is a modulation circuit, 45 is a drive circuit, 46 is a coupling coil, 47 is a receiving circuit, 48 is a clock generation circuit, 4
9 is a coupling coil, 50 is a rectifier circuit, 51 is a power supply circuit, 5
2 is a transmission circuit, 53 is a reception circuit, 54 is a clock generation circuit, 55 is a data processing circuit, 56 is a reset generation circuit,
57 is a memory.
【０００４】リーダライタ４１から非接触型ＩＣカード
（以下、単にＩＣカードという）４２にデータを送る場
合には、ホスト（図示せず）等から外部インタフェース
４０を介してデータがリーダライタ４１に供給される。
リーダライタ４１においては、このデータが、クロック
発生回路４８からのクロックで動作するデータ処理回路
４３で処理された後、変調回路４４に供給され、クロッ
ク発生回路４８からの高周波のクロック信号をキャリア
信号として変調する。変調されたキャリア信号（以下、
変調キャリア信号という）はドライブ回路４５を介して
結合コイル４６に供給される。When data is sent from the reader / writer 41 to a non-contact type IC card (hereinafter simply referred to as IC card) 42, the data is supplied to the reader / writer 41 from an external interface 40 from a host (not shown) or the like. To be done.
In the reader / writer 41, this data is processed by the data processing circuit 43 that operates with the clock from the clock generation circuit 48, and then supplied to the modulation circuit 44, and the high frequency clock signal from the clock generation circuit 48 is used as a carrier signal. Modulate as. Modulated carrier signal (hereinafter,
The modulated carrier signal) is supplied to the coupling coil 46 via the drive circuit 45.
【０００５】このとき、ＩＣカード４２はリーダライタ
４１に装着されており、リーダライタ４１の結合コイル
４６とＩＣカード４２の結合コイル４９とが磁気結合さ
れている。At this time, the IC card 42 is mounted on the reader / writer 41, and the coupling coil 46 of the reader / writer 41 and the coupling coil 49 of the IC card 42 are magnetically coupled.
【０００６】そこで、ＩＣカード４２では、結合コイル
４６，４９を介して変調キャリア信号が供給される。こ
の変調キャリア信号は整流回路５０で整流され、電源回
路５１に供給されてＩＣカード４２の各部に必要な電源
電圧が生成される。また、整流回路５０の入力信号は受
信回路５３とクロック生成回路５４とに供給され、夫々
でデータの復調とクロックの生成が行なわれる。復調さ
れたデータは、クロック生成回路５４からのクロックや
リセット発生回路５６からのリセット信号等によって動
作するデータ処理回路５５で処理された後、メモリ５７
に供給されて書き込まれる。Therefore, in the IC card 42, the modulated carrier signal is supplied via the coupling coils 46 and 49. This modulated carrier signal is rectified by the rectifier circuit 50 and supplied to the power supply circuit 51 to generate a power supply voltage required for each part of the IC card 42. Further, the input signal of the rectifying circuit 50 is supplied to the receiving circuit 53 and the clock generating circuit 54, and the data is demodulated and the clock is generated by each of them. The demodulated data is processed by the data processing circuit 55 that operates by the clock from the clock generation circuit 54, the reset signal from the reset generation circuit 56, and the like, and then the memory 57.
To be written to.
【０００７】ＩＣカード４２からリーダライタ４１にデ
ータが送られる場合には、リーダライタ４１において、
変調回路４４から無変調のキャリア信号が出力され、ド
ライブ回路４５、結合コイル４６、４９を介してＩＣカ
ード４２に供給される。ＩＣカード４２では、上記と同
様、このキャリア信号は整流回路５０で整流されて電源
回路５１に供給され、所定の電源電圧が生成される。ま
た、クロック生成回路５４で整流回路５０の入力信号か
らクロックが生成される。これにより、データ処理回路
５５が動作する。When data is sent from the IC card 42 to the reader / writer 41, in the reader / writer 41,
An unmodulated carrier signal is output from the modulation circuit 44 and supplied to the IC card 42 via the drive circuit 45 and the coupling coils 46 and 49. In the IC card 42, this carrier signal is rectified by the rectifier circuit 50 and supplied to the power supply circuit 51, as described above, and a predetermined power supply voltage is generated. Further, the clock generation circuit 54 generates a clock from the input signal of the rectifier circuit 50. As a result, the data processing circuit 55 operates.
【０００８】一方、メモリ５７から読み出されたデータ
は、ＣＰＵ等からするデータ処理回路５５で処理された
後、送信回路５２に供給される。送信回路５２は例えば
負荷抵抗とスイッチとからなり、このスイッチがデータ
の“１”，“０”ビットに応じてオン、オフする。On the other hand, the data read from the memory 57 is processed by a data processing circuit 55 such as a CPU and then supplied to the transmission circuit 52. The transmission circuit 52 is composed of, for example, a load resistor and a switch, and this switch turns on and off according to the "1" and "0" bits of data.
【０００９】リーダライタ４１においては、送信回路５
２のスイッチオン、オフすると、結合コイル４６の両端
子からこの結合コイル４６側をみた負荷が変動し、これ
に応じて結合コイル４６に流れるキャリア電流の振幅が
変動する。即ち、このキャリア電流は送信回路５２に供
給されるデータによって振幅変調される。この振幅変調
されたキャリア電流は受信回路４７で検出され、データ
が復調される。このデータは、データ処理回路４３で処
理された後、外部インタフェース４０からホスト等に送
られる。In the reader / writer 41, the transmission circuit 5
When the switch 2 is turned on and off, the load seen from both terminals of the coupling coil 46 on the coupling coil 46 side varies, and the amplitude of the carrier current flowing through the coupling coil 46 varies accordingly. That is, this carrier current is amplitude-modulated by the data supplied to the transmission circuit 52. This amplitude-modulated carrier current is detected by the receiving circuit 47, and the data is demodulated. This data is processed by the data processing circuit 43 and then sent from the external interface 40 to the host or the like.
【００１０】上記のようなＩＣカードシステムでは、Ｉ
Ｃカード４２において、リーダライタ４１から送られる
キャリア信号から電源電圧を生成するものであるから、
安定な電源電圧を得るためには、このキャリア信号の振
幅が一定データあることが好ましい。そこで、リーダラ
イタ４１からＩＣカード４２にデータを送る場合、変調
回路４４の変調方式を周波数変調方式や位相変調方式等
のキャリア信号の振幅を一定とする変調方式とすれば、
かかるデータ伝送において、ＩＣカード４２に供給され
るキャリア信号の振幅を一定とすることができる。In the IC card system as described above, I
Since the C card 42 generates the power supply voltage from the carrier signal sent from the reader / writer 41,
In order to obtain a stable power supply voltage, it is preferable that the amplitude of the carrier signal has constant data. Therefore, when data is sent from the reader / writer 41 to the IC card 42, if the modulation method of the modulation circuit 44 is a modulation method such as a frequency modulation method or a phase modulation method that keeps the amplitude of the carrier signal constant,
In such data transmission, the amplitude of the carrier signal supplied to the IC card 42 can be made constant.
【００１１】ところで、このようにディジタルデータで
周波数変調もしくは位相変調されたキャリア信号を復調
するために、従来、ＰＬＬ（フェーズ・ロックド・ルー
プ）が用いられるのが一般的であった。周波数変調され
たキャリア信号の場合、ＰＬＬのローパスフィルタから
復調されたディジタルデータが得られ、位相変調された
キャリア信号の場合、発振回路の発振周波数をキャリア
周波数の２倍とし、その出力信号の２分周信号とキャリ
ア信号との位相比較回路から復調されたディジタルデー
タが得られる。By the way, in order to demodulate a carrier signal frequency-modulated or phase-modulated by digital data in this way, a PLL (Phase Locked Loop) is generally used conventionally. In the case of a frequency-modulated carrier signal, demodulated digital data is obtained from the PLL low-pass filter, and in the case of a phase-modulated carrier signal, the oscillation frequency of the oscillation circuit is set to twice the carrier frequency and 2 Demodulated digital data is obtained from the phase comparison circuit of the divided signal and the carrier signal.
【００１２】しかし、かかるＰＬＬを非接触型ＩＣカー
ドに組み込んでＩＣ化する場合、そのローパスフィルタ
等によってＩＣ回路が大型、かつ高価なものとなり、好
ましいものではなかった。However, when such a PLL is incorporated into a non-contact type IC card to be integrated into an IC, the IC circuit becomes large and expensive due to its low-pass filter, which is not preferable.
【００１３】これに対し、ディジタルデータの“１”，
“０”ビットの境界でキャリア信号の周期を無変調時よ
りも拡げるようにして、このディジタルデータでキャリ
ア信号を変調するようにしたデータ伝送方式及びそのデ
ータ復調回路が提供されている（特願平３−３２１５０
３号）。On the other hand, digital data "1",
There is provided a data transmission system and a data demodulation circuit for modulating the carrier signal with this digital data so that the period of the carrier signal is expanded at the boundary of "0" bits as compared with that in the non-modulated state (Japanese Patent Application No. 2000-242242). Flat 3-32150
No. 3).
【００１４】[0014]
【発明が解決しようとする課題】ところで、かかるデー
タ伝送方式でのデータ復調回路は、キャリア信号の周期
を判定し、その周期が他の期間よりも長いとき、ディジ
タルデータの“１”，“０”ビットの境界と判定するも
のであって、かかる周期の判定手段としては、キャリア
信号の無変調時の周期よりも長く、拡げられた該周期よ
りも短かい時定数の再トリガマルチバイブレータ等簡単
な構成の回路を用いることができるが、その時定数の設
定に高い精度を要するという問題があった。By the way, the data demodulation circuit in such a data transmission system judges the cycle of the carrier signal, and when the cycle is longer than other periods, the digital data "1", "0" is obtained. "It is determined to be a bit boundary, and as a means for determining such a cycle, a retrigger multivibrator having a time constant longer than the cycle when the carrier signal is not modulated and shorter than the expanded cycle is simple. Although a circuit having any configuration can be used, there is a problem in that setting the time constant requires high accuracy.
【００１５】本発明の目的は、かかる問題を解消し、設
定精度を緩和できて構成が簡単なデータ復調回路を提供
することにある。An object of the present invention is to provide a data demodulation circuit which solves such a problem, relaxes setting accuracy, and has a simple structure.
【００１６】[0016]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、データの少なくとも“１”，“０”ビッ
トの境界でキャリア信号の１／２周期の幅が変化する変
調キャリア信号のデータ復調回路であって、該変調キャ
リア信号に非同期のクロック信号を発生する手段と、該
変調キャリア信号をレベル反転する手段と、該クロック
信号で動作し該変調キャリア信号を入力としてかつ各段
が該変調キャリア信号の低レベル期間クリアされる第１
のシフトレジスタと、該クロック信号で動作しレベル反
転された該変調キャリア信号を入力としてかつ各段がレ
ベル反転された該変調キャリア信号の低レベル期間クリ
アされる第２のシフトレジスタと、該第１、第２のシフ
トレジスタの一方の出力でセットされる他方の出力でリ
セットされるフリップフロップ回路とで構成される。In order to achieve the above object, the present invention provides a modulated carrier signal in which the width of 1/2 cycle of the carrier signal changes at the boundary between at least "1" and "0" bits of data. Of the data demodulating circuit, means for generating a clock signal asynchronous with the modulated carrier signal, means for inverting the level of the modulated carrier signal, and a stage which operates by the clock signal and receives the modulated carrier signal as input. Is cleared for a low level period of the modulated carrier signal
Shift register, a second shift register which is operated by the clock signal, receives the level-inverted modulation carrier signal as an input, and is cleared in a low level period of the level-inverted modulation carrier signal; 1 and a flip-flop circuit which is set by one output of the second shift register and reset by the other output.
【００１７】[0017]
【作用】シフトレジスタでは、キャリア信号の高レベル
の半周期がクロック信号の周期で転送されようとする
が、変調キャリア信号の低レベル期間でシフトレジスタ
の各段がクリアされるから、キャリアの高レベルの半周
期が転送しきれないうちに変調キャリア信号が低レベル
となると、この半周期はシフトレジスタ内で消滅して出
力されない。従って、クロック信号に対して変調キャリ
ア信号の高レベルの半周期が短かいと、このシフトレベ
ルから出力されず、高レベルの長い半周期がシフトレベ
ル内を転送されて出力される。In the shift register, the high level half cycle of the carrier signal is about to be transferred in the cycle of the clock signal, but since each stage of the shift register is cleared in the low level period of the modulated carrier signal, the high level of the carrier is If the modulated carrier signal becomes low level before the half cycle of the level has been transferred, this half cycle disappears in the shift register and is not output. Therefore, if the high level half cycle of the modulated carrier signal is short with respect to the clock signal, it is not output from this shift level, but the high level long half cycle is transferred within the shift level and output.
【００１８】かかるシフトレジスタからの出力によって
Ｔ型フリップフロップ回路をトリガーすることにより、
変調キャリア信号の高レベルの長い半周期毎にＴ型フリ
ップフロップ回路がトリガされることにより、従って、
Ｔ型フリップフロップ回路からは“１”，“０”ビット
の境界毎にレベル反転する元のデータが得られる。By triggering the T-type flip-flop circuit by the output from the shift register,
By triggering the T-type flip-flop circuit at every high level long half-cycle of the modulated carrier signal,
From the T-type flip-flop circuit, original data whose level is inverted at each boundary between "1" and "0" bits is obtained.
【００１９】“０”ビットから“１”ビットへの移行時
点では高レベルの半周期が、“１”ビットから“０”ビ
ットへの移行時点では低レベルの半周期が夫々無変調時
よりも長い変調キャリア信号に対しては、該変調キャリ
ア信号に対する上記構成の第１のシフトレジスタと、レ
ベル反転された変調キャリア信号に対する上記構成の第
２のシフトレジスタとを用いることにより、“０”ビッ
トから“１”ビットへの移行による高レベルの半周期で
第１のシフトレジスタから出力が生じ、“１”ビットか
ら“０”ビットへの移行による低レベルの半周期で第２
のシフトレジスタから出力が生ずる。従って、これら出
力により、Ｒ−Ｓフリップフロップ回路をセット、リセ
ットすることにより、元のデータが得られる。A high-level half cycle is at the time of transition from the "0" bit to the "1" bit, and a low-level half cycle is at the time of transition from the "1" bit to the "0" bit, as compared with that in the non-modulated state. For a long modulated carrier signal, by using the first shift register having the above configuration for the modulated carrier signal and the second shift register having the above configuration for the level-inverted modulated carrier signal, a "0" bit is obtained. Output from the first shift register in the high level half cycle due to the transition from 1 to 1 bit, and the second shift register in the low level half cycle due to the transition from the "1" bit to the "0" bit.
The output comes from the shift register. Therefore, with these outputs, the original data can be obtained by setting and resetting the RS flip-flop circuit.
【００２０】[0020]
【実施例】まず、本発明を用いたデータ伝送システムに
ついて、図４により説明する。同図において、送信系２
０においては、外部からのデータＤＡＴＡが、データ処
理回路２４で処理された後、データ変調回路２２に供給
される。データ変調回路２２では、キャリア発生源２１
からの一定周期、一定デューティ比のキャリア信号ＣＡ
が供給され、データＤＡＴＡのエッジ（“０”ビットか
ら“１”ビットへの変化点、“１”ビットから“０”ビ
ットへの変化点）からｎ周期（但し、ｎは２以上の整
数）分レベルが一定に保持されるように、データＤＡＴ
Ａによって変調される。First, a data transmission system using the present invention will be described with reference to FIG. In the figure, the transmission system 2
At 0, data DATA from the outside is processed by the data processing circuit 24 and then supplied to the data modulation circuit 22. In the data modulation circuit 22, the carrier generation source 21
From the carrier signal CA having a constant cycle and a constant duty ratio
Is supplied, and from the edge of the data DATA (change point from “0” bit to “1” bit, change point from “1” bit to “0” bit) n cycles (where n is an integer of 2 or more) Data DAT so that the minute level is kept constant
Modulated by A.
【００２１】いま、図５に示すように、キャリア信号Ｃ
Ａのデューティ比が５０％として、その１／２周期の長
さをＴとすると、データ変調回路２２では、データＤＡ
ＴＡの“１”ビットから“０”ビットへ変化するエッジ
（立下りエッジ７でキャリア信号ＣＡの１つの“Ｈ”
（高レベル）期間をＴから例えば２Ｔの長さに期間伸長
し、データＤＡＴＡの“０”ビットから“１”ビットへ
変化するエッジ（立下りエッジ）でキャリア信号ＣＡの
１つの“Ｌ”（低レベル）期間をＴから例えば２Ｔの長
さに時間伸長する。従って、データ変調回路２２から得
られるデータ変調信号ＤＭは、元のキャリア信号ＣＡに
対し、データＤＡＴＡのエッジでＴだけ移相されること
になる。但し、この場合、データＤＡＴＡでの“０”，
“１”ビットの単位長は、キャリア信号ＣＡの周期の整
数倍としている。また、かかるデータ変調回路２２とし
ては、例えば、キャリア信号ＣＡとこれをレベル反転し
た信号とをデータＤＡＴＡの“０”，“１”ビットに応
じて切替え選択するようにすればよい。Now, as shown in FIG. 5, the carrier signal C
Assuming that the duty ratio of A is 50% and the length of the 1/2 cycle thereof is T, the data modulation circuit 22 uses the data DA.
Edge changing from "1" bit of TA to "0" bit (one "H" of carrier signal CA at falling edge 7)
The (high level) period is extended from T to a length of, for example, 2T, and one "L" (lower edge) of the carrier signal CA is generated at the edge (falling edge) at which the data DATA changes from the "0" bit to the "1" bit. (Low level) period is extended from T to a length of 2T, for example. Therefore, the data modulation signal DM obtained from the data modulation circuit 22 is phase-shifted by T at the edge of the data DATA with respect to the original carrier signal CA. However, in this case, "0" in the data DATA,
The unit length of "1" bit is an integral multiple of the cycle of the carrier signal CA. Further, as the data modulation circuit 22, for example, the carrier signal CA and a signal obtained by inverting the level of the carrier signal CA may be switched and selected according to the “0” and “1” bits of the data DATA.
【００２２】図４に戻って、データ変調回路２２から出
力されるデータ変調信号ＤＭは、駆動部２３で処理され
た後、送信系２０から送信される。この送信信号が受信
系３で受信される。Returning to FIG. 4, the data modulation signal DM output from the data modulation circuit 22 is processed by the driving unit 23 and then transmitted from the transmission system 20. This transmission signal is received by the reception system 3.
【００２３】受信系３０では、受信信号が受信回路３２
で処理されて元のデータ変調信号ＤＭとなり、本発明の
データ復調回路３３に供給される。このデータ復調回路
３３では、クロック発生回路３４から受信回路３２から
のデータ変調信号ＤＭとは非同期のクロック信号φ0 が
供給され、これによってデータ変調信号ＤＭから元のデ
ータＤＡＴＡが復調される。ここで、クロック信号φ0
がデータ変調信号ＤＭとは非同期とは、このクロック信
号φ0 の周波数ｆ0 がデータ変調信号ＤＭでのキャリア
信号ＣＡの周波数ｆｃとは異なることを意味する。In the receiving system 30, the received signal is received by the receiving circuit 32.
Is processed into the original data modulated signal DM and supplied to the data demodulation circuit 33 of the present invention. In the data demodulation circuit 33, the clock signal φ0 asynchronous with the data modulation signal DM from the reception circuit 32 is supplied from the clock generation circuit 34, and thereby the original data DATA is demodulated from the data modulation signal DM. Here, the clock signal φ0
Means that the frequency f0 of the clock signal φ0 is different from the frequency fc of the carrier signal CA in the data modulation signal DM.
【００２４】以下、本発明の実施例を図面により説明す
る。図１は本発明によるデータ復調回路の一実施例を示
すブロック図であって、１はインバータ、２はクロック
発生回路、３ａ，３ｂはシフトレジスタ、４はＳ−Ｒ・
ＦＦ（セット−リセット型フリップフロップ回路、５，
６ａ，６ｂはパルス幅縮小回路である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a data demodulating circuit according to the present invention, in which 1 is an inverter, 2 is a clock generating circuit, 3a and 3b are shift registers, and 4 is SR.
FF (set-reset type flip-flop circuit, 5,
Reference numerals 6a and 6b are pulse width reduction circuits.
【００２５】同図において、図４の受信回路３２等から
の図５に示すようなデータ変調信号ＤＭは、一方では、
直接データＤとしてシフトレジスタ３ａに供給されると
ともに、他方では、インバータ１でレベル反転された
後、データＤとしてシフトレジスタ３ｂに供給される。
また、これらシフトレジスタ３ａ，３ｂは、そのデータ
Ｄの“Ｌ”期間クリアされる。In the figure, the data modulated signal DM as shown in FIG. 5 from the receiving circuit 32 of FIG.
The data D is directly supplied to the shift register 3a, and on the other hand, the data is supplied to the shift register 3b as data D after being level-inverted by the inverter 1.
The shift registers 3a and 3b are cleared during the "L" period of the data D.
【００２６】かかるシフトレジスタ３ａ，３ｂは、図４
のクロック発生回路３４に相当するクロック発生回路２
からのデータ変調信号ＤＭに非同期なクロック信号φ0
によってデータＤを転送するが、夫々上記のようにデー
タＤの“Ｌ”期間クリアされるから、かかるデータＤの
“Ｈ”の時間長（パルス幅）がシフトレジスタ３ａ，３
ｂの転送時間よりも長いとき、シフトレジスタ３ａ，３
ｂから“Ｈ”のパルスＰａ，Ｐｂが出力される。即ち、
いま、データ変調信号ＤＭを図５に示すようなものとす
ると、データ変調信号ＤＭの“Ｈ”期間が２Ｔとなった
とき、シフトレジスタ３ａがパルスＰａを出力し、デー
タ変調信号ＤＭの“Ｌ”期間が２Ｔとなったとき、シフ
トレジスタ３ｂがパルスＰｂを出力する。The shift registers 3a and 3b shown in FIG.
Clock generation circuit 2 corresponding to the clock generation circuit 34 of
Clock signal φ0 asynchronous with the data modulation signal DM from
The data D is transferred according to the data D. However, since the data D is cleared in the “L” period as described above, the time length (pulse width) of the “D” of the data D is the shift registers 3a, 3
b is longer than the transfer time, the shift registers 3a, 3
Pulses Pa and Pb of "H" are output from b. That is,
Now, assuming that the data modulation signal DM is as shown in FIG. 5, when the "H" period of the data modulation signal DM becomes 2T, the shift register 3a outputs a pulse Pa and the data modulation signal DM "L". When the period becomes 2T, the shift register 3b outputs the pulse Pb.
【００２７】Ｓ−Ｒ・ＦＦ４はパルスＰａによってリセ
ットされ、パルスＰｂによってセットされる。ここで、
データ変調信号ＤＭは、図５のデータＤＡＴＡで変調さ
れた図５に示すものとすると、パルスＰａはデータ変調
信号ＤＡにおけるデータＤＡＴＡの立下りエッジのタイ
ミングで出力され、パルスＰｂは同じく立上りエッジの
タイミングで出力されるから、Ｓ−Ｒ・ＦＦ４からは図
５に示すデータＤＡＴＡと同じ元のデータＤＡＴＡが得
られる。The SR-FF4 is reset by the pulse Pa and set by the pulse Pb. here,
When the data modulation signal DM is modulated with the data DATA of FIG. 5, the pulse Pa is output at the timing of the falling edge of the data DATA in the data modulation signal DA, and the pulse Pb is also the rising edge. Since it is output at the timing, the same original data DATA as the data DATA shown in FIG. 5 is obtained from the SRFF4.
【００２８】図２は図１におけるシフトレジスタ３ａの
部分を具体的に示したブロック図であって、６，７はＤ
・ＦＦ（Ｄ型フリップフロップ回路）であり、図１に対
応する部分には同一符号をつけている。次に、この具体
的の動作を図３のタイムチャートを用いて説明する。FIG. 2 is a block diagram specifically showing the portion of the shift register 3a in FIG.
FF (D-type flip-flop circuit), and the portions corresponding to those in FIG. Next, this specific operation will be described with reference to the time chart of FIG.
【００２９】図２、図３において、いま、データ変調信
号ＤＭでのデータＤＡＴＡのエッジに対応する部分の
“Ｈ”の期間がキャリア信号ＣＡの周期の２倍とし、他
の部分の“Ｈ”期間の時間長をＴとすると、この“Ｈ”
期間の時間長は４Ｔである。この場合には、シフトレジ
スタ３ａは２段の縦続接続されたＤ・ＦＦ６，７によっ
て構成され、これらはデータ変調信号ＤＭの“Ｌ”期間
同時にクリアされる。Ｄ・ＦＦ６，７は、データ変調信
号ＤＭのキャリア周期２Ｔよりも若干短かい周期（１／
ｆ0 ）のクロック信号φ0 の立上りエッジでデータ変調
信号ＤＭをサンプルホールドする。2 and 3, the "H" period of the portion corresponding to the edge of the data DATA in the data modulation signal DM is twice the cycle of the carrier signal CA, and the "H" of the other portions. If the time length of the period is T, this "H"
The time length of the period is 4T. In this case, the shift register 3a is composed of two stages of D.FFs 6 and 7 connected in cascade, and these are simultaneously cleared during the "L" period of the data modulation signal DM. The DFFs 6 and 7 have a cycle (1/1) which is slightly shorter than the carrier cycle 2T of the data modulation signal DM.
The data modulation signal DM is sampled and held at the rising edge of the clock signal φ0 of f0 ).
【００３０】そこで、データ変調信号ＤＭの“Ｈ”期間
がＴの部分が供給されているものとすると、この“Ｈ”
期間にクロック信号φ0 の立上りエッジが存在する場
合、その立上りエッジ時点ｔ1 でＤ・ＦＦ６の出力Ｑａ
が“Ｈ”となるが、データ変調信号ＤＭのこの“Ｈ”期
間の終了時点ｔ2 から次の“Ｈ”期間までＤ・ＦＦ６，
７はクリアされることになり、従って、この“Ｈ”期間
により、Ｄ・ＦＦ６の出力Ｑａは時立上りｔ1〜ｔ2間で
“Ｈ”となる。かかる出力Ｑａが次段のＤ・ＦＦ７の入
力となるが、これが“Ｈ”となる時刻ｔ1 〜ｔ2 間には
クロック信号φ0の立上りエッジは存在せず、従って、
Ｄ・ＦＦ７の出力Ｐａは“Ｈ”となることはない。この
ようにして、データ変調信号ＤＭでの時間長Ｔの“Ｈ”
の期間が除かれることになる。Therefore, assuming that the portion of the data modulation signal DM having the "H" period of T is supplied, this "H".
When the rising edge of the clock signal φ0 exists in the period, the output Qa of the D / FF 6 is generated at the rising edge time t1.
Becomes "H", but from the end time t2 of this "H" period of the data modulation signal DM to the next "H" period, D · FF6.
7 would be cleared, therefore, this "H" period, the output Qa of D · FF6 becomes "H" between the time the rising t1 ~t2. The output Qa becomes the input of the D / FF 7 of the next stage, but there is no rising edge of the clock signal φ0 between the times t1 and t2 when it becomes “H”, and therefore,
The output Pa of the D / FF 7 never becomes "H". In this way, the time length T of the data modulation signal DM is "H".
The period will be excluded.
【００３１】次に、データ変調信号ＤＭの時間長４Ｔの
“Ｈ”期間が供給された場合には、クロック信号φ0 の
周期がデータ変調信号ＤＭのキャリア周期２Ｔよりも若
干短かいから、この時間長４Ｔの“Ｈ”期間内には、必
ずクロック信号φ0 の立上りエッジが２個存在する。Next, when the "H" period of the time length 4T of the data modulation signal DM is supplied, since the cycle of the clock signal φ0 is slightly shorter than the carrier cycle 2T of the data modulation signal DM, this There are always two rising edges of the clock signal φ0 within the “H” period of the time length 4T.
【００３２】そこで、この“Ｈ”期間内に存在するクロ
ック信号φ0 の最初の立上りエッジ（時刻ｔ3 ）でＤ・
ＦＦ６の出力Ｑａが“Ｈ”となり、クロック信号φ0 の
次の立上りエッジ（時刻ｔ4）を越え、４Ｔの時間長の
“Ｈ”期間が終る（時刻ｔ5）まで“Ｈ”に保持され
る。従って、この出力Ｑａの“Ｈ”期間内でクロック信
号φ0の立上りエッジが存在することになり、その時刻
ｔ4からデータ変調信号ＤＭでの４Ｔの時間長の“Ｈ”
期間が終了時刻ｔ5までＤ・ＦＦ７の出力Ｐａは“Ｈ”
となる。このようにして、データ変調信号ＤＭの“Ｈ”
期間が４Ｔ以上のとき、Ｄ・ＦＦ７から、従って、シフ
トレジスタ３ａから“Ｈ”のパルスＰａが得られ、Ｓ−
Ｒ・ＦＦ４をリセットすることができる。Therefore, at the first rising edge (time t3 ) of the clock signal φ0 existing within this “H” period, D ·
Output Qa becomes "H" of FF6, is held over the next rising edge of the clock signal phi0 (time t4), "H" period of the time length of 4T ends up (time t5) "H" It Therefore, there is a rising edge of the clock signal φ0 within the “H” period of the output Qa, and from that time t4 the “H” of the time length of 4T in the data modulation signal DM.
The output Pa of the D / FF 7 is “H” until the period ends at time t5.
Becomes In this way, "H" of the data modulation signal DM
When the period is 4T or more, the pulse Pa of “H” is obtained from the DFF 7 and hence from the shift register 3a, and S−
R / FF4 can be reset.
【００３３】図１におけるシフトレジスタ３ｂもこれと
同じ構成をなしているが、データ変調信号ＤＭをレベル
反転したものが供給されるから、データ変調信号ＤＭの
４Ｔ以上の時間長の“Ｌ”期間で“Ｈ”のパルスＰｂが
得られることになる。The shift register 3b in FIG. 1 has the same structure as this, but since the level-inverted version of the data modulation signal DM is supplied, the "L" period having a time length of 4T or more of the data modulation signal DM. Then, the pulse Pb of "H" is obtained.
【００３４】ところで、以上の動作は、データ変調信号
ＤＭのＴの時間長の“Ｈ”期間が２段のＤ・ＦＦ６，７
を転送され得ず、４Ｔの時間長の“Ｈ”期間が転送でき
るように、クロック信号φ0の周波数ｆ0を設定すること
により可能となる。そこで、いま、データ変調信号ＤＭ
のキャリア周期の１／２をτ1、データＤＡＴＡのエッ
ジによるデータ変調信号ＤＭの“Ｈ”または“Ｌ”期間
の時間長をτ2（上記の４Ｔに対応する）とすると、期
間τ1中に存在するクロック信号φ0の立上りエッジの数
が２個を越えてはならず、また、期間τ2中に存在する
クロックφ0の立上りエッジの数は２個を越えなければ
ならない。従って、クロック信号φ0の周波数ｆ0として
は、 ２／τ2 ＜ｆ0 １／τ1 という条件を満足する必要がある。一般に、シフトレジ
スタ３ａ，３ｂがｎ段のＤ・ＦＦからなる場合には、 ｎ／τ2 ＜ｆ0 ＜（ｎ−１）／τ1 を満足していなければならない。By the way, in the above operation, the D.FFs 6, 7 in which the "H" period of the time length T of the data modulation signal DM has two stages.
Can be transferred by setting the frequency f0 of the clock signal φ0 so that the “H” period having a time length of 4T can be transferred. Therefore, now, the data modulation signal DM
½ of the carrier period of τ1 and τ2 (corresponding to 4T above) of the time length of the “H” or “L” period of the data modulation signal DM due to the edge of the data DATA, the period τ1 The number of rising edges of the clock signal φ0 existing at 1 must not exceedtwo , and the number of rising edges of the clock φ0 existing during the period τ2 must not exceed two. Therefore, as the frequency f0 of the clock signal φ0 , it is necessary to satisfy the condition of 2 / τ2 <f0 1 / τ1 . In general, when the shift registers 3a and 3b are composed of n stages of D · FFs, n / τ2 <f0 <(n−1) / τ1 must be satisfied.
【００３５】図２に示す具体例の場合、τ2 ＝４Ｔ，τ
1 ＝Ｔ，１／Ｔ＝２ｆｃ（ｆｃ＝データ変調信号ＤＭの
キャリア周波数）であるから、 ｆｃ／２＜ｆｏ＜ｆｃ であり、クロック信号φ0 はデータ変調信号ＤＭのキャ
リア周波数ｆｃに非同期であって、その周波数ｆｏの許
容変動幅を大きくとれるため、クロック発生回路２に用
いられる発振器の発振条件が大幅に緩和できて、集積回
路化が容易となる。シフトレジスタ３ａ，３ｂのＤ・Ｆ
Ｆの段数ｎを大きくする程この効果がより増大する。In the case of the specific example shown in FIG. 2, τ2 = 4T, τ
Since 1 = T, 1 / T = 2fc (fc = carrier frequency of data modulation signal DM), fc / 2 <fo <fc, and clock signal φ0 is asynchronous with carrier frequency fc of data modulation signal DM. Therefore, the allowable fluctuation range of the frequency fo can be widened, so that the oscillation condition of the oscillator used in the clock generation circuit 2 can be greatly relaxed, and the integrated circuit can be easily formed. DF of the shift registers 3a and 3b
This effect is increased as the number of stages n of F is increased.
【００３６】また、この実施例であるデータ復調回路も
ディジタル回路のみで構成できるため、集積回路化が極
めて容易であり、小型化、低コスト化が可能となる。Further, since the data demodulation circuit of this embodiment can be constructed only by digital circuits, it is extremely easy to integrate it into a circuit, and downsizing and cost reduction can be realized.
【００３７】なお、図１において、シフトレジスタ３
ａ，３ｂの次段に夫々パルス幅縮小化回路５ａ，５ｂを
設け、シフトレジスタ３ａ，３ｂの出力Ｐａ，Ｐｂをこ
れらパルス幅縮小化回路５ａ，５ｂを介してＳ−Ｒ・Ｆ
Ｆ４に供給するようにしてもよい。この場合には、これ
らパルス幅縮小化回路５ａ，５ｂでの縮小量以下のパル
ス幅出力Ｐａ，Ｐｂは除かれるので、データ変調信号Ｄ
Ｍの時間長Ｔの“Ｈ”期間でシフトレジスタ３ａ，３ｂ
が“Ｈ”の出力Ｐａ，Ｐｂを発生しても、これらはＳ−
Ｒ・ＦＦ４に供給されない。従って、この場合には、ク
ロック信号φ0 の周波数ｆ0 の許容変動幅をさらに緩和
できるし、シフトレジスタ３ａ，３ｂでのＤ・ＦＦの段
数を減らすことができる。In FIG. 1, the shift register 3
Pulse width reduction circuits 5a and 5b are provided next to a and 3b, respectively, and outputs Pa and Pb of the shift registers 3a and 3b are passed through the pulse width reduction circuits 5a and 5b to SRF.
It may be supplied to F4. In this case, since the pulse width outputs Pa and Pb that are less than the reduction amount in the pulse width reduction circuits 5a and 5b are excluded, the data modulation signal D
The shift registers 3a and 3b in the "H" period of time length T of M
Generate outputs Pa and Pb of "H", these are S-
Not supplied to R / FF4. Therefore, in this case, the allowable fluctuation range of the frequency f0 of the clock signal φ0 can be further relaxed, and the number of D / FF stages in the shift registers 3a and 3b can be reduced.
【００３８】また、かかるパルス幅縮小化回路５ａ，５
ｂをシフトレジスタ３ａ，３ｂの入力段夫々に設けるよ
うにしてもよく、同様の効果が得られる。Further, the pulse width reduction circuits 5a, 5
b may be provided in each of the input stages of the shift registers 3a and 3b, and the same effect can be obtained.
【００３９】かかるパルス幅縮小化回路５ａ，５ｂとし
ては、例えば、図２に示すように、遅延手段６及びアン
ドゲート７によって簡単な構成とすることができ、縮小
量は遅延手段６の遅延量で決まる。As the pulse width reduction circuits 5a and 5b, for example, as shown in FIG. 2, the pulse width reduction circuits 5a and 5b may have a simple structure with a delay unit 6 and an AND gate 7. The reduction amount is the delay amount of the delay unit 6. Depends on.
【００４０】以上、本発明の一実施例について説明した
が、本発明はかかる実施例にのみ限定されるものではな
い。例えば、データ変調信号ＤＭでのデータＤＡＴＡの
エッジによる“Ｈ”，“Ｌ”期間の時間長を４Ｔとした
が、これに限られるものではない。また、データ変調信
号ＤＡのキャリアのデューティ比は５０％である必要が
なく、これに応じてシフトレジスタ３ａ，３ｂの段数を
異ならせることもできる。Although one embodiment of the present invention has been described above, the present invention is not limited to this embodiment. For example, the time length of the “H” and “L” periods due to the edge of the data DATA in the data modulation signal DM is set to 4T, but it is not limited to this. The duty ratio of the carrier of the data modulation signal DA does not have to be 50%, and the number of stages of the shift registers 3a and 3b can be changed accordingly.
【００４１】また、本発明はデータ伝送系にのみ適用さ
れるものではなく、他のシステム、例えば、図６に示し
たＩＣカードシステムにおけるＩＣカード４２中の受信
回路５３のデータ復調回路として用いることができる。
かかるシステムにおいては、本願発明がディジタル回路
で小型にできるから、非常に有用である。Further, the present invention is not applied only to the data transmission system, and can be used as a data demodulation circuit of the receiving circuit 53 in the IC card 42 in another system, for example, the IC card system shown in FIG. You can
In such a system, the present invention can be miniaturized by a digital circuit, which is very useful.
【００４２】[0042]
【発明の効果】以上説明したように、本発明によれば、
ディジタル回路で構成できて集積回路化が容易となる
し、また、データ復調用のクロック信号として、その周
波数の許容変動幅を大きくとることができるから、該ク
ロック信号の発生のための発振器の条件を大幅に緩和で
き、集積回路化が容易となり、小型、低コスト化が達成
できる。As described above, according to the present invention,
Since it can be configured by a digital circuit to facilitate integration into an integrated circuit, and a wide allowable fluctuation range of the frequency can be taken as a clock signal for data demodulation, the condition of the oscillator for generating the clock signal Can be significantly eased, integration into an integrated circuit is facilitated, and downsizing and cost reduction can be achieved.
【図１】本発明によるデータ復調回路の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of a data demodulation circuit according to the present invention.
【図２】図１におけるシフトレジスタを具体的に示した
ブロック図である。FIG. 2 is a block diagram specifically showing a shift register in FIG.
【図３】図２に示した具体例の動作を示すタイミングチ
ャートである。FIG. 3 is a timing chart showing an operation of the specific example shown in FIG.
【図４】本発明を用いた伝送系の概略構成図である。FIG. 4 is a schematic configuration diagram of a transmission system using the present invention.
【図５】図４で示した伝送系の動作を示すタイミングチ
ャートである。5 is a timing chart showing the operation of the transmission system shown in FIG.
【図６】非接触ＩＣカードによるＩＣカードシステムを
示すブロック図である。FIG. 6 is a block diagram showing an IC card system using a non-contact IC card.
１ インバータ ２ クロック信号発生回路 ３ａ，３ｂ シフトレジスタ ４ セット−リセット型フリップフロップ回路 ６，７ Ｄ型フリップフロップ回路 1 Inverter 2 Clock signal generating circuit 3a, 3b Shift register 4 Set-reset type flip-flop circuit 6, 7 D type flip-flop circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 洋介 大阪府茨木市丑寅一丁目１番88号日立マク セル株式会社内 (72)発明者 西薗 和則 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 国分 政利 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 家木 俊温 東京都港区虎ノ門１丁目26番５号 エヌ・ ティ・ティ・データ通信株式会社内 (72)発明者 竹内 隆 東京都港区虎ノ門１丁目26番５号 エヌ・ ティ・ティ・データ通信株式会社内 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Yosuke Katayama 1-88, Tora-Tora, Ibaraki City, Osaka Prefecture Hitachi Maxell Co., Ltd. (72) Inventor Masatoshi Kokubun 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited (72) Inventor Shunne Itoki Toranomon 1-26-5 Minato-ku, Tokyo NTT Data Communications Co., Ltd. (72) Inventor Takashi Takeuchi 1-26 Toranomon, Minato-ku, Tokyo NTT Data Communications Co., Ltd.
| Application Number | Priority Date | Filing Date | Title |
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| JP4123416AJPH05327788A (en) | 1992-05-15 | 1992-05-15 | Data demodulating circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4123416AJPH05327788A (en) | 1992-05-15 | 1992-05-15 | Data demodulating circuit |
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| JPH05327788Atrue JPH05327788A (en) | 1993-12-10 |
| Application Number | Title | Priority Date | Filing Date |
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