【０００１】[0001]
【産業上の利用分野】この発明は、多種類の論理振幅を
扱うＣＭＯＳまたはＢｉＣＭＯＳ技術を用いた半導体集
積回路において、小振幅信号を大振幅信号に変換しまた
は大振幅信号を小振幅信号に変換するために用いられる
レベル変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit using CMOS or BiCMOS technology which handles various kinds of logical amplitudes, and converts a small amplitude signal into a large amplitude signal or a large amplitude signal into a small amplitude signal. The present invention relates to a level conversion circuit used for
【０００２】[0002]
【従来の技術】図１３は例えば「１９８８年ＶＬＳＩ回
路シンポジウムの会報（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ
ｔｈｅ １９８８ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬ
ＳＩＣｉｒｃｕｉｔｓ），ｐｐ１２９−１３０，１９８
８年８月」に記載されているような従来のこの種のレベ
ル変換回路の典型的なものである。同図において、１４
〜１８はＰＭＯＳトランジスタ、２５〜２７はＮＭＯＳ
トランジスタ、４４，４５は抵抗、５３〜５７はバイポ
ーラトランジスタを示す。また１は入力端子、２は出力
端子を示し、３は第１の電源端子、４は第２の電源端子
を示している。2. Description of the Related Art FIG. 13 shows, for example, "Proceedings of 1988 VLSI Circuit Symposium".
the 1988 Symposium on VL
SIC Circuits), pp129-130, 198.
This is typical of a conventional level conversion circuit of this kind as described in "August 8". In the figure, 14
-18 are PMOS transistors, 25-27 are NMOS
Transistors, 44 and 45 are resistors, and 53 to 57 are bipolar transistors. Further, 1 is an input terminal, 2 is an output terminal, 3 is a first power supply terminal, and 4 is a second power supply terminal.
【０００３】次にその動作について説明する。なお、第
２の電源電圧ＶＳＳを−５．０Ｖ、第１の電源電圧ＶＤ
Ｄを０Ｖ（ＧＮＤレベル）とする。また、ＰＭＯＳトラ
ンジスタ１４〜１８のしきい値電圧を−０．８Ｖ、ＮＭ
ＯＳトランジスタ２５〜２７のしきい値電圧を０．８Ｖ
とする。ＭＯＳトランジスタのソース端子と基板（ウエ
ル）の電位が同じならば、ＰＭＯＳトランジスタでは、
ソース端子に対するゲート端子の電圧がしきい値電圧よ
り小さいときにオンし、他方ＮＭＯＳトランジスタでは
ソース端子に対するゲート端子の電圧がしきい値電圧よ
り大きいときにオンする。ここではすべてのＭＯＳトラ
ンジスタについて、ソース端子と基板（ウエル）の電位
を同じにしてあるものとする。Next, the operation will be described. In addition, the second power supply voltage VSS is -5.0 V, the first power supply voltage VD
D is set to 0V (GND level). In addition, the threshold voltage of the PMOS transistors 14 to 18 is -0.8V, NM
Set the threshold voltage of the OS transistors 25 to 27 to 0.8V.
And If the source terminal of the MOS transistor and the potential of the substrate (well) are the same, in the PMOS transistor,
It turns on when the voltage of the gate terminal with respect to the source terminal is lower than the threshold voltage, while it turns on when the voltage of the gate terminal with respect to the source terminal is higher than the threshold voltage. Here, it is assumed that the source terminal and the substrate (well) have the same potential for all MOS transistors.
【０００４】この状態で入力端子１にハイレベルが−
０．８Ｖでロウレベルが−１．６Ｖの入力信号を与え、
第１の基準電圧端子７の電圧ＶＲ１を−３．８Ｖに、第
２の基準電圧端子８の電圧ＶＲ２を−２．０Ｖにそれぞ
れ固定する。バイポーラトランジスタ５４と抵抗４４、
またバイポーラトランジスタ５７と抵抗５５は定電流源
を構成しており、それぞれバイポーラトランジスタ５３
とバイポーラトランジスタ５５またはバイポーラトラン
ジスタ５６に流れる電流を決める。流れる電流は具体的
には、バイポーラトランジスタのベース端子に与えられ
ている電圧からバイポーラトランジスタがオンする電圧
ＶＢＥ（〜０．８Ｖ）を引いて抵抗値で割った値とな
る。例えば抵抗４４が１０００Ωの場合には、第１の基
準電圧ＶＲ１は第２の電源電圧ＶＳＳに対して１．２Ｖ
高いため、（１．２Ｖ−０．８Ｖ）／１０００Ω＝０．
４ｍＡとなり、０．４ｍＡの電流がバイポーラトランジ
スタ５３に流れる。In this state, the high level at the input terminal 1
Apply an input signal whose low level is -1.6V at 0.8V,
The voltage VR1 of the first reference voltage terminal 7 is fixed to -3.8V, and the voltage VR2 of the second reference voltage terminal 8 is fixed to -2.0V. Bipolar transistor 54 and resistor 44,
Further, the bipolar transistor 57 and the resistor 55 constitute a constant current source, and the bipolar transistor 53 and the resistor 55, respectively.
And the current flowing through the bipolar transistor 55 or the bipolar transistor 56 is determined. Specifically, the flowing current has a value obtained by subtracting the voltage VBE (˜0.8 V) at which the bipolar transistor is turned on from the voltage applied to the base terminal of the bipolar transistor and dividing by the resistance value. For example, when the resistance 44 is 1000Ω, the first reference voltage VR1 is 1.2V with respect to the second power supply voltage VSS.
Since it is high, (1.2V-0.8V) / 1000Ω = 0.
It becomes 4 mA, and a current of 0.4 mA flows through the bipolar transistor 53.
【０００５】ここで、入力端子１すなわちバイポーラト
ランジスタ５３のベース端子の電圧がハイレベル（−
０．８Ｖ）のとき、そのエミッタ端子はベース端子より
ＶＢＥ（〜０．８Ｖ）低い電圧である−１．６Ｖにな
る。バイポーラトランジスタ５５のベース端子が−１．
６Ｖであるのでそのエミッタ端子はベース端子よりＶＢ
Ｅ（〜０．８Ｖ）低い電圧である−２．４Ｖになる。バ
イポーラトランジスタ５５のエミッタ端子とバイポーラ
トランジスタ５６のエミッタ端子とは接続されており、
したがってバイポーラトランジスタ５６のエミッタ端子
は−２．４Ｖになる。バイポーラトランジスタ５６は、
そのベース端子すなわち第２の基準電圧端子８に−２．
０Ｖが与えられており、またベース端子とエミッタ端子
間の電圧はバイポーラトランジスタがオンする電圧ＶＢ
Ｅ（〜０．８Ｖ）より小さくなるためにオフする。従っ
てバイポーラトランジスタ５７と抵抗４５からなる電流
源によって決められた電流はバイポーラトランジスタ５
５を流れる。Here, the voltage at the input terminal 1, that is, the base terminal of the bipolar transistor 53 is at a high level (-
At 0.8 V), the emitter terminal becomes -1.6 V, which is VBE (˜0.8 V) lower than the base terminal. The base terminal of the bipolar transistor 55 is -1.
Since it is 6V, its emitter terminal is VB
It becomes -2.4V which is a low voltage E (-0.8V). The emitter terminal of the bipolar transistor 55 and the emitter terminal of the bipolar transistor 56 are connected,
Therefore, the emitter terminal of the bipolar transistor 56 becomes -2.4V. The bipolar transistor 56 is
-2. To the base terminal, that is, the second reference voltage terminal 8.
0V is applied, and the voltage between the base terminal and the emitter terminal is the voltage VB at which the bipolar transistor turns on.
Since it is smaller than E (~ 0.8V), it is turned off. Therefore, the current determined by the current source composed of the bipolar transistor 57 and the resistor 45 is
Flowing through 5.
【０００６】バイポーラトランジスタ５５がオンする
と、そのコレクタ端子の電圧は流れる電流とＰＭＯＳト
ランジスタ１４の抵抗との積で示される電圧分だけ第１
の電源電圧ＶＤＤより低下する。このとき、コレクタ端
子の電圧がベース端子の電圧より低くなると、コレクタ
端子とベース端子間に順バイアスがかかりバイポーラト
ランジスタの飽和を生じてしまうので、低下する電圧は
バイポーラトランジスタ５５のベース端子と同じ電圧で
ある−１．６Ｖに設定している。一方、バイポーラトラ
ンジスタ５６はオフしておりＰＭＯＳトランジスタ１５
のゲート端子とドレイン端子とは接続されているのでそ
のコレクタ端子の電圧はＰＭＯＳトランジスタ１５のし
きい値電圧である−０．８Ｖになる（直流的に見ればＶ
ＤＤまで電位が上がる）。ＰＭＯＳトランジスタ１６は
そのゲート端子の電圧が−１．６Ｖであるのでオンしそ
のドレイン端子の電圧はＶＤＤ、すなわちＧＮＤにな
る。ＰＭＯＳトランジスタ１７はそのゲート端子の電圧
が−０．８Ｖでオフし、またＮＭＯＳトランジスタ２６
はそのゲート端子の電圧がＧＮＤであるのでオンし、イ
ンバータ回路を構成しているＰＭＯＳトランジスタ１８
とＮＭＯＳトランジスタ２７のゲート端子は−５．０Ｖ
になる。従って出力端子２はハイレベルである０Ｖを出
力する。When the bipolar transistor 55 is turned on, the voltage at its collector terminal is the first voltage corresponding to the voltage indicated by the product of the flowing current and the resistance of the PMOS transistor 14.
Power supply voltage VDD. At this time, if the voltage of the collector terminal becomes lower than the voltage of the base terminal, a forward bias is applied between the collector terminal and the base terminal to cause saturation of the bipolar transistor. Therefore, the voltage that drops is the same voltage as the base terminal of the bipolar transistor 55. Is set to -1.6V. On the other hand, the bipolar transistor 56 is off and the PMOS transistor 15
Since the gate terminal and the drain terminal of the PMOS transistor 15 are connected to each other, the voltage of the collector terminal thereof becomes -0.8 V which is the threshold voltage of the PMOS transistor 15 (V in terms of direct current).
The potential rises to DD). Since the voltage of the gate terminal of the PMOS transistor 16 is -1.6V, the PMOS transistor 16 is turned on and the voltage of its drain terminal becomes VDD, that is, GND. The PMOS transistor 17 is turned off when the voltage of its gate terminal is −0.8 V, and the NMOS transistor 26
Is turned on because the voltage of its gate terminal is GND, and the PMOS transistor 18 constituting the inverter circuit is
And the gate terminal of the NMOS transistor 27 is -5.0V
become. Therefore, the output terminal 2 outputs a high level of 0V.
【０００７】他方、入力端子１すなわちバイポーラトラ
ンジスタ５３のベース端子がロウレベル（−１．６Ｖ）
のときは、そのエミッタ端子はベース端子よりＶＢＥ
（〜０．８Ｖ）低い電圧である−２．４Ｖになる。バイ
ポーラトランジスタ５６のベース端子すなわち第２の基
準電圧端子８には−２．０Ｖが与えられており、エミッ
タ端子はベース端子よりＶＢＥ（〜０．８Ｖ）低い電圧
である−２．８Ｖになっている。ここで、バイポーラト
ランジスタ５６のエミッタ端子とバイポーラトランジス
タ５５のエミッタ端子は接続されており、したがってバ
イポーラトランジスタ５５のエミッタ端子は−２．８に
なる。そのベース端子は−２．４Ｖであるので、ベース
端子とエミッタ端子間の電圧はバイポーラトランジスタ
がオンする電圧ＶＢＥ（〜０．８Ｖ）より小さくなり、
バイポーラトランジスタ５５はオフする。従ってバイポ
ーラトランジスタ５７と抵抗４５からなる電流源によっ
て決められた電流はバイポーラトランジスタ５６を流れ
る。On the other hand, the input terminal 1, that is, the base terminal of the bipolar transistor 53 is at a low level (-1.6V).
, The emitter terminal is VBE
(-0.8V), which is a low voltage of -2.4V. -2.0V is applied to the base terminal of the bipolar transistor 56, that is, the second reference voltage terminal 8, and the emitter terminal is -2.8V, which is VBE (~ 0.8V) lower than the base terminal. There is. Here, the emitter terminal of the bipolar transistor 56 and the emitter terminal of the bipolar transistor 55 are connected, so that the emitter terminal of the bipolar transistor 55 becomes -2.8. Since the base terminal is -2.4V, the voltage between the base terminal and the emitter terminal becomes smaller than the voltage VBE (~ 0.8V) at which the bipolar transistor turns on,
The bipolar transistor 55 is turned off. Therefore, the current determined by the current source composed of the bipolar transistor 57 and the resistor 45 flows through the bipolar transistor 56.
【０００８】バイポーラトランジスタ５６がオンする
と、そのコレクタ端子の電圧は流れる電流とＰＭＯＳト
ランジスタ１５の抵抗との積で示される電圧分だけ第１
の電源電圧ＶＤＤより低下する。このときバイポーラト
ランジスタ５６が飽和しないように、低下する電圧はバ
イポーラトランジスタ５５側と同様に−１．６Ｖ程度に
設定している。一方、バイポーラトランジスタ５５はオ
フしているが、ＰＭＯＳトランジスタ１４のゲート端子
とドレイン端子は接続されているのでバイポーラトラン
ジスタ５５のコレクタ端子の電圧はＰＭＯＳトランジス
タ１４のしきい値電圧である−０．８Ｖになる（直流的
に見ればＶＤＤまで電位が上がる）。ＰＭＯＳトランジ
スタ１６は、そのゲート端子の電圧が−０．８Ｖでオフ
し、そのドレイン端子の電圧はＮＭＯＳトランジスタ２
５のしきい値電圧である０．８ＶだけＶＳＳより高い電
圧である−４．２Ｖになる。ＰＭＯＳトランジスタ２７
はそのゲート端子の電圧が−１．６Ｖでオンし、またＮ
ＭＯＳトランジスタ２７はそのゲート端子の電圧が−
４．２Ｖでオフするのでインバータ回路を構成している
ＰＭＯＳトランジスタ１８とＮＭＯＳトランジスタ２７
のゲート端子は０Ｖになり、従って出力端子２はロウレ
ベルである−５．０Ｖを出力する。When the bipolar transistor 56 is turned on, the voltage at its collector terminal is the first voltage corresponding to the voltage indicated by the product of the flowing current and the resistance of the PMOS transistor 15.
Power supply voltage VDD. At this time, the voltage to be dropped is set to about -1.6 V as in the bipolar transistor 55 side so that the bipolar transistor 56 is not saturated. On the other hand, although the bipolar transistor 55 is off, the gate terminal and drain terminal of the PMOS transistor 14 are connected, so the voltage at the collector terminal of the bipolar transistor 55 is the threshold voltage of the PMOS transistor -0.8V. (When viewed in terms of direct current, the potential rises to VDD). The PMOS transistor 16 is turned off when the voltage of its gate terminal is −0.8 V, and the voltage of its drain terminal is NMOS transistor 2.
The threshold voltage of 5 is 0.8V, which is higher than VSS by -4.2V. PMOS transistor 27
Turns on when the voltage at its gate terminal is -1.6V, and
The voltage of the gate terminal of the MOS transistor 27 is −
Since it turns off at 4.2V, the PMOS transistor 18 and the NMOS transistor 27 that form the inverter circuit
Gate terminal becomes 0V, and therefore the output terminal 2 outputs a low level of -5.0V.
【０００９】ここで、このレベル変換回路を使用する場
合、電源電圧としては、定電流源を構成するバイポーラ
トランジスタ２７のベース端子の電圧がＶＳＳから１．
２Ｖで、これを飽和させないようにするためにはコレク
タ端子の電位をベース電位と同じにしなければならない
こと、またバイポーラトランジスタ２６のエミッタ端子
が−２．８Ｖになることから、４．０Ｖ以上必要とな
る。Here, when this level conversion circuit is used, as the power supply voltage, the voltage at the base terminal of the bipolar transistor 27 forming the constant current source is from VSS to 1.
At 2 V, the collector terminal potential must be the same as the base potential in order not to saturate it, and since the emitter terminal of the bipolar transistor 26 becomes -2.8 V, 4.0 V or more is required. Becomes
【００１０】[0010]
【発明が解決しようとする課題】従来のレベル変換回路
は以上のように構成されており、二つの基準電圧ＶＲ
１、ＶＲ２を必要とし、構成素子数が多いという問題が
あった。またバイポーラトランジスタの飽和により、一
般に４．０Ｖ以下程度の低電源電圧下では使用できない
という問題があった。The conventional level conversion circuit is constructed as described above, and it has two reference voltages VR.
1 and VR2 are required, and there is a problem that the number of constituent elements is large. Further, due to the saturation of the bipolar transistor, there is a problem that it cannot be used under a low power supply voltage of about 4.0 V or less.
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、構成素子数が少なく低電源電圧
下でも使用できるレベル変換回路を提供することを目的
とする。The present invention has been made to solve the above problems, and an object thereof is to provide a level conversion circuit which has a small number of constituent elements and can be used even under a low power supply voltage.
【００１２】[0012]
【課題を解決するための手段】この発明に係るレベル変
換回路は、第１のＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタを含む第１のインバータ回路の出力端子
に、第２のＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタを含む第２のインバータ回路の入力端子を接続し
て構成したもので、かつ第１のレベル変換回路は、第１
のＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの
しきい値電圧（絶対値）を第２のＰＭＯＳトランジスタ
またはＮＭＯＳトランジスタのしきい値電圧（同上）よ
りも大きくしたものである。A level conversion circuit according to the present invention includes a first PMOS transistor and an NMOS.
A first inverter circuit including a transistor and an input terminal of a second inverter circuit including a second PMOS transistor and an NMOS transistor are connected to an output terminal of the first inverter circuit, and the first level conversion circuit includes: 1
The threshold voltage (absolute value) of the PMOS transistor or the NMOS transistor is higher than the threshold voltage of the second PMOS transistor or the NMOS transistor (same as above).
【００１３】また第２のレベル変換回路は、第１のＰＭ
ＯＳトランジスタまたはＮＭＯＳトランジスタのソース
端子に、別のＰＭＯＳトランジスタもしくはＮＭＯＳト
ランジスタ、ダイオードまたは抵抗のいずれかを接続し
たものである。Further, the second level conversion circuit includes the first PM
The source terminal of the OS transistor or the NMOS transistor is connected to another PMOS transistor or NMOS transistor, diode or resistor.
【００１４】さらに第３のレベル変換回路は、一方のイ
ンバータ回路を、第１の電源とそれより低い電位の第３
の電源との間または第３の電源とそれよりさらに低い電
位の第２の電源との間で構成し、他方のインバータ回路
を第１の電源と第２の電源との間で構成したものであ
る。Further, in the third level conversion circuit, one of the inverter circuits is connected to the first power supply and the third power supply having a lower potential.
Or a third power source and a second power source having a lower potential than that, and the other inverter circuit between the first power source and the second power source. is there.
【００１５】[0015]
【作用】第１のレベル変換回路においては、第１のイン
バータ回路を構成するＰＭＯＳトランジスタ（しきい値
電圧は負の値をとる）のしきい値電圧を第２のインバー
タ回路を構成するＰＭＯＳトランジスタのしきい値電圧
より低く設定するか、第１のインバータ回路を構成する
ＮＭＯＳトランジスタ（しきい値電圧は正の値をとる）
のしきい値電圧を第２のインバータ回路を構成するＮＭ
ＯＳトランジスタのしきい値電圧より高く設定すること
により、第１のインバータ回路の入力端子に入力された
小振幅信号が大振幅信号に変換されて第２のインバータ
回路の出力端子より出力される。In the first level conversion circuit, the threshold voltage of the PMOS transistor (threshold voltage takes a negative value) that constitutes the first inverter circuit is the PMOS transistor that constitutes the second inverter circuit. Set lower than the threshold voltage of, or an NMOS transistor that constitutes the first inverter circuit (threshold voltage takes a positive value)
The threshold voltage of the NM that constitutes the second inverter circuit
By setting the voltage higher than the threshold voltage of the OS transistor, the small amplitude signal input to the input terminal of the first inverter circuit is converted into a large amplitude signal and output from the output terminal of the second inverter circuit.
【００１６】第２のレベル変換回路においては、第１の
インバータ回路を構成するＭＯＳトランジスタのソース
端子にさらに別のＭＯＳトランジスタまたはダイオード
か抵抗を接続することにより、第１のインバータ回路を
構成するＰＭＯＳまたはＮＭＯＳトランジスタのしきい
値電圧が変化することになる。In the second level conversion circuit, by connecting another MOS transistor, a diode or a resistor to the source terminal of the MOS transistor forming the first inverter circuit, the PMOS forming the first inverter circuit is formed. Alternatively, the threshold voltage of the NMOS transistor changes.
【００１７】第３のレベル変換回路においては、第１お
よび第２の電源間で構成されるインバータ回路に対し、
第１の電源より低く第２の電源より高い電位を有する第
３の電源と第１または第２の電源との間で構成されるイ
ンバータ回路は、より小さな電源電圧で駆動されること
になる。そして第２のインバータ回路より第１のインバ
ータ回路の方が駆動電圧が小さければ、第１のインバー
タ回路の入力端子に入力した小振幅信号が大振幅信号に
変換されて第２のインバータ回路の出力端子より出力さ
れる。他方第２のインバータ回路より第１のインバータ
回路の方が駆動電圧が大きければ、第１のインバータ回
路の入力端子に入力された大振幅信号が小振幅信号に変
換されて第２のインバータ回路の出力端子より出力され
る。In the third level conversion circuit, with respect to the inverter circuit formed between the first and second power supplies,
The inverter circuit configured between the third power supply having a potential lower than the first power supply and higher than the second power supply and the first or second power supply will be driven by a smaller power supply voltage. If the driving voltage of the first inverter circuit is smaller than that of the second inverter circuit, the small amplitude signal input to the input terminal of the first inverter circuit is converted into the large amplitude signal, and the output of the second inverter circuit is output. It is output from the terminal. On the other hand, if the driving voltage of the first inverter circuit is higher than that of the second inverter circuit, the large-amplitude signal input to the input terminal of the first inverter circuit is converted into a small-amplitude signal, and the large-amplitude signal of the second inverter circuit is converted. It is output from the output terminal.
【００１８】[0018]
【実施例】以下、この発明の実施例を図について説明す
るが、はじめに一般的なＭＯＳトランジスタの製作方法
の概要を図９ないし図１２を用いて説明する。Embodiments of the present invention will be described below with reference to the drawings. First, an outline of a method for manufacturing a general MOS transistor will be described with reference to FIGS.
【００１９】まず、Ｐ形シリコン基板１００に酸化膜１
０１、窒化膜１０２を堆積させた後、Ｐウエル領域とす
る部分に開口を有するレジストパターン１０３をマスク
として窒化膜１０２をエッチングする。次いでボロンを
イオン注入技術により注入する（図９（ａ））。これに
よりＰ形領域１０４が形成される。レジストを除去後、
窒化膜１０２をマスクとして酸化を行い、Ｐウエルとな
る領域を厚い酸化膜１０５でおおう。その後、窒化膜１
０２を除去してリンを全面に注入する（図９（ｂ））。
さらに、注入したボロンとリンとを基板内部に拡散さ
せ、酸化膜１０５を除去することにより、Ｐウエル１０
６およびＮウエル１０７の形成が完了する（図９
（ｃ））。First, the oxide film 1 is formed on the P-type silicon substrate 100.
01, the nitride film 102 is deposited, and then the nitride film 102 is etched using the resist pattern 103 having an opening in the P well region as a mask. Then, boron is implanted by the ion implantation technique (FIG. 9A). As a result, the P-type region 104 is formed. After removing the resist,
Oxidation is performed using the nitride film 102 as a mask, and the region to be the P well is covered with a thick oxide film 105. Then, nitride film 1
02 is removed and phosphorus is injected into the entire surface (FIG. 9B).
Further, the implanted boron and phosphorus are diffused inside the substrate, and the oxide film 105 is removed.
6 and N well 107 are completed (see FIG. 9).
(C)).
【００２０】次に、トランジスタの分離をするため、厚
い酸化膜とボロンの注入を以下の工程で行う。まず、酸
化膜１０８、窒化膜１０９を堆積させ、トランジスタの
活性領域をおおうレジストパターン１１０をマスクとし
て窒化膜１０９をエッチングする（図１０（ａ））。そ
の後、レジストパターン１１０および１１１をマスクと
してボロンを注入する（図１０（ｂ））。これによりＰ
ウエル中の素子分離領域表面にＰ+ 領域１１２が形成さ
れる。次にレジストを除去した後、窒化膜１９をマスク
として酸化を行い、厚い酸化膜１１３を形成する。窒化
膜１０９を除去することにより分離領域が完成する（図
１０（ｃ））。Next, in order to separate the transistors, a thick oxide film and boron are implanted in the following steps. First, the oxide film 108 and the nitride film 109 are deposited, and the nitride film 109 is etched using the resist pattern 110 covering the active region of the transistor as a mask (FIG. 10A). Then, boron is implanted using the resist patterns 110 and 111 as masks (FIG. 10B). This gives P
A P+ region 112 is formed on the surface of the element isolation region in the well. Next, after removing the resist, oxidation is performed using the nitride film 19 as a mask to form a thick oxide film 113. The isolation region is completed by removing the nitride film 109 (FIG. 10C).
【００２１】次にトランジスタのしきい値電圧を決める
ため、ボロンの注入を行う（図１１（ａ））。このボロ
ンの注入エネルギーおよび濃度によりしきい値電圧が決
まる。しきい値電圧の異なった別のトランジスタを得る
には、他の部分をレジストパターンによりマスクし、そ
のトランジスタ領域にのみボロンを再注入するなどの処
置をとる。次いでゲート酸化膜１１４およびゲート電極
となる多結晶シリコン膜１１５を堆積させた後、ゲート
領域をおおうレジストパターン１１６を形成し、ゲート
領域以外の多結晶シリコン膜１１５およびゲート酸化膜
１１４を除去する（図１１（ｂ））。続いでＰウエル領
域をおおうレジストパターン１１７を形成し、ボロンの
注入を行う（図１１（ｃ））。Next, boron is implanted to determine the threshold voltage of the transistor (FIG. 11A). The threshold voltage is determined by the implantation energy and concentration of this boron. In order to obtain another transistor having a different threshold voltage, other portions are masked with a resist pattern and boron is re-implanted only in the transistor region. Next, after depositing the gate oxide film 114 and the polycrystalline silicon film 115 to be the gate electrode, a resist pattern 116 covering the gate region is formed, and the polycrystalline silicon film 115 and the gate oxide film 114 other than the gate region are removed ( FIG. 11B). Then, a resist pattern 117 covering the P well region is formed and boron is implanted (FIG. 11C).
【００２２】ボロンの注入により、ＰＭＯＳトランジス
タのソースおよびドレインとなるＰ+ 領域１１８が形成
される。同様にＮウエル領域をレジストパターン１１９
でおおい、ヒ素の注入を行う（図１２（ａ））。これに
よりＮＭＯＳトランジスタのソースおよびドレインとな
るＮ+ 領域１２０が形成される。その後レジストを除去
すれば、ＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタが同一基板に混在して形成される（図１２
（ｂ））。ＣＭＯＳインバータ等の回路として完成する
には、さらにアルミニウムを蒸着するなどして適当な配
線を施す。必要に応じダイオードや抵抗等の受動素子も
同時に作り込まれる。またＢｉＣＭＯＳ集積回路ではバ
イポーラトランジスタが同時に形成される。By implanting boron, P+ regions 118 serving as the source and drain of the PMOS transistor are formed. Similarly, the N well region is formed into a resist pattern 119.
Then, arsenic is injected (FIG. 12A). As a result, the N+ region 120 serving as the source and drain of the NMOS transistor is formed. Then, if the resist is removed, the PMOS transistor and the NMOS transistor are mixedly formed on the same substrate (FIG. 12).
(B)). In order to complete a circuit such as a CMOS inverter, aluminum is further vapor-deposited to provide appropriate wiring. If necessary, passive elements such as diodes and resistors are also made at the same time. Further, in the BiCMOS integrated circuit, bipolar transistors are simultaneously formed.
【００２３】実施例 １．図１はこの発明の一実施例を
示すレベル変換回路の回路図である。本実施例のレベル
変換回路は、基本的にＣＭＯＳインバータ回路を２つ接
続した構成を有している。同図において、図１３と同一
符号は同一もしくは相当部分を示している。１１，１２
はＰＭＯＳトランジスタ、２１，２２はＮＭＯＳトラン
ジスタを示すが、上述したような製作工程により、一方
のインバータ回路を構成するＰＭＯＳトランジスタ１１
ならびに他方のインバータ回路を構成するＰＭＯＳトラ
ンジスタ１２およびＮＭＯＳトランジスタ２２のしきい
値電圧をそれぞれ−０．８Ｖ、−０．８Ｖ、０．８Ｖに
設定し、入力段のインバータ回路を構成するＮＭＯＳト
ランジスタ２１のしきい値電圧を１．６Ｖに設定してあ
る。Example 1 1 is a circuit diagram of a level conversion circuit showing an embodiment of the present invention. The level conversion circuit of this embodiment basically has a configuration in which two CMOS inverter circuits are connected. In the figure, the same reference numerals as those in FIG. 13 indicate the same or corresponding portions. 11, 12
Is a PMOS transistor, and 21 and 22 are NMOS transistors. The PMOS transistor 11 forming one of the inverter circuits is manufactured by the above manufacturing process.
Also, the threshold voltages of the PMOS transistor 12 and the NMOS transistor 22 that form the other inverter circuit are set to -0.8V, -0.8V, and 0.8V, respectively, and the NMOS transistor 21 that forms the input stage inverter circuit is set. The threshold voltage of is set to 1.6V.
【００２４】また第２の電源電圧ＶＳＳを−３．０Ｖ、
第１の電源電圧ＶＤＤを０Ｖ（ＧＮＤレベル）とし、基
板（ウエル）の電位はＰＭＯＳトランジスタについては
ＶＤＤ、ＮＭＯＳトランジスタについてはＶＳＳとして
いる。The second power supply voltage VSS is -3.0V,
The first power supply voltage VDD is set to 0V (GND level), the potential of the substrate (well) is VDD for the PMOS transistor, and VSS for the NMOS transistor.
【００２５】次に図１の動作について説明する。入力端
子１にハイレベルが−０．８Ｖでロウレベルが−１．６
Ｖの入力信号を与える。入力端子１がハイレベル（−
０．８Ｖ）のとき、ＰＭＯＳトランジスタ１１はゲート
端子の電圧が−０．８Ｖでオフし、またＮＭＯＳトラン
ジスタ２１はゲート端子の電圧が−０．８Ｖでオンする
ので、入力段のインバータ回路の出力、すなわち出力段
のインバータ回路を構成しているＭＯＳトランジスタ１
２，２２のゲート端子は−３．０Ｖになる。これにより
ＰＭＯＳトランジスタ１２はオン、ＮＭＯＳトランジス
タ２２はオフし、従って出力端子２はハイレベルである
０Ｖを出力する。Next, the operation of FIG. 1 will be described. Input terminal 1 has a high level of -0.8V and a low level of -1.6V.
Apply V input signal. Input terminal 1 is high level (-
0.8V), the PMOS transistor 11 turns off when the gate terminal voltage is −0.8V, and the NMOS transistor 21 turns on when the gate terminal voltage is −0.8V, so that the output of the inverter circuit in the input stage That is, the MOS transistor 1 that constitutes the inverter circuit of the output stage
The gate terminals of 2, 22 are -3.0V. As a result, the PMOS transistor 12 is turned on and the NMOS transistor 22 is turned off, so that the output terminal 2 outputs a high level of 0V.
【００２６】入力端子１がロウレベル（−１．６Ｖ）の
ときは、ＰＭＯＳトランジスタ１１はゲート端子の電圧
が−１．６Ｖでオンし、またＮＭＯＳトランジスタ２１
はゲート端子の電圧が−１．６Ｖでオフし、入力段のイ
ンバータ回路の出力、すなわち出力段のインバータ回路
を構成しているＭＯＳトランジスタ１２，２２のゲート
端子は０Ｖになる。これによりＰＭＯＳトランジスタ１
２はオフ、ＮＭＯＳトランジスタ２２はオンし、従って
出力端子２はロウレベルである−３．０Ｖを出力する。When the input terminal 1 is at a low level (-1.6V), the PMOS transistor 11 is turned on when the gate terminal voltage is -1.6V, and the NMOS transistor 21 is turned on.
Is turned off when the voltage of the gate terminal is -1.6V, and the output of the inverter circuit of the input stage, that is, the gate terminals of the MOS transistors 12 and 22 forming the inverter circuit of the output stage become 0V. As a result, the PMOS transistor 1
2 is off and the NMOS transistor 22 is on, so that the output terminal 2 outputs a low level of -3.0V.
【００２７】図１の回路において、仮にＮＭＯＳトラン
ジスタ２１のしきい値電圧がＮＭＯＳトランジスタ２２
のしきい値電圧と同じ０．８Ｖであれば、入力端子１が
ロウレベルのときＰＭＯＳトランジスタ１１とＮＭＯＳ
トランジスタ２１とが共にオンしてしまい、貫通電流が
流れ消費電力が増大する。また入力段のインバータ回路
の出力を、ＰＭＯＳトランジスタ１１はハイレベルに、
ＮＭＯＳトランジスタ２１はロウレベルにすべく動作す
るため、出力が素早く決まらない。ＮＭＯＳトランジス
タ２１のしきい値電圧を１．６Ｖに設定したのは、入力
端子１がロウレベル（−１．６Ｖ）のとき、ＮＭＯＳト
ランジスタ２１をオフさせ、低消費電力でかつ出力レベ
ルを高速に決定するインバータ回路を得るためである。
本実施例では入力段のインバータ回路のＮＭＯＳトラン
ジスタ２１のしきい値電圧を高く設定したが、入力信号
レベルが低い場合には、同様にしてＰＭＯＳトランジス
タ１１のしきい値電圧を低く設定すればよい。また本回
路はインバータ回路を接続して構成しているので、イン
バータ回路を構成するＰＭＯＳトランジスタがＮＭＯＳ
トランジスタの一方がオンする電圧より大きな電源電圧
があれば動作し、本実施例ではＮＭＯＳトランジスタ２
１のしきい値電圧である１．６Ｖ以上の電源電圧があれ
ば動作する。In the circuit of FIG. 1, assuming that the threshold voltage of the NMOS transistor 21 is the NMOS transistor 22.
If the input terminal 1 is at a low level and the same threshold voltage as 0.8 V, the PMOS transistor 11 and the NMOS transistor 11
Both the transistor 21 and the transistor 21 are turned on, a through current flows, and power consumption increases. In addition, the output of the inverter circuit of the input stage, the PMOS transistor 11 to the high level,
Since the NMOS transistor 21 operates to be set to the low level, the output cannot be determined quickly. The threshold voltage of the NMOS transistor 21 is set to 1.6V because when the input terminal 1 is at a low level (-1.6V), the NMOS transistor 21 is turned off, the power consumption is low, and the output level is determined at high speed. This is to obtain an inverter circuit that operates.
In the present embodiment, the threshold voltage of the NMOS transistor 21 of the inverter circuit of the input stage is set high, but when the input signal level is low, the threshold voltage of the PMOS transistor 11 may be similarly set low. .. Further, since this circuit is configured by connecting the inverter circuit, the PMOS transistor forming the inverter circuit is an NMOS
If there is a power supply voltage larger than the voltage at which one of the transistors turns on, it operates, and in this embodiment, the NMOS transistor 2
It operates if there is a power supply voltage of 1.6 V or more, which is a threshold voltage of 1.
【００２８】実施例 ２．図２および図３は第２の実施
例を示すレベル変換回路の回路図である。同図において
図１と同一符号は同一もしくは相当部分を示している。
１３，１４はＰＭＯＳトランジスタ、２３，２４はＮＭ
ＯＳトランジスタ、３１はダイオード、４１は抵抗を示
すが、前述したような製作工程により、各ＰＭＯＳトラ
ンジスタのしきい値を−０．８Ｖに、また各ＮＭＯＳト
ランジスタのしきい値を０．８Ｖにそれぞれ設定してい
る。ＶＳＳとＶＤＤは実施例１と同様にそれぞれ−３．
０Ｖと０Ｖ（ＧＮＤ）とし、基板（ウエル）の電位も実
施例１と同様にＰＭＯＳトランジスタについてはＶＤ
Ｄ、ＮＭＯＳトランジスタについてはＶＳＳとしてあ
る。Example 2. 2 and 3 are circuit diagrams of a level conversion circuit showing a second embodiment. In the figure, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts.
13 and 14 are PMOS transistors, and 23 and 24 are NM
The OS transistor, 31 is a diode, and 41 is a resistor, but the threshold value of each PMOS transistor is set to -0.8V and the threshold value of each NMOS transistor is set to 0.8V by the manufacturing process described above. It is set. VSS and VDD are -3.
0V and 0V (GND), and the potential of the substrate (well) is VD for the PMOS transistor as in the first embodiment.
The D and NMOS transistors are set to VSS.
【００２９】この図２および図３に示した実施例は、い
ずれも入力段のインバータ回路にＭＯＳトランジスタ、
ダイオードまたは抵抗のいずれかを直列に接続したもの
であり、したがってＮＭＯＳトランジスタのソース端子
は基板（ウエル）の電位より高くなる。このときのＮＭ
ＯＳトランジスタのしきい値電圧Ｖｔｈは次式で示され
る。 Ｖｔｈ＝Ｖｔｈ（０）＋Ａ（（Ｖｓｂ＋２Ｖｆ）−（２
Ｖｆ）） ここでＶｔｈ（０）はソース端子と基板（ウエル）の電
位が同じときのしきい値電圧、Ａは基板効果係数、Ｖｆ
は定数、Ｖｓｂはソース端子と基板（ウエル）間の電圧
を示す。したがって図２および３のいずれの場合もＮＭ
ＯＳトランジスタのしきい値電圧は０．８Ｖよりも高く
なる。ここでは説明のためＶｓｂが０．８Ｖのときにし
きい値電圧が１．６Ｖになるものとする。In both the embodiments shown in FIGS. 2 and 3, the input stage inverter circuit has a MOS transistor,
Since either a diode or a resistor is connected in series, the source terminal of the NMOS transistor becomes higher than the substrate (well) potential. NM at this time
The threshold voltage Vth of the OS transistor is expressed by the following equation. Vth = Vth (0) + A ((Vsb + 2Vf) − (2
Vf)) where Vth (0) is the threshold voltage when the source terminal and the substrate (well) have the same potential, A is the substrate effect coefficient, and Vf
Is a constant and Vsb is a voltage between the source terminal and the substrate (well). Therefore, in both cases of FIGS. 2 and 3, NM
The threshold voltage of the OS transistor becomes higher than 0.8V. Here, for the sake of explanation, it is assumed that the threshold voltage becomes 1.6V when Vsb is 0.8V.
【００３０】次に図２（ａ）の動作について説明する。
入力端子１にハイレベルが−０．８Ｖでロウレベルが−
１．６Ｖの入力信号を与える。入力端子１がハイレベル
（−０．８Ｖ）のとき、ＰＭＯＳトランジスタ１３はゲ
ート端子の電圧が−０．８Ｖでオフし、またＮＭＯＳト
ランジスタ２３はゲート端子の電圧が−０．８Ｖでオン
であるから、入力段のインバータ回路の出力、すなわち
ＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ２２
のゲート端子はＶＳＳよりＰＭＯＳトランジスタ１４の
しきい値電圧の大きさである０．８Ｖだけ高い−２．２
Ｖになる。このときＰＭＯＳトランジスタ１２はオン、
ＮＭＯＳトランジスタ２２はオフし、従って出力端子２
はハイレベルである０Ｖを出力する。Next, the operation of FIG. 2A will be described.
Input terminal 1 has a high level of -0.8V and a low level of-
Apply an input signal of 1.6V. When the input terminal 1 is at a high level (-0.8V), the PMOS transistor 13 is off when the gate terminal voltage is -0.8V, and the NMOS transistor 23 is on when the gate terminal voltage is -0.8V. From the output of the input stage inverter circuit, that is, the PMOS transistor 12 and the NMOS transistor 22.
Has a gate terminal higher than VSS by 0.8 V which is the threshold voltage of the PMOS transistor 14 -2.2.
It becomes V. At this time, the PMOS transistor 12 is turned on,
The NMOS transistor 22 is turned off, so that the output terminal 2
Outputs a high level of 0V.
【００３１】入力端子１がロウレベル（−１．６Ｖ）の
ときは、ＰＭＯＳトランジスタ１３はゲート端子の電圧
が−１．６Ｖでオンし、またＮＭＯＳトランジスタ２３
はＰＭＯＳトランジスタ１４の作用によりソース端子の
電圧がＰＭＯＳトランジスタのしきい値電圧の大きさで
ある０．８Ｖになっているためゲート端子の電圧が−
１．６Ｖでもオフし、入力段のインバータ回路の出力、
すなわちＰＭＯＳトランジスタ１２とＮＭＯＳトランジ
スタ２２のゲート端子は０Ｖになる。ＰＭＯＳトランジ
スタ１２はオフ、ＮＭＯＳトランジスタ２２はオンし、
従って出力端子２はロウレベルである−３．０Ｖを出力
する。When the input terminal 1 is at a low level (-1.6V), the PMOS transistor 13 is turned on when the gate terminal voltage is -1.6V, and the NMOS transistor 23 is turned on.
Since the voltage of the source terminal is 0.8 V which is the threshold voltage of the PMOS transistor due to the action of the PMOS transistor 14, the voltage of the gate terminal is −
It turns off even at 1.6 V, and the output of the input stage inverter circuit
That is, the gate terminals of the PMOS transistor 12 and the NMOS transistor 22 become 0V. PMOS transistor 12 is off, NMOS transistor 22 is on,
Therefore, the output terminal 2 outputs a low level of -3.0V.
【００３２】本回路はＮＭＯＳトランジスタ２３のソー
ス端子にＰＭＯＳトランジスタ１４を直列に接続してソ
ース端子を基板（ウエル）の電位より高くし、ＮＭＯＳ
トランジスタ２３のしきい値電圧を高くしたものであ
る。したがってＭＯＳトランジスタの製作時にはＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタとでそれぞれ一
種類のしきい値電圧を設定すればよい。本例で仮に入力
段のインバータ回路にＰＭＯＳトランジスタ１４を直列
に接続しなければＮＭＯＳトランジスタ２３のしきい値
電圧は０．８Ｖのままであり、入力端子１がロウレベル
のときＰＭＯＳトランジスタ１３とＮＭＯＳトランジス
タ２３が共にオンしてしまい、貫通電流が流れ消費電力
が増大する。また入力段のインバータ回路の出力を、Ｐ
ＭＯＳトランジスタ１３はハイレベルに、ＮＭＯＳトラ
ンジスタ２３はロウレベルにすべく動作するため、出力
が素早く決まらない。ＰＭＯＳトランジスタ１４を直列
に接続したのは、ＮＭＯＳトランジスタ２３のしきい値
電圧を１．６Ｖに高めて、入力端子１がロウレベル（−
１．６Ｖ）のとき、ＮＭＯＳトランジスタ２３をオフさ
せるためである。本回路はインバータ回路を接続して構
成しているので、インバータ回路を構成するＰＭＯＳト
ランジスタかＮＭＯＳトランジスタの一方がオンする電
圧より大きな電源電圧があれば動作し、本実施例ではＮ
ＭＯＳトランジスタ２３のしきい値電圧である１．６Ｖ
以上の電源電圧があれば動作する。In this circuit, the source terminal of the NMOS transistor 23 is connected in series with the PMOS transistor 14 so that the source terminal is higher than the potential of the substrate (well).
The threshold voltage of the transistor 23 is increased. Therefore, when manufacturing MOS transistors, NMO
One kind of threshold voltage may be set for each of the S transistor and the PMOS transistor. In this example, if the PMOS transistor 14 is not connected in series to the input stage inverter circuit, the threshold voltage of the NMOS transistor 23 remains 0.8V, and when the input terminal 1 is at the low level, the PMOS transistor 13 and the NMOS transistor Both 23 are turned on, a through current flows and power consumption increases. In addition, the output of the input stage inverter circuit is
Since the MOS transistor 13 operates to set the high level and the NMOS transistor 23 operates to the low level, the output cannot be determined quickly. The PMOS transistors 14 are connected in series because the threshold voltage of the NMOS transistor 23 is increased to 1.6 V and the input terminal 1 is at a low level (-
This is to turn off the NMOS transistor 23 when the voltage is 1.6 V). Since this circuit is configured by connecting the inverter circuit, it operates if there is a power supply voltage higher than the voltage at which one of the PMOS transistor and the NMOS transistor forming the inverter circuit is turned on, and in this embodiment, N
1.6V which is the threshold voltage of the MOS transistor 23
It operates with the above power supply voltage.
【００３３】図２（ａ）では、入力段のインバータ回路
のＮＭＯＳトランジスタ２３にＰＭＯＳトランジスタ１
４を直列に接続したが、同様にして図２（ｂ）ではＮＭ
ＯＳトランジスタ２４を直列に、図３（ａ）ではダイオ
ード３１を直列に、図３（ｂ）では抵抗４１を直列に接
続して入力段のインバータ回路のＮＭＯＳトランジスタ
２３のしきい値電圧を高くする。入力信号のレベルに応
じて入力段のインバータ回路のＰＭＯＳトランジスタ１
３にＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、ダ
イオードまたは抵抗を接続してもよい。In FIG. 2A, the PMOS transistor 1 is connected to the NMOS transistor 23 of the input stage inverter circuit.
4 are connected in series, but in the same manner as shown in FIG.
The OS transistor 24 is connected in series, the diode 31 is connected in series in FIG. 3A, and the resistor 41 is connected in series in FIG. 3B to increase the threshold voltage of the NMOS transistor 23 of the input stage inverter circuit. .. The PMOS transistor 1 of the inverter circuit at the input stage according to the level of the input signal
A PMOS transistor, an NMOS transistor, a diode or a resistor may be connected to 3.
【００３４】実施例 ３．図４（ａ）は第３の実施例を
示すレベル変換回路の回路図である。図１〜図３と同一
符号は同一もしくは相当部分を示す。５は第３の電源端
子を示す。各ＰＭＯＳトランジスタのしきい値は−０．
８Ｖに、また各ＮＭＯＳトランジスタのしきい値は０．
８Ｖに設定してある。ＶＳＳとＶＤＤはそれぞれ−３．
０Ｖと０Ｖ（ＧＮＤ）とし、第３の電源電圧ＶＳ１を−
２．２Ｖとしてある。また基板（ウエル）の電位はＰＭ
ＯＳトランジスタについてはＶＤＤ、ＮＭＯＳトランジ
スタ２２についてはＶＳＳ、ＮＭＯＳトランジスタ２３
についてはＶＳ１としてある。Example 3. FIG. 4A is a circuit diagram of a level conversion circuit showing a third embodiment. 1 to 3 indicate the same or corresponding parts. Reference numeral 5 indicates a third power supply terminal. The threshold value of each PMOS transistor is −0.
8V, and the threshold of each NMOS transistor is 0.
It is set to 8V. VSS and VDD are -3.
0V and 0V (GND), the third power supply voltage VS1 −
It is set to 2.2V. The potential of the substrate (well) is PM
VDD for the OS transistor, VSS for the NMOS transistor 22, and NMOS transistor 23
Is VS1.
【００３５】次に図４（ａ）の動作について説明する。
入力端子１にハイレベルが−０．８Ｖでロウレベルが−
１．６Ｖの入力信号を与える。入力端子１がハイレベル
（−０．８Ｖ）のとき、ＰＭＯＳトランジスタ１３はそ
のゲート端子の電圧が−０．８Ｖでオフし、またＮＭＯ
Ｓトランジスタ２３はそのゲート端子の電圧が−０．８
Ｖでオンであるので入力段のインバータ回路の出力、す
なわちＰＭＯＳトランジスタ１２とＮＭＯＳトランジス
タ２２のゲート端子は−２．２Ｖになる。ＰＭＯＳトラ
ンジスタ１２はオン、ＮＭＯＳトランジスタ２２はオフ
し、従って出力端子１はハイレベルである０Ｖを出力す
る。Next, the operation of FIG. 4A will be described.
Input terminal 1 has a high level of -0.8V and a low level of-
Apply an input signal of 1.6V. When the input terminal 1 is at a high level (-0.8V), the PMOS transistor 13 turns off when the voltage of its gate terminal is -0.8V, and the NMO
The voltage of the gate terminal of the S transistor 23 is -0.8.
Since it is on at V, the output of the inverter circuit at the input stage, that is, the gate terminals of the PMOS transistor 12 and the NMOS transistor 22 become -2.2V. The PMOS transistor 12 is turned on and the NMOS transistor 22 is turned off, so that the output terminal 1 outputs a high level of 0V.
【００３６】入力端子１がロウレベル（−１．６Ｖ）の
とき、ＰＭＯＳトランジスタ１３はゲート端子の電圧が
−１．６Ｖでオンし、またＮＭＯＳトランジスタ２３は
ゲート端子の電圧が−１．６Ｖでオフし、入力段のイン
バータ回路の出力、すなわちＰＭＯＳトランジスタ１２
とＮＭＯＳトランジスタ２２のゲート端子は０Ｖにな
る。ＰＭＯＳトランジスタ１２はオフ、ＮＭＯＳトラン
ジスタ２２はオンし、従って出力端子２はロウレベルで
ある−３．０Ｖを出力する。When the input terminal 1 is at a low level (-1.6V), the PMOS transistor 13 turns on when the gate terminal voltage is -1.6V, and the NMOS transistor 23 turns off when the gate terminal voltage is -1.6V. The output of the inverter circuit at the input stage, that is, the PMOS transistor 12
And the gate terminal of the NMOS transistor 22 becomes 0V. The PMOS transistor 12 is off and the NMOS transistor 22 is on, so that the output terminal 2 outputs a low level of -3.0V.
【００３７】本回路は初段のインバータ回路の電源の一
つを入力信号のレベルに対応させて別電源にしたもので
ある。本回路において、仮にＮＭＯＳトランジスタ２３
側の電源電圧がＶＳＳであれば、入力端子１がロウレベ
ルのときＰＭＯＳトランジスタ１３とＮＭＯＳトランジ
スタ２３とが共にオンしてしまい、貫通電流が流れ入力
段のインバータ回路を構成しているＰＭＯＳトランジス
タ１３とＮＭＯＳトランジスタ２３の出力が素早く決ま
らない。ＮＭＯＳトランジスタ２３の側の電源をＶＳ１
に設定したのは、入力端子１がロウレベル（−１．６
Ｖ）のとき、ＮＭＯＳトランジスタ２３をオフにするた
めである。また本回路はＮＭＯＳトランジスタ２３のし
きい値電圧である１．６Ｖ以上の電源電圧があれば動作
する。This circuit is one in which one of the power supplies of the first-stage inverter circuit is made to correspond to the level of the input signal and is set as another power supply. In this circuit, it is assumed that the NMOS transistor 23
When the power supply voltage on the side is VSS, both the PMOS transistor 13 and the NMOS transistor 23 are turned on when the input terminal 1 is at a low level, and a through current flows and the PMOS transistor 13 forming the input stage inverter circuit is connected. The output of the NMOS transistor 23 cannot be determined quickly. The power source on the side of the NMOS transistor 23 is VS1.
The input terminal 1 is set to low level (-1.6
This is for turning off the NMOS transistor 23 at the time of V). Further, this circuit operates if there is a power supply voltage of 1.6 V or more which is the threshold voltage of the NMOS transistor 23.
【００３８】図４（ａ）では、入力段のインバータ回路
のＮＭＯＳトランジスタ２３を別電源としたが、同様に
して図４（ｂ）に入力段のインバータ回路のＰＭＯＳト
ランジスタ１３を別電源にした例を示す。例えば第４の
電源端子６の電圧ＶＤ１を−０．８Ｖとし、入力端子１
にハイレベルが−１．６Ｖでロウレベルが−２．４Ｖの
入力信号を与えれば、図４（ａ）と同様にレベル変換を
することができる。In FIG. 4 (a), the NMOS transistor 23 of the input stage inverter circuit is used as a separate power source, but in the same manner as shown in FIG. 4 (b), the PMOS transistor 13 of the input stage inverter circuit is used as a different power source. Indicates. For example, the voltage VD1 of the fourth power supply terminal 6 is set to -0.8V, and the input terminal 1
When an input signal having a high level of -1.6 V and a low level of -2.4 V is applied to the, a level conversion can be performed as in FIG. 4 (a).
【００３９】実施例 ４．図５（ａ）は第４の実施例を
示すレベル変換回路の回路図である。図１〜図４と同一
符号は同一もしくは相当部分を示す。各ＰＭＯＳトラン
ジスタのしきい値は−０．８Ｖに、各ＮＭＯＳトランジ
スタのしきい値は０．８Ｖに設定してある。またＶＳＳ
とＶＤＤはそれぞれ−３．０Ｖと０Ｖ（ＧＮＤ）とし、
ＶＳ１を−２．２Ｖとしてある。基板（ウエル）の電位
はＰＭＯＳトランジスタについてはＶＤＤ、ＮＭＯＳト
ランジスタ２２についてはＶＳ１、ＮＭＯＳトランジス
タ２３についてはＶＳＳとしてある。Example 4. FIG. 5A is a circuit diagram of a level conversion circuit showing a fourth embodiment. 1 to 4 indicate the same or corresponding parts. The threshold of each PMOS transistor is set to -0.8V, and the threshold of each NMOS transistor is set to 0.8V. Also VSS
And VDD are -3.0V and 0V (GND),
VS1 is set to -2.2V. The potential of the substrate (well) is VDD for the PMOS transistor, VS1 for the NMOS transistor 22, and VSS for the NMOS transistor 23.
【００４０】次に図５（ａ）の動作について説明する。
入力端子１にハイレベルが０Ｖでロウレベルが−３．０
Ｖの入力信号を与える。入力端子１がハイレベル（０
Ｖ）のとき、ＰＭＯＳトランジスタ１３はそのゲート端
子の電圧は０Ｖでオフし、またＮＭＯＳトランジスタ２
３はそのゲート端子の電圧が０Ｖでオンであるので入力
段のインバータ回路の出力、すなわちＰＭＯＳトランジ
スタ１２とＮＭＯＳトランジスタ２２のゲート端子は−
３．０Ｖになる。これによりＰＭＯＳトランジスタ１２
はオン、ＮＭＯＳトランジスタ２２はオフし、従って出
力端子２はハイレベルである０Ｖを出力する。Next, the operation of FIG. 5A will be described.
Input terminal 1 has a high level of 0 V and a low level of -3.0
Apply V input signal. Input terminal 1 is high level (0
V), the PMOS transistor 13 turns off when the voltage of its gate terminal is 0 V, and the NMOS transistor 2
3 has a voltage of 0V at its gate terminal and is on, so that the output of the inverter circuit at the input stage, that is, the gate terminals of the PMOS transistor 12 and the NMOS transistor 22 are-.
It becomes 3.0V. As a result, the PMOS transistor 12
Is turned on and the NMOS transistor 22 is turned off, so that the output terminal 2 outputs a high level of 0V.
【００４１】入力端子１がロウレベル（−３．０Ｖ）の
とき、ＰＭＯＳトランジスタ１３はそのゲート端子の電
圧が−３．０Ｖでオンし、またＮＭＯＳトランジスタ２
３はそのゲート端子の電圧が−３．０Ｖでオフし、入力
段のインバータ回路の出力、すなわちＰＭＯＳトランジ
スタ１２とＮＭＯＳトランジスタ２２のゲート端子は０
Ｖになる。ＰＭＯＳトランジスタ１２はオフ、ＮＭＯＳ
トランジスタ２２はオンし、従って出力端子２はロウレ
ベルである−２．２Ｖを出力する。When the input terminal 1 is at a low level (-3.0V), the PMOS transistor 13 is turned on when the voltage of its gate terminal is -3.0V, and the NMOS transistor 2 is turned on.
3 turns off when the voltage of its gate terminal is -3.0 V, and the output of the inverter circuit of the input stage, that is, the gate terminals of the PMOS transistor 12 and the NMOS transistor 22 is 0.
It becomes V. PMOS transistor 12 is off, NMOS
The transistor 22 is turned on, so that the output terminal 2 outputs a low level of -2.2V.
【００４２】本回路は大振幅信号を小振幅信号に変換す
るレベル変換回路の例で、出力段のインバータ回路の電
源の一つを出力信号のレベルに対応させて別電源にした
ものである。本回路は、ＮＭＯＳトランジスタ２２のし
きい値電圧である１．６Ｖ以上の電源電圧があれば動作
する。一方、図５（ｂ）は、入力段のインバータ回路に
ダイオード３１を接続して入力段のインバータ回路のロ
ウレベル出力を−２．２Ｖにした例である。ロウレベル
が−３．０Ｖまで下がらないため、入力段のインバータ
回路のロウレベルからハイレベルへの遷移が速くなる。
図５（ａ），（ｂ）ではＮＭＯＳトランジスタを別電源
としたが、同様にして図６には入力段のインバータ回路
のＰＭＯＳトランジスタを別電源にした例を示す。例え
ば第４の電源端子６の電圧ＶＤ１を−０．８Ｖとすれ
ば、ハイレベルが−０．８Ｖでロウレベルが−３．０Ｖ
の出力信号が得られる。This circuit is an example of a level conversion circuit for converting a large-amplitude signal into a small-amplitude signal, in which one of the power supplies of the inverter circuit of the output stage is made to correspond to the level of the output signal and is set to another power supply. This circuit operates if there is a power supply voltage of 1.6 V or more, which is the threshold voltage of the NMOS transistor 22. On the other hand, FIG. 5B shows an example in which the diode 31 is connected to the input stage inverter circuit and the low level output of the input stage inverter circuit is set to -2.2V. Since the low level does not drop to −3.0V, the transition of the inverter circuit in the input stage from the low level to the high level becomes faster.
In FIGS. 5A and 5B, the NMOS transistor is used as a separate power source. Similarly, FIG. 6 shows an example in which the PMOS transistor of the input stage inverter circuit is used as a different power source. For example, if the voltage VD1 of the fourth power supply terminal 6 is -0.8V, the high level is -0.8V and the low level is -3.0V.
Output signal is obtained.
【００４３】以上、ＣＭＯＳ構成のインバータ回路を用
いた例について説明したが、ＢｉＣＭＯＳ構成のインバ
ータ回路を用いてもよい。次にその例を示す。 実施例 ５．図７は第５の実施例を示すレベル変換回路
の回路図である。図１〜図６と同一符号は同一もしくは
相当部分を示す。４２，４３は抵抗、５１，５２はバイ
ポーラトランジスタを示す。ＰＭＯＳトランジスタ１
１，１２およびＮＭＯＳトランジスタ２２のしきい値電
圧をそれぞれ−０．８Ｖ、−０．８Ｖ、０．８Ｖに設定
し、ＮＭＯＳトランジスタ２１のしきい値電圧を１．６
Ｖに設定してある。ＶＳＳおよびＶＤＤをそれぞれ−
３．０Ｖと０Ｖ（ＧＮＤ）とし、基板（ウエル）の電位
はＰＭＯＳトランジスタについてはＶＤＤ、ＮＭＯＳト
ランジスタについてはＶＳＳとしてある。Although the example using the CMOS inverter circuit has been described above, a BiCMOS inverter circuit may be used. An example is shown below. Example 5. FIG. 7 is a circuit diagram of a level conversion circuit showing a fifth embodiment. 1 to 6 indicate the same or corresponding parts. 42 and 43 are resistors, and 51 and 52 are bipolar transistors. PMOS transistor 1
1, 12 and the threshold voltage of the NMOS transistor 22 are set to −0.8V, −0.8V and 0.8V, respectively, and the threshold voltage of the NMOS transistor 21 is set to 1.6.
It is set to V. VSS and VDD respectively-
The potentials of the substrate (well) are 3.0 V and 0 V (GND), VDD for the PMOS transistor and VSS for the NMOS transistor.
【００４４】次に図７の動作について説明する。入力端
子１にハイレベルが−０．８Ｖでロウレベルが−１．６
Ｖの入力信号を与える。入力端子１がハイレベル（−
０．８Ｖ）のとき、ＰＭＯＳトランジスタ１１はそのゲ
ート端子の電圧が−０．８Ｖでオフし、またＮＭＯＳト
ランジスタ２１はそのゲート端子の電圧が−０．８Ｖで
オンであるので、バイポーラトランジスタ５１はそのベ
ース端子が−３．０Ｖになりオフする。入力段のインバ
ータ回路の出力は、ＮＭＯＳトランジスタ２１がオンし
ているので−３．０Ｖになる。ＰＭＯＳトランジスタ１
２とＮＭＯＳトランジスタ２２のゲート端子は−３．０
ＶになりＰＭＯＳトランジスタ１２はオンし、バイポー
ラトランジスタ５２のベース端子は０Ｖとなる。またＮ
ＭＯＳトランジスタ２２はオフしているので出力端子２
はハイレベルである０Ｖを出力する。このときバイポー
ラトランジスタ５２は出力端子２の電圧がベース端子か
らＶＢＥ（〜０．８Ｖ）だけ低い電圧のところでオフす
るが、出力端子２は抵抗４３により０Ｖまで引き上げら
れる。Next, the operation of FIG. 7 will be described. Input terminal 1 has a high level of -0.8V and a low level of -1.6V.
Apply V input signal. Input terminal 1 is high level (-
0.8V), the PMOS transistor 11 is off at the gate terminal voltage of -0.8V, and the NMOS transistor 21 is on at the gate terminal voltage of -0.8V. The base terminal becomes -3.0V and turns off. The output of the inverter circuit at the input stage is -3.0V because the NMOS transistor 21 is on. PMOS transistor 1
2 and the gate terminal of the NMOS transistor 22 are -3.0
The voltage becomes V, the PMOS transistor 12 is turned on, and the base terminal of the bipolar transistor 52 becomes 0V. Also N
Since the MOS transistor 22 is off, the output terminal 2
Outputs a high level of 0V. At this time, the bipolar transistor 52 turns off when the voltage of the output terminal 2 is lower than the base terminal by VBE (˜0.8 V), but the output terminal 2 is pulled up to 0 V by the resistor 43.
【００４５】入力端子１がロウレベル（−１．６Ｖ）の
ときは、ＰＭＯＳトランジスタ１１はそのゲート端子の
電圧は−１．６Ｖでオンし、バイポーラトランジスタ５
１のベース端子は０Ｖとなり、またＮＭＯＳトランジス
タ２１はオフしているので入力段のインバータ回路の出
力は０Ｖになる。このときバイポーラトランジスタ５１
は出力の電圧がベース端子からＶＢＥ（〜０．８Ｖ）だ
け低い電圧のところでオフするが、出力は抵抗４２によ
り０Ｖまで引き上げられる。ＰＭＯＳトランジスタ１２
とＮＭＯＳトランジスタ２２のゲート端子は０Ｖにな
り、ＰＭＯＳトランジスタ１２がオフしＮＭＯＳトラン
ジスタ２２がオンし、バイポーラトランジスタ５２はそ
のベース端子が−３．０Ｖとなりオフする。ＮＭＯＳト
ランジスタ２２はオンしているので出力端子２はロウレ
ベルである−３．０Ｖを出力する。When the input terminal 1 is at low level (-1.6V), the PMOS transistor 11 turns on when the voltage of its gate terminal is -1.6V, and the bipolar transistor 5
The base terminal of 1 becomes 0V, and since the NMOS transistor 21 is off, the output of the input stage inverter circuit becomes 0V. At this time, the bipolar transistor 51
Turns off when the output voltage is lower than the base terminal by VBE (˜0.8 V), but the output is pulled up to 0 V by the resistor 42. PMOS transistor 12
The gate terminal of the NMOS transistor 22 becomes 0V, the PMOS transistor 12 is turned off and the NMOS transistor 22 is turned on, and the base terminal of the bipolar transistor 52 is turned off at -3.0V. Since the NMOS transistor 22 is on, the output terminal 2 outputs a low level of -3.0V.
【００４６】本回路は実施例１におけるＣＭＯＳで構成
したインバータ回路を、ＢｉＣＭＯＳで構成したインバ
ータ回路に置き換えたもので、レベル変換回路が大容量
を駆動する場合に有効となる。This circuit is obtained by replacing the CMOS inverter circuit in the first embodiment with a BiCMOS inverter circuit, and is effective when the level conversion circuit drives a large capacity.
【００４７】実施例 ６．図８は第６の実施例を示すレ
ベル変換回路の回路図である。図１〜図７と同一符号は
同一もしくは相当部分を示す。各ＰＭＯＳトランジスタ
のしきい値電圧を−０．８Ｖに設定し、各ＮＭＯＳトラ
ンジスタのしきい値電圧を０．８Ｖに設定してある。ま
たＶＳＳおよびＶＤＤをそれぞれ−３．０Ｖと０Ｖ（Ｇ
ＮＤ）、ＶＳ１を−２．２Ｖとし、基板（ウエル）の電
位は、ＰＭＯＳトランジスタについてはＶＤＤ、ＮＭＯ
Ｓトランジスタ２２についてはＶＳＳ、ＮＭＯＳトラン
ジスタ２３についてはＶＳ１としてある。Example 6. FIG. 8 is a circuit diagram of a level conversion circuit showing a sixth embodiment. 1 to 7 indicate the same or corresponding parts. The threshold voltage of each PMOS transistor is set to -0.8V, and the threshold voltage of each NMOS transistor is set to 0.8V. Also, VSS and VDD are -3.0V and 0V (G
ND) and VS1 are set to -2.2V, and the potential of the substrate (well) is VDD and NMO for the PMOS transistor.
The S transistor 22 is set to VSS and the NMOS transistor 23 is set to VS1.
【００４８】次に図８の動作について説明する。入力端
子１にハイレベルが−０．８Ｖでロウレベルが−１．６
Ｖの入力信号を与える。入力端子１がハイレベル（−
０．８Ｖ）のとき、ＰＭＯＳトランジスタ１３はそのゲ
ート端子の電圧が−０．８Ｖでオフし、またＮＭＯＳト
ランジスタはそのゲート端子の電圧が−０．８Ｖでオン
であるのでバイポーラトランジスタ５１はそのベース端
子が−２．２Ｖになりオフする。このときＮＭＯＳトラ
ンジスタ２４がオンしているので初段のインバータ回路
の出力は−３．０Ｖになる。ＰＭＯＳトランジスタ１２
とＮＭＯＳトランジスタ２２のゲート端子は−３．０Ｖ
になりＰＭＯＳトランジスタ１２はオンし、バイポーラ
トランジスタ５２のベース端子は０Ｖとなる。またＮＭ
ＯＳトランジスタ２２はオフしているので出力端子２は
ハイレベルである０Ｖを出力する。このときバイポーラ
トランジスタ５２は出力端子２の電圧がベース端子から
ＶＢＥ（〜０．８Ｖ）だけ低い電圧の所でオフするが、
出力端子２は抵抗５３により０Ｖまで引き上げられる。Next, the operation of FIG. 8 will be described. Input terminal 1 has a high level of -0.8V and a low level of -1.6V.
Apply V input signal. Input terminal 1 is high level (-
0.8V), the PMOS transistor 13 turns off when its gate terminal voltage is -0.8V, and the NMOS transistor turns on when its gate terminal voltage is -0.8V, so that the bipolar transistor 51 has its base The terminal becomes -2.2V and turns off. At this time, since the NMOS transistor 24 is on, the output of the first-stage inverter circuit becomes -3.0V. PMOS transistor 12
And the gate terminal of the NMOS transistor 22 is -3.0V
Then, the PMOS transistor 12 is turned on, and the base terminal of the bipolar transistor 52 becomes 0V. Also NM
Since the OS transistor 22 is off, the output terminal 2 outputs high level 0V. At this time, the bipolar transistor 52 turns off when the voltage of the output terminal 2 is lower than the base terminal by VBE (˜0.8 V).
The output terminal 2 is pulled up to 0V by the resistor 53.
【００４９】入力端子１がロウレベル（−１．６Ｖ）の
とき、ＰＭＯＳトランジスタ１３はそのゲート端子の電
圧が−１．６Ｖでオンし、バイポーラトランジスタ５１
のベース端子は０Ｖとなり、またＮＭＯＳトランジスタ
２３，２４はオフしているので初段のインバータ回路の
出力は−０．８Ｖになる。ＰＭＯＳトランジスタ１２と
ＮＭＯＳトランジスタ２２のゲート端子は−０．８Ｖに
なりＰＭＯＳトランジスタ１２がオフしＮＭＯＳトラン
ジスタ２２がオンし、バイポーラトランジスタ５２はそ
のベース端子が−３．０Ｖとなりオフする。ＮＭＯＳト
ランジスタ２２はオンしているので出力端子２はロウレ
ベルである−３．０Ｖを出力する。When the input terminal 1 is at low level (-1.6V), the PMOS transistor 13 is turned on when the voltage of its gate terminal is -1.6V, and the bipolar transistor 51 is turned on.
Has a base terminal of 0V, and the NMOS transistors 23 and 24 are off, so that the output of the first-stage inverter circuit is -0.8V. The gate terminals of the PMOS transistor 12 and the NMOS transistor 22 are -0.8V, the PMOS transistor 12 is off, the NMOS transistor 22 is on, and the bipolar transistor 52 has its base terminal -3.0V and is off. Since the NMOS transistor 22 is on, the output terminal 2 outputs a low level of -3.0V.
【００５０】本回路はＢｉＣＭＯＳで構成した初段のイ
ンバータ回路を三つの電源で構成し、初段のインバータ
回路のロウレベルをＶＳＳ（−３．０Ｖ）まで振れるよ
うにしたものである。このようにすると次段のインバー
タ回路のＰＭＯＳトランジスタ１２のゲート端子が−
３．０Ｖまで振れるため、出力端子２を高速に立ち上げ
ることができる。In this circuit, the first-stage inverter circuit composed of BiCMOS is composed of three power supplies, and the low level of the first-stage inverter circuit can be changed to VSS (-3.0 V). By doing so, the gate terminal of the PMOS transistor 12 of the next-stage inverter circuit is −
Since it swings up to 3.0 V, the output terminal 2 can be started up at high speed.
【００５１】[0051]
【発明の効果】以上のようにこの発明によれば、一方の
インバータ回路を構成するＰＭＯＳまたはＮＭＯＳトラ
ンジスタのしきい値電圧を他方のインバータ回路を構成
するＰＭＯＳまたはＮＭＯＳトランジスタのしきい値電
圧と異なった値に設定するか、一方のインバータ回路に
別のＭＯＳトランジスタ、ダイオードもしくは抵抗を直
列に接続するか、または一方のインバータ回路を他方の
インバータ回路と異なる電圧で駆動するようにしたこと
で、基本的に２つのインバータ回路の接続によりレベル
変換回路を構成できる。このため素子数が少なくて済む
とともに、インバータ回路を構成するＰＭＯＳまたはＮ
ＭＯＳトランジスタのいずれか大きい方のしきい値電圧
以上の電源電圧で動作させることができ、低電源電圧下
での使用が可能となる効果がある。As described above, according to the present invention, the threshold voltage of the PMOS or NMOS transistor forming one inverter circuit is different from the threshold voltage of the PMOS or NMOS transistor forming the other inverter circuit. Different values, or by connecting another MOS transistor, diode or resistor in series to one inverter circuit, or by driving one inverter circuit with a different voltage from the other inverter circuit. Specifically, the level conversion circuit can be configured by connecting two inverter circuits. Therefore, the number of elements is small, and the PMOS or N
There is an effect that the MOS transistor can be operated with a power supply voltage higher than the larger threshold voltage, whichever is larger, and can be used under a low power supply voltage.
【図１】この発明の一実施例を示すレベル変換回路の回
路図である。FIG. 1 is a circuit diagram of a level conversion circuit showing an embodiment of the present invention.
【図２】他の実施例を示す回路図である。FIG. 2 is a circuit diagram showing another embodiment.
【図３】他の実施例を示す回路図である。FIG. 3 is a circuit diagram showing another embodiment.
【図４】他の実施例を示す回路図である。FIG. 4 is a circuit diagram showing another embodiment.
【図５】他の実施例を示す回路図である。FIG. 5 is a circuit diagram showing another embodiment.
【図６】他の実施例を示す回路図である。FIG. 6 is a circuit diagram showing another embodiment.
【図７】他の実施例を示す回路図である。FIG. 7 is a circuit diagram showing another embodiment.
【図８】他の実施例を示す回路図である。FIG. 8 is a circuit diagram showing another embodiment.
【図９】ＭＯＳトランジスタの製作方法を示す工程断面
図である。FIG. 9 is a process cross-sectional view showing the method of manufacturing a MOS transistor.
【図１０】ＭＯＳトランジスタの製作方法を示す工程断
面図である。FIG. 10 is a process cross-sectional view showing the method of manufacturing a MOS transistor.
【図１１】ＭＯＳトランジスタの製作方法を示す工程断
面図である。FIG. 11 is a process cross-sectional view showing the method of manufacturing a MOS transistor.
【図１２】ＭＯＳトランジスタの製作方法を示す工程断
面図である。FIG. 12 is a process cross-sectional view showing the method of manufacturing a MOS transistor.
【図１３】従来例を示す回路図である。FIG. 13 is a circuit diagram showing a conventional example.
１ 入力端子 ２ 出力端子 ３，４，５，６ 電源端子 １１〜１４ ＰＭＯＳトランジスタ ２１〜２４ ＮＭＯＳトランジスタ ３１ ダイオード ４１〜４３ 抵抗 ５１，５２ バイポーラトランジスタ 1 Input Terminal 2 Output Terminal 3, 4, 5, 6 Power Supply Terminal 11-14 PMOS Transistor 21-24 NMOS Transistor 31 Diode 41-43 Resistor 51, 52 Bipolar Transistor
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124565AJPH05327466A (en) | 1992-05-18 | 1992-05-18 | Level conversion circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124565AJPH05327466A (en) | 1992-05-18 | 1992-05-18 | Level conversion circuit |
| Publication Number | Publication Date |
|---|---|
| JPH05327466Atrue JPH05327466A (en) | 1993-12-10 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4124565APendingJPH05327466A (en) | 1992-05-18 | 1992-05-18 | Level conversion circuit |
| Country | Link |
|---|---|
| JP (1) | JPH05327466A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316820A (en)* | 1995-05-15 | 1996-11-29 | Nec Corp | Biopolar cmis type logic circuit |
| JP2016040888A (en)* | 2014-08-13 | 2016-03-24 | 株式会社ソシオネクスト | Semiconductor device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316820A (en)* | 1995-05-15 | 1996-11-29 | Nec Corp | Biopolar cmis type logic circuit |
| JP2016040888A (en)* | 2014-08-13 | 2016-03-24 | 株式会社ソシオネクスト | Semiconductor device |
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