【０００１】[0001]
【産業上の利用分野】本発明は、チャネル領域とドレイ
ン領域との境界付近で発生する電荷を蓄積することによ
り情報の記憶を行う不揮発性記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile memory device which stores information by accumulating charges generated near the boundary between a channel region and a drain region.
【０００２】[0002]
【従来の技術】一般に、電源が切れたときにも記憶した
情報を失われない不揮発性記憶装置（以下、不揮発性メ
モリという）には、電荷を半永久的に蓄積する不揮発性
記憶素子（以下、不揮発性メモリ素子という）として、
ＳＡＭＯＳ(stacked gate avalance injection MOS) 構
造を有する電界効果トランジスタ（以下、ＦＥＴ:feild
effect transistorという) が使用されている。このＳ
ＡＭＯＳ構造を有するＦＥＴの原理的構成を図３０に示
す。2. Description of the Related Art Generally, a non-volatile memory device (hereinafter, referred to as a non-volatile memory) that does not lose stored information even when the power is turned off has a non-volatile memory element (hereinafter, referred to as a non-volatile memory) that semi-permanently accumulates charges. As a non-volatile memory element),
A field effect transistor (hereinafter referred to as FET: feild) having a SAMOS (stacked gate avalance injection MOS) structure.
effect transistor) is used. This S
FIG. 30 shows the basic configuration of an FET having an AMOS structure.
【０００３】ＳＡＭＯＳ構造を有するＦＥＴは、図３０
の如く、シリコン基板１にチャネル領域２を挟んでソー
ス領域３およびドレイン領域４が形成されており、チャ
ネル領域２の上部に浮遊状態でフローティングゲート５
およびコントロールゲート６が形成されている。なお、
フローティングゲート５は、図示しない絶縁膜によって
囲まれている。The FET having the SAMOS structure is shown in FIG.
As described above, the source region 3 and the drain region 4 are formed on the silicon substrate 1 with the channel region 2 interposed therebetween, and the floating gate 5 is floating above the channel region 2 in a floating state.
And the control gate 6 is formed. In addition,
The floating gate 5 is surrounded by an insulating film (not shown).
【０００４】そして、上記ＦＥＴでは、ソース領域３お
よびコントロールゲート６に各所定の電圧を印加して、
ドレイン領域４とチャネル領域２との境界で生じたホッ
トエレクトロン(hot electron)をフローティングゲート
５に注入させることにより、情報の書き込みが行われ
る。近年、半導体産業の発展に伴い、不揮発性メモリの
集積化が要求されている。この要求に応えるためには、
メモリセル回路の集積度を向上させることが考えられ
る。そこで、図３１、３２に示すような不揮発性メモリ
が提案されている。図３１は不揮発性メモリの等価回路
図、図３２は同じくその斜視断面図である。Then, in the FET, a predetermined voltage is applied to the source region 3 and the control gate 6,
Information is written by injecting hot electrons generated at the boundary between the drain region 4 and the channel region 2 into the floating gate 5. In recent years, with the development of the semiconductor industry, integration of non-volatile memory is required. To meet this demand,
It is considered to improve the integration degree of the memory cell circuit. Therefore, a nonvolatile memory as shown in FIGS. 31 and 32 has been proposed. FIG. 31 is an equivalent circuit diagram of the nonvolatile memory, and FIG. 32 is a perspective sectional view thereof.
【０００５】上記不揮発性メモリは、図３１の如く、１
トランジスタ／１セル構造を有しており、ＳＡＭＯＳ構
造を有するＦＥＴ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１
０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ，１０Ｉを有するメモリ
セル１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１
Ｆ，１１Ｇ，１１Ｈ，１１Ｉが所定の容量（図において
は９ビット）でマトリクス状に配列されている。As shown in FIG. 31, the non-volatile memory has 1
FETs 10A, 10B, 10C, 10D, 1 having a transistor / 1 cell structure and a SAMOS structure
Memory cells 11A, 11B, 11C, 11D, 11E, 11 having 0E, 10F, 10G, 10H, 10I
F, 11G, 11H, and 11I are arranged in a matrix with a predetermined capacity (9 bits in the figure).
【０００６】そして、ＦＥＴ１０Ａ，１０Ｂ，１０Ｃ、
１０Ｄ，１０Ｅ，１０Ｆおよび１０Ｇ，１０Ｈ，１０Ｉ
のコントロールゲートにワードラインＷＬ１，ＷＬ２，
ＷＬ３がそれぞれ接続されており、ワードラインＷＬ
１，ＷＬ２，ＷＬ３毎に隣接するＦＥＴ１０Ａ，１０
Ｂ，１０Ｃ、１０Ｄ，１０Ｅ，１０Ｆおよび１０Ｇ，１
０Ｈ，１０Ｉのソースとドレインとが接続されている。The FETs 10A, 10B, 10C,
10D, 10E, 10F and 10G, 10H, 10I
To the control gates of the word lines WL1, WL2
WL3 is connected to each word line WL
Adjacent FETs 10A and 10 for each of WL1, WL2 and WL3
B, 10C, 10D, 10E, 10F and 10G, 1
The sources and drains of 0H and 10I are connected.
【０００７】さらに、上記ソース−ドレイン接続中間点
および両端のＦＥＴ１０Ａ，１０Ｃ、１０Ｄ，１０Ｆお
よび１０Ｇ，１０Ｉのソース、ドレインにビットライン
ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４がそれぞれ接続されて
いる。また、この不揮発性メモリにおいては、図３２の
如く、２つのメモリセルで１つのコンタクトを共有し、
かつドレイン／ソースの配線は隣接するメモリセルのソ
ース領域およびドレイン領域を共有する埋め込み拡散層
１２を用いて行う、すなわち仮想グランドアレイとする
ことにより、高密度実装を図っている。Further, bit lines BL1, BL2, BL3, BL4 are respectively connected to the source-drain connection intermediate point and the sources and drains of the FETs 10A, 10C, 10D, 10F and 10G, 10I at both ends. Further, in this non-volatile memory, as shown in FIG. 32, two memory cells share one contact,
Further, the drain / source wiring is performed by using the buried diffusion layer 12 that shares the source region and the drain region of the adjacent memory cells, that is, the virtual ground array is used for high density mounting.
【０００８】[0008]
【発明が解決しようとする課題】上記図３１、３２に示
した不揮発性メモリにあっては、不揮発性メモリ素子と
して、ＳＡＭＯＳ構造を有するＦＥＴを用いているた
め、フローティングゲートを絶縁膜で囲まなければなら
ず、フローティングゲートを分離するための領域Ｘ（図
３２参照）が必要であり、この領域Ｘの大きさは、通常
リソグラフィー技術で決まる。また、ドレイン領域とチ
ャネル領域との境界と、フローティングゲートとの間で
のホットエレクトロンの移動は、コントロールゲートと
フローティングゲートとの間の容量と、フローティング
ゲートとソース−ドレインとの容量との比で決定され
る。In the non-volatile memory shown in FIGS. 31 and 32, since the FET having the SAMOS structure is used as the non-volatile memory element, the floating gate must be surrounded by the insulating film. However, a region X (see FIG. 32) for separating the floating gate is required, and the size of this region X is usually determined by the lithography technique. The movement of hot electrons between the floating gate and the boundary between the drain region and the channel region depends on the ratio between the capacitance between the control gate and the floating gate and the capacitance between the floating gate and the source-drain. It is determined.
【０００９】そこで、ドレイン領域とチャネル領域との
境界と、フローティングゲートとの間でのホットエレク
トロンの移動を良好とし、素子を低電圧駆動させるため
には、コントロールゲートとフローティングゲートとの
間の容量をかせぐために、フローティングゲートを大き
くせざるを得なかった。そのため、どのようにリソグラ
フィー技術を駆使したとしても、フローティングゲート
を分離するための領域Ｘを小さくするのに限界が生じ、
さらなる高集積化が図れないでいるのが実情であった。Therefore, in order to improve the movement of hot electrons between the boundary between the drain region and the channel region and the floating gate and to drive the device at a low voltage, the capacitance between the control gate and the floating gate is required. In order to make money, I had to enlarge the floating gate. Therefore, no matter how the lithography technique is used, there is a limit in reducing the region X for separating the floating gate,
The reality was that it was not possible to achieve higher integration.
【００１０】また、ＳＡＭＯＳ構造を有するＦＥＴは、
フローティングゲートおよびコントロールゲートの２つ
のゲートを有しており、構造が複雑となるばかりか、各
ゲートを形成するのに２つのプロセスを必要とし、製造
工程も複雑となっている。本発明は、上記に鑑み、さら
なる高集積化を実現でき、しかも構造が簡単で製造工程
を簡略化し得る不揮発性記憶装置の提供を目的とする。Further, the FET having the SAMOS structure is
Having two gates, a floating gate and a control gate, not only complicates the structure, but also requires two processes to form each gate and complicates the manufacturing process. In view of the above, it is an object of the present invention to provide a non-volatile memory device that can realize higher integration and that has a simple structure and can simplify the manufacturing process.
【００１１】[0011]
【課題を解決するための手段】本発明による課題解決手
段は、半導体基板に、チャネル領域と、チャネル領域を
挟んでソース領域およびドレイン領域となる拡散層とが
形成され、チャネル領域上に電荷を蓄積する電荷蓄積膜
が形成され、電荷蓄積膜上にゲート電極が形成され、チ
ャネル領域とドレイン領域との境界付近で発生する電荷
を電荷蓄積膜に注入蓄積することにより情報を記憶する
不揮発性記憶素子が、複数個アレー状に配列されてお
り、上記ゲート電極にワードラインが接続され、上記ソ
ース領域およびドレイン領域となる拡散層に、ワードラ
インと直交するかたちでビットラインが接続され、上記
ワードラインとビットラインとの間に、当該両者間を絶
縁する酸化膜が介在されているものである。According to the means for solving the problems of the present invention, a channel region and a diffusion layer serving as a source region and a drain region sandwiching the channel region are formed in a semiconductor substrate, and a charge is formed on the channel region. A non-volatile memory that stores information by forming a charge storage film for storage, forming a gate electrode on the charge storage film, and injecting and storing charges generated near the boundary between the channel region and the drain region into the charge storage film. A plurality of elements are arranged in an array, a word line is connected to the gate electrode, and a bit line is connected to a diffusion layer serving as the source region and the drain region in a manner orthogonal to the word line. An oxide film that insulates the line and the bit line is interposed between the line and the bit line.
【００１２】[0012]
【作用】上記課題解決手段において、電荷蓄積膜にて電
荷を蓄積することができるから、選択酸化膜によりワー
ドライン−ビットライン間を絶縁するだけでよく、従来
必要であったフローティングゲートとコントロールゲー
トとのオーバーラップ領域を無くして、素子の微細化を
図ることができる。また、構造が簡単となるばかりか、
ゲート形成するのに１プロセスで済むので、製造工程が
簡略化され、ひいては製造コストの低廉化にもつなが
る。In the above means for solving the problems, since the charge can be stored in the charge storage film, it is only necessary to insulate the word line and the bit line by the selective oxide film. It is possible to miniaturize the device by eliminating the overlapping region with. Also, not only the structure is simple,
Since only one process is required to form the gate, the manufacturing process is simplified and the manufacturing cost is reduced.
【００１３】[0013]
【実施例】以下、本発明の第１実施例を図１ないし図１
８に基づいて詳述する。本実施例では、電荷を半永久的
に蓄積する不揮発性記憶素子（以下、不揮発性メモリ素
子という）を、ＭＮＯＳ型の電界効果トランジスタ（以
下、ＦＥＴ:feild effect transistorという) とし、こ
の不揮発性メモリ素子を用いた不揮発性記憶装置（以
下、不揮発性メモリという）について述べる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to FIGS.
It will be described in detail based on 8. In this embodiment, a nonvolatile memory element (hereinafter referred to as a nonvolatile memory element) that semi-permanently stores electric charges is a MNOS type field effect transistor (hereinafter referred to as FET: feild effect transistor), and this nonvolatile memory element is used. A non-volatile storage device (hereinafter, referred to as a non-volatile memory) using is described.
【００１４】不揮発性メモリの構造について、図１ない
し図５を参照しつつ説明する。図１は本発明第１実施例
に係る不揮発性メモリの一部を示す平面図、図２は図１
のＡ−Ａ断面図、図３は図１のＢ−Ｂ断面図、図４は図
１のＣ−Ｃ断面図、図５は図１のＤ−Ｄ断面図である。
本実施例の不揮発性メモリは、図１の如く、ＭＮＯＳＦ
ＥＴ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０
Ｆ，２０Ｇ，２０Ｈ，２０Ｉを不揮発性メモリ素子とす
るメモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１
Ｅ，２１Ｆ，２１Ｇ，２１Ｈ，２１Ｉが所定の容量（図
において９ビット）でマトリクス状に配列されており、
各メモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１
Ｅ，２１Ｆ，２１Ｇ，２１Ｈ，２１Ｉには、後述するよ
うに、ワードラインＷＬ１，ＷＬ２，ＷＬ３、ビットラ
インＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が互いに直交する
かたちでそれぞれ接続されている。なお、以後の説明に
おいて、ＭＮＯＳＦＥＴ２０Ａ，２０Ｂ，２０Ｃ，２０
Ｄ，２０Ｅ，２０Ｆ，２０Ｇ，２０Ｈ，２０Ｉを総称す
るときは「ＭＮＯＳＦＥＴ２０」という。The structure of the non-volatile memory will be described with reference to FIGS. 1 is a plan view showing a part of a nonvolatile memory according to a first embodiment of the present invention, and FIG.
1 is a sectional view taken along line AA of FIG. 3, FIG. 3 is a sectional view taken along line BB of FIG. 1, FIG. 4 is a sectional view taken along line CC of FIG. 1, and FIG. 5 is a sectional view taken along line DD of FIG.
The nonvolatile memory according to the present embodiment has a MNOSF structure as shown in FIG.
ET20A, 20B, 20C, 20D, 20E, 20
Memory cells 21A, 21B, 21C, 21D, 21 having F, 20G, 20H, 20I as nonvolatile memory elements
E, 21F, 21G, 21H, and 21I are arranged in a matrix with a predetermined capacity (9 bits in the figure),
Each memory cell 21A, 21B, 21C, 21D, 21
As will be described later, word lines WL1, WL2, WL3 and bit lines BL1, BL2, BL3, BL4 are connected to E, 21F, 21G, 21H, and 21I so as to be orthogonal to each other. In the following description, MNOSFETs 20A, 20B, 20C, 20
D, 20E, 20F, 20G, 20H and 20I are collectively referred to as "MNOSFET 20".
【００１５】不揮発性メモリ素子としてのＭＮＯＳＦＥ
Ｔ２０は、図２ないし図５の如く、比抵抗ρ：５〜６Ω
／ｃｍ程度、面方位（１００）を有するＮ型シリコン基
板３０上にＰウェル３１が形成され、Ｐウェル３１に、
ヒ素イオン等を打ち込み、チャネル領域３２を挟んでソ
ース領域およびドレイン領域となるＮ+型拡散層３３が
形成され、チャネル領域３２上に酸化シリコンからなる
トンネル酸化膜３４が形成され、トンネル酸化膜３４上
に電荷を蓄積する窒化シリコンからなる電荷蓄積膜（以
下、トラップ膜という）３５が形成され、トラップ膜３
５にポリシリコンからなるゲート電極３６が形成されて
いる。MNOSFE as a non-volatile memory device
T20 is a specific resistance ρ: 5 to 6 Ω as shown in FIGS.
/ Cm, a P well 31 is formed on the N-type silicon substrate 30 having a plane orientation (100).
Arsenic ions and the like are implanted to form an N+ -type diffusion layer 33 serving as a source region and a drain region with the channel region 32 interposed therebetween. A tunnel oxide film 34 made of silicon oxide is formed on the channel region 32, and a tunnel oxide film 34 is formed. A charge storage film (hereinafter referred to as a trap film) 35 made of silicon nitride for storing charges is formed on the trap film 3
5, a gate electrode 36 made of polysilicon is formed.
【００１６】ソース領域およびドレイン領域となる拡散
層３３は、図２の如く、図１に示すビットラインＢＬ
１，ＢＬ２，ＢＬ３，ＢＬ４に沿って長く設けられてお
り、拡散層３３直上部に、図４、５の如く、ワードライ
ンＷＬ１，ＷＬ２，ＷＬ３−ビットラインＢＬ１，ＢＬ
２，ＢＬ３，ＢＬ４間を絶縁すべく、ＬＯＣＯＳ(local
oxidation of silocon)法にてトンネル酸化膜３４より
も膜厚を厚く形成した選択酸化膜（以下、ＬＯＣＯＳ酸
化膜という）３７が、トンネル酸化膜３４に接続した状
態で配置されている。そして、ＬＯＣＯＳ酸化膜３７
は、図２の如く、拡散層３３と同様に、ビットラインＢ
Ｌ１，ＢＬ２，ＢＬ３，ＢＬ４に沿って長く設けられて
いる。As shown in FIG. 2, the diffusion layer 33 serving as the source region and the drain region has the bit line BL shown in FIG.
1, BL2, BL3, BL4 are provided long, and word lines WL1, WL2, WL3-bit lines BL1, BL3 are provided immediately above the diffusion layer 33 as shown in FIGS.
In order to insulate between 2, BL3 and BL4, LOCOS (local
A selective oxide film (hereinafter, referred to as LOCOS oxide film) 37, which is formed thicker than the tunnel oxide film 34 by the oxidation of silocon method, is arranged in a state of being connected to the tunnel oxide film 34. Then, the LOCOS oxide film 37
2 is the same as the diffusion layer 33 as shown in FIG.
It is provided long along L1, BL2, BL3, BL4.
【００１７】トラップ膜３５は、図４，５の如く、トン
ネル酸化膜３４上のみならずＬＯＣＯＳ酸化膜３７上に
も積層されており、図２の如く、拡散層３３と同様に、
ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に沿って
長く設けられている。ゲート電極３６は、図４の如く、
図１に示す各ワードライインＷＬ１，ＷＬ２，ＷＬ３に
沿ったメモリセル２１Ａ，２１Ｂ，２１Ｃ、２１Ｄ，２
１Ｅ，２１Ｆおよび２１Ｇ，２１Ｈ，２１Ｉで共有して
いる。As shown in FIGS. 4 and 5, the trap film 35 is laminated not only on the tunnel oxide film 34 but also on the LOCOS oxide film 37. As shown in FIG.
It is provided long along the bit lines BL1, BL2, BL3, BL4. The gate electrode 36, as shown in FIG.
Memory cells 21A, 21B, 21C, 21D, 2 along each word line WL1, WL2, WL3 shown in FIG.
It is shared by 1E, 21F and 21G, 21H, 21I.
【００１８】また、ＭＮＯＳＦＥＴ２０間は、図３およ
び図５の如く、図１に示すアクティブ領域Ｙにホウ素イ
オン等を打ち込んで形成された分離Ｐ+層３８によって
素子分離されている。上記不揮発性メモリの電気的構成
について、図６を参照しつつ説明する。図６は不揮発性
メモリの等価回路図である。As shown in FIGS. 3 and 5, the MNOSFETs 20 are isolated from each other by an isolation P+ layer 38 formed by implanting boron ions or the like into the active region Y shown in FIG. The electrical configuration of the nonvolatile memory will be described with reference to FIG. FIG. 6 is an equivalent circuit diagram of the nonvolatile memory.
【００１９】図６の如く、ＭＮＯＳＦＥＴ２０Ａ，２０
Ｂ，２０Ｃ、２０Ｄ，２０Ｅ，２０Ｆおよび２０Ｇ，２
０Ｈ，２０ＩのゲートにワードラインＷＬ１，ＷＬ２，
ＷＬ３がそれぞれ接続されており、ワードラインＷＬ
１，ＷＬ２，ＷＬ３毎に隣接するＭＮＯＳＦＥＴ２０
Ａ，２０Ｂ，２０Ｃ、２０Ｄ，２０Ｅ，２０Ｆおよび２
０Ｇ，２０Ｈ，２０Ｉのソースとドレインとが接続され
ている。As shown in FIG. 6, MNOSFETs 20A, 20
B, 20C, 20D, 20E, 20F and 20G, 2
The word lines WL1, WL2 and the gates of 0H and 20I
WL3 is connected to each word line WL
MNOSFET 20 adjacent to each of 1, WL2 and WL3
A, 20B, 20C, 20D, 20E, 20F and 2
The sources and drains of 0G, 20H, and 20I are connected.
【００２０】また、上記ソース−ドレイン接続中間点お
よび両端のＭＮＯＳＦＥＴ２０Ａ，２０Ｃ、２０Ｄ，２
０Ｆおよび２０Ｇ，２０Ｉのソース、ドレインにビット
ラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４がそれぞれ接続
されている。すなわち、上記不揮発性メモリは、図４な
いし図６に示すように、隣接するＭＮＯＳＦＥＴ同士の
ソース領域およびドレイン領域を共有させて、仮想グラ
ンドアレイとされている。Further, the MNOSFETs 20A, 20C, 20D, 2 at the intermediate point of the source-drain connection and at both ends thereof.
Bit lines BL1, BL2, BL3, BL4 are connected to the sources and drains of 0F, 20G, and 20I, respectively. That is, as shown in FIGS. 4 to 6, the nonvolatile memory is a virtual ground array by sharing the source region and the drain region of adjacent MNOSFETs.
【００２１】さらに、図６を用いて、不揮発性メモリの
情報の書き込み、消去、読み出し動作について説明す
る。 ＜書き込み＞メモリセル２１Ｅに情報を書き込む場合を
考える。メモリセル２１Ｅが接続されているワードライ
ンＷＬ２に対して第１の電圧＋Ｖpp(1) （例えば、９
Ｖ）を印加し、当該メモリセル２１Ｅを選択するため、
メモリセル２１Ｅ内のＭＮＯＳＦＥＴ２０Ｅのドレイン
に接続されているビットラインＢＬ２に対して第２の電
圧Ｖpp(2) （例えば、１０Ｖ）を印加し、ＭＮＯＳＦＥ
Ｔ２０Ｅのソースに接続されているビットラインＢＬ３
をＧＮＤに接地すると、後述するＭＮＯＳＦＥＴ２０の
動作原理により、ホットエレクトロン(hot electron)が
トラップ膜に注入され蓄積され、メモリセル２１Ｅに情
報が書き込まれる。Further, the writing, erasing and reading operations of information in the non-volatile memory will be described with reference to FIG. <Write> Consider a case where information is written in the memory cell 21E. The first voltage + Vpp (1) (for example, 9 V is applied to the word line WL2 to which the memory cell 21E is connected).
V) is applied to select the memory cell 21E,
The second voltage Vpp (2) (for example, 10 V) is applied to the bit line BL2 connected to the drain of the MNOSFET 20E in the memory cell 21E, and MNOSFE is applied.
Bit line BL3 connected to the source of T20E
Is grounded to GND, hot electrons are injected and accumulated in the trap film by the operating principle of the MNOSFET 20 described later, and information is written in the memory cell 21E.
【００２２】このとき、メモリセル２１Ｅが接続されて
いないワードラインＷ１，Ｗ３をＧＮＤに接地し、ビッ
トラインＢＬ１，ＢＬ４をオープン状態とすると、他の
メモリセルには電流が流れず、情報の書き込みは行われ
ない。また、メモリセル２１Ｄに情報を書き込む場合に
は、ワードラインＷＬ２に対して＋Ｖpp(1) を、ビット
ラインＢＬ１に対してＶpp(2) をそれぞれ印加し、ビッ
トラインＢＬ２をＧＮＤに接地すると共に、ワードライ
ンＷＬ１，ＷＬ３をＧＮＤに接地し、ビットラインＢＬ
３，ＢＬ４をオープン状態とすれば、メモリセル２１Ｄ
に情報が書き込まれる。At this time, if the word lines W1 and W3 to which the memory cell 21E is not connected are grounded to GND and the bit lines BL1 and BL4 are opened, current does not flow to other memory cells and information is written. Is not done. When writing information to the memory cell 21D, + Vpp (1) is applied to the word line WL2 and Vpp (2) is applied to the bit line BL1, and the bit line BL2 is grounded. In addition, the word lines WL1 and WL3 are grounded to GND, and the bit line BL
If 3 and BL4 are opened, the memory cell 21D
Information is written to.
【００２３】なお、上記書き込み時において、オープン
状態としたビットラインが、Ｖpp(2) かＧＮＤレベルに
なるが、書き込みのスピードが気になるなら、予めオー
プン状態とするビットラインに対してＶpp(2) を印加す
るかＧＮＤに接地しておけばよい。すなわち、選択セル
内のＭＮＯＳＦＥＴのゲートに＋Ｖpp(1) を、ドレイン
にＶpp(2) をそれぞれ印加し、ソースおよびウェルをＧ
ＮＤに接地すると共に、同一のメモリマトリクス回路に
おける、ソース側のすべてのビットラインに＋Ｖpp(1)
を、ドレイン側のすべてのビットラインにＶpp(2) をそ
れぞれ印加するようにすれば、書き込み速度が速くな
る。 ＜消去＞消去は、書き込み時にドレインにしたビットラ
インにＶpp(2) を、ワードラインに−Ｖpp(1) （例え
ば、−６Ｖ程度）をそれぞれ印加すると、後述するよう
に、ホール(hole)がトラップ膜に注入され蓄積され、情
報が消去される。 ＜読み出し＞メモリセル２１Ｅに記憶されている情報を
読み出す場合を考える。メモリセル２１Ｅが接続されて
いるワードラインＷＬ２に対して第１の電圧Ｖpp(1)
（センス電圧）を印加し、メモリセル２１Ｅ内のＭＮＯ
ＳＦＥＴ２０Ｅのドレインに接続されているビットライ
ンＢＬ２をＧＮＤに接地し、ＭＮＯＳＦＥＴ２０Ｅのソ
ースに接続されているビットラインＢＬ３に対して負荷
（図示せず）を介して第２の電圧Ｖpp(2) （例えば、２
Ｖ程度）を印加すると共に、他のワードラインＷＬ１，
ＷＬ３をＧＮＤに接地し、ビットラインＢＬ１，ＢＬ４
をオープン状態とする。At the time of writing, the bit line in the open state becomes Vpp (2) or the GND level.Apply pp (2) or ground to GND. That is, + Vpp (1) is applied to the gate and Vpp (2) is applied to the drain of the MNOSFET in the selected cell, and the source and the well are G
It is grounded to ND and + Vpp (1) is applied to all bit lines on the source side in the same memory matrix circuit.
If Vpp (2) is applied to all the bit lines on the drain side, the writing speed is increased. <Erase> Erasure is performed by applying Vpp (2) to the bit line used as the drain at the time of writing and applying −Vpp (1) (for example, about −6 V) to the word line, as described later. ) Is injected and accumulated in the trap film to erase information. <Read> Consider the case of reading the information stored in the memory cell 21E. The first voltage Vpp (1) is applied to the word line WL2 to which the memory cell 21E is connected.
(Sense voltage) is applied to the MNO in the memory cell 21E.
The bit line BL2 connected to the drain of the SFET 20E is grounded to GND, and the bit line BL3 connected to the source of the MNOSFET 20E is connected to the second voltage Vpp (2) (via a load (not shown)). For example, 2
(Approx. V) and other word lines WL1,
WL3 is grounded to GND, and bit lines BL1 and BL4
To open.
【００２４】このとき、メモリセル２１Ｅに情報が書き
込まれておれば、ＭＮＯＳＦＥＴ２０Ｅは非導通状態と
なり、メモリセル２１Ｅに情報が書き込まれていなけれ
ば、ＭＮＯＳＦＥＴ２０Ｅは導通状態となる。このＭＮ
ＯＳＦＥＴ２０Ｅの導通、非導通でビットラインＢＬ３
の電位が変わるので、ビットラインＢＬ３の電位を検出
することで、メモリセル２１Ｅに記憶されている情報が
読み出される。At this time, if the information is written in the memory cell 21E, the MNOSFET 20E becomes non-conductive, and if the information is not written in the memory cell 21E, the MNOSFET 20E becomes conductive. This MN
Bit line BL3 when the OSFET 20E is conductive and non-conductive.
Since the potential of the memory cell 21E changes, the information stored in the memory cell 21E is read by detecting the potential of the bit line BL3.
【００２５】またこのとき、Ｖpp(2) を、書き込み時に
ソースにしたビットライン側に印加し、書き込み時にソ
ースにしたビットライン側をＧＮＤに接地すると、ＭＮ
ＯＳＦＥＴ２０のしきい値電圧Ｖthの変化を大きく取る
ことができ、読み出しの安定化を図ることができる。上
記不揮発性メモリの製造方法法について、図９ないし図
１８を参照しつつ工程順に説明する。図９は拡散層形成
後の状態を示す平面図、図１０は図９のＥ−Ｅ断面図で
ある。図１１はＬＯＣＯＳ酸化膜形成後の状態を示す平
面図、図１２は図１１のＧ−Ｇ断面図である。図１３は
トンネル酸化膜、トラップ膜およびゲート電極形成後の
状態を示す断面図である。図１４はゲート電極パターニ
ング後の状態を示す平面図、図１５は図１４のＨ−Ｈ断
面図、図１６は図１４のＩ−Ｉ断面図、図１７は図１４
のＪ−Ｊ断面図である。図１８は素子分離後の状態を示
す断面図である。At this time, if Vpp (2) is applied to the bit line side used as the source during writing and the bit line side used as the source during writing is grounded to GND, MN
A large change in the threshold voltage Vth of the OSFET 20 can be taken, and reading can be stabilized. A method of manufacturing the nonvolatile memory will be described in the order of steps with reference to FIGS. 9 is a plan view showing a state after the diffusion layer is formed, and FIG. 10 is a sectional view taken along line EE of FIG. 11 is a plan view showing a state after the formation of the LOCOS oxide film, and FIG. 12 is a sectional view taken along line GG of FIG. FIG. 13 is a cross-sectional view showing a state after forming the tunnel oxide film, the trap film and the gate electrode. 14 is a plan view showing a state after patterning the gate electrode, FIG. 15 is a sectional view taken along line HH of FIG. 14, FIG. 16 is a sectional view taken along line I-I of FIG. 14, and FIG.
FIG. FIG. 18 is a sectional view showing a state after element isolation.
【００２６】図９、１０の工程においては、Ｎ型シリコ
ン基板３０に対して５０ｋｅＶでホウ素イオン等を２×
１０13ｃｍ-2程度打ち込んで、シリコン基板３０上にＰ
ウェル３１を形成する。そして、熱酸化法により、Ｐウ
ェル３１上に酸化シリコン膜４０を例えば５０ｎｍ程度
成長させ、さらにＬＰＣＶＤ(low pressure chemicalva
por deposition)法により、酸化シリコン膜４０上に窒
化シリコン膜４１を例えば１５０ｎｍ程度堆積させる。
その後、酸化シリコン膜４０をストライプ状にパターニ
ングし、この窒化シリコン膜４１をマスクとして、Ｐウ
ェル３１に対して１００ｋｅＶでヒ素イオン等を５×１
０15ｃｍ-2程度打ち込んで、Ｐウェル３１にチャネル領
域３２を挟んでソース領域およびドレイン領域となるＮ
+拡散層３３を形成する。In the steps of FIGS. 9 and 10, 2 × boron ions or the like are applied to the N-type silicon substrate 30 at 50 keV.
Implanting about 1013 cm-2 , P on the silicon substrate 30
The well 31 is formed. Then, a silicon oxide film 40 is grown on the P well 31 by, for example, about 50 nm by a thermal oxidation method, and further LPCVD (low pressure chemical vapor) is used.
A silicon nitride film 41 is deposited on the silicon oxide film 40 by, for example, about 150 nm by the por deposition method.
After that, the silicon oxide film 40 is patterned into a stripe shape, and the silicon nitride film 41 is used as a mask, and arsenic ions or the like at 5 × 1 are applied to the P well 31 at 100 keV.
Implanting about 015 cm-2 to form a source region and a drain region with the P well 31 sandwiching the channel region 32.
+ A diffusion layer 33 is formed.
【００２７】図１１、１２の工程においては、ウェット
雰囲気での水蒸気酸化により、拡散層３３の直上部の酸
化シリコン膜４０を例えば６００ｎｍ成長させてＬＯＣ
ＯＳ酸化膜３７を形成する。そして、ウェットエッチン
グにより、窒化シリコン膜４１、酸化シリコン膜４０を
除去する。なお、ウェットエッチングの際には、窒化シ
リコン膜４１に対してはホットリン酸、酸化シリコン膜
４０に対してはフッ酸を使用するのが好ましい。In the steps of FIGS. 11 and 12, the silicon oxide film 40 immediately above the diffusion layer 33 is grown to a thickness of, for example, 600 nm by steam oxidation in a wet atmosphere, and LOC is applied.
The OS oxide film 37 is formed. Then, the silicon nitride film 41 and the silicon oxide film 40 are removed by wet etching. During wet etching, it is preferable to use hot phosphoric acid for the silicon nitride film 41 and hydrofluoric acid for the silicon oxide film 40.
【００２８】図１３の工程においては、図１１、１２の
工程で露出させたＰウェル３１の表面を再度酸化して、
チャネル領域３２上に、例えば膜厚１０ｎｍをもってト
ンネル酸化膜３４をＬＯＣＯＳ酸化膜３７に接続させて
形成する。次いで、窒化シリコンを例えば３０ｎｍ、ポ
リシリコンを例えば４００ｎｍ順次堆積させて、トラッ
プ膜３５、ゲート電極３６を形成する。なお、ポリシリ
コンには、抵抗をさげるためにリンをドープしておくの
が好ましい。In the step of FIG. 13, the surface of the P well 31 exposed in the steps of FIGS.
On the channel region 32, for example, a tunnel oxide film 34 having a film thickness of 10 nm is formed so as to be connected to the LOCOS oxide film 37. Next, silicon nitride, for example, 30 nm and polysilicon, for example, 400 nm are sequentially deposited to form a trap film 35 and a gate electrode 36. The polysilicon is preferably doped with phosphorus in order to reduce the resistance.
【００２９】図１４ないし図１７の工程においては、ゲ
ート電極３６を、図１１、１２の工程で形成したＬＯＣ
ＯＳ酸化膜３７と直交させてストライプ状にパターニン
グする。図１８の工程においては、図１４ないし図１７
の工程でパターニングされたゲート電極３６と、ＬＯＣ
ＯＳ酸化膜３７とをマスクとして、図１４に示すアクテ
ィブ領域Ｙに、５０ｋｅＶでホウ素イオン等を２×１０
13ｃｍ-2打ち込んで分離Ｐ+層３８を形成し、素子分離
を行う。In the steps of FIGS. 14 to 17, the gate electrode 36 is formed by the steps of FIGS.
Patterning is performed in stripes so as to be orthogonal to the OS oxide film 37. 18 to 17 in the process of FIG.
Of the gate electrode 36 patterned in the step of
Using the OS oxide film 37 as a mask, the active region Y shown in FIG.
By implanting13 cm−2 , an isolation P+ layer 38 is formed to perform element isolation.
【００３０】その後、図示しないが、層間絶縁膜を堆積
させた後、メモリマトリクス周辺部から所定位置にコン
タクトホールを開口し、Ａｌ−Ｓｉ等の金属配線を行
う。次に、上記ＭＮＯＳＦＥＴ２０の動作原理につい
て、図７，８を参照しつつ説明する。図７はＭＮＯＳＦ
ＥＴの動作原理の説明図、図８は書き込み、消去による
ＭＮＯＳＦＥＴのしきい値電圧の変化を示す図である。
なお、図７中、３３ａはソース領域、３３ｂはドレイン
領域を示しており、図８においては縦軸にドレイン電流
ＩD、横軸にゲート電圧ＶGをとっている。After that, although not shown, after depositing an interlayer insulating film, a contact hole is opened from the peripheral portion of the memory matrix to a predetermined position, and metal wiring such as Al--Si is formed. Next, the operating principle of the MNOSFET 20 will be described with reference to FIGS. Figure 7 is MNOSF
FIG. 8 is an explanatory diagram of the operation principle of ET, and FIG. 8 is a diagram showing changes in the threshold voltage of the MNOSFET due to writing and erasing.
In FIG. 7, 33a represents a source region and 33b represents a drain region. In FIG. 8, the vertical axis represents the drain current ID and the horizontal axis represents the gate voltage VG.
【００３１】書き込みに際し、ゲート電極３６に高電圧
を印加すると、図７の如く、ドレイン領域３３ｂ付近に
ホットエレクトロンが発生し、このホットエレクトロン
がトンネル効果によりトンネル酸化膜３４をトンネリン
グしてトラップ膜３４に注入され蓄積される。そうする
と、ＭＮＯＳＦＥＴ２０は、しきい値電圧Ｖthを、図８
に示すＴ１のように＋方向にシフトさせる。When a high voltage is applied to the gate electrode 36 at the time of writing, hot electrons are generated in the vicinity of the drain region 33b as shown in FIG. Is injected and accumulated. Then, the MNOSFET 20 determines the threshold voltage Vth as shown in FIG.
The shift is made in the + direction as indicated by T1.
【００３２】一方、消去に際し、ゲート電極３６に書き
込み時と逆の電界を印加すると、ドレイン領域３３ｂ付
近にホールが発生し、このホールがトンネル効果により
トンネル酸化膜３４をトンネリングしてトラップ膜３４
に注入され蓄積される。そうすると、ＭＮＯＳＦＥＴ２
０は、しきい値電圧Ｖthを、図８に示すＴ２のように−
方向にシフトさせる。On the other hand, at the time of erasing, if an electric field opposite to that at the time of writing is applied to the gate electrode 36, a hole is generated in the vicinity of the drain region 33b, and this hole tunnels the tunnel oxide film 34 by the tunnel effect to trap the film 34.
Is injected and accumulated. Then, MNOSFET2
0 indicates that the threshold voltage Vth is−2 as in T2 shown in FIG.
Shift in the direction.
【００３３】このとき、しきい値電圧Ｖthの変動は、ド
レイン領域３３ｂの近傍のみであるので、ソース領域３
３ａ近傍およびチャネル領域３２の中央部を、ゲート電
圧ＶGが０Ｖのときには電流が流れないエンハンスメン
ト(enhancement) 形にすれば、ＭＮＯＳＦＥＴ２０が、
ゲート電圧ＶGが０Ｖのときでもソース−ドレイン間に
電流経路が形成され、ドレイン電流が流れるといった、
いわゆるデプレッショントランジスタ(depletion trans
istor)になることはない。At this time, the threshold voltage VthThe fluctuation of
Since it is only near the rain region 33b, the source region 3
3a and the central part of the channel region 32 are connected to the gate electrode.
Pressure VGAn enhancement that no current flows when is 0V
If it is made into an enhancement type, the MNOSFET 20
Gate voltage VGBetween source and drain even when is 0V
A current path is formed, drain current flows,
So-called depletion transistor
istor).
【００３４】上記のように、不揮発性メモリ素子は、チ
ャネル領域３２上にトンネル酸化膜３４が形成され、ト
ンネル酸化膜３４上にトラップ膜３５が形成され、トラ
ップ膜３５上にゲート電極３６が形成されているので、
従来のようにフローティングゲートがなくても、トラッ
プ膜３５にて電荷を蓄積することができる。このよう
に、フローティングゲートを排除しても電荷を蓄積する
ことができるから、ＬＯＣＯＳ酸化膜３７によりワード
ライン−ビットライン間を絶縁するだけでよく、従来必
要であったフローティングゲートとコントロールゲート
とのオーバーラップ領域を無くして、素子の微細化を図
ることができる。また、構造が簡単となるばかりか、ゲ
ート形成するのに１プロセスで済むので、製造工程が簡
略化され、ひいては製造コストの低廉化にもつながる。As described above, in the nonvolatile memory device, the tunnel oxide film 34 is formed on the channel region 32, the trap film 35 is formed on the tunnel oxide film 34, and the gate electrode 36 is formed on the trap film 35. Since it has been
The charge can be accumulated in the trap film 35 without the floating gate as in the conventional case. As described above, since charges can be accumulated even if the floating gate is eliminated, it is only necessary to insulate the word line and the bit line by the LOCOS oxide film 37, and the floating gate and the control gate, which are conventionally required, can be provided. The element can be miniaturized by eliminating the overlap region. Further, not only the structure is simplified, but also one process is required to form the gate, which simplifies the manufacturing process and eventually leads to the reduction of the manufacturing cost.
【００３５】また、ソース領域およびドレイン領域とな
る拡散層３３直上部にＬＯＣＯＳ酸化膜３７を配置し
て、１素子当たりに占める拡散層３３の領域を減少させ
ることができ、素子の高集積化に貢献する。また、拡散
層３３の不純物濃度を濃くすることにより、ソース−ド
レイン間で電荷が発生しやすくなり、素子に占めるゲー
ト電極３６の容量を小さくしても、情報の記憶に必要な
充分な電荷を発生させることができる。これに伴い、チ
ャネル領域３２を小さくでき、さらなる素子の高集積化
に寄与する。Further, by disposing the LOCOS oxide film 37 immediately above the diffusion layer 33 to be the source region and the drain region, the region of the diffusion layer 33 occupied by one element can be reduced, and the integration of the element can be increased. To contribute. Further, by increasing the impurity concentration of the diffusion layer 33, charges are easily generated between the source and the drain, and even if the capacitance of the gate electrode 36 occupying the element is reduced, sufficient charges necessary for storing information can be obtained. Can be generated. Along with this, the channel region 32 can be made smaller, which contributes to higher integration of the device.
【００３６】次に、本発明の第２実施例を図１９ないし
図２９に基づいて詳述する。本実施例の不揮発性メモリ
の構造について、図１９を参照しつつ説明する。図１９
は本発明第２実施例の不揮発性メモリの要部拡大断面図
である。本実施例の不揮発性メモリは、図１９の如く、
トラップ膜３５上に第１のゲート電極５０が形成され、
トラップ膜３５上に、ワードラインに沿った各メモリセ
ルで共有される第２のゲート電極５１が形成され、第１
のゲート電極５０と第２のゲート電極５１との間には、
酸化シリコンからなる層間絶縁膜５３が介在されてい
る。その他の構成は、第１実施例とほぼ同様である。Next, a second embodiment of the present invention will be described in detail with reference to FIGS. The structure of the non-volatile memory of this embodiment will be described with reference to FIG. FIG. 19
FIG. 6 is an enlarged cross-sectional view of a main part of a non-volatile memory according to a second embodiment of the present invention. The non-volatile memory according to the present embodiment is as shown in FIG.
A first gate electrode 50 is formed on the trap film 35,
A second gate electrode 51 shared by the memory cells along the word line is formed on the trap film 35.
Between the gate electrode 50 and the second gate electrode 51 of
An interlayer insulating film 53 made of silicon oxide is interposed. The other structure is almost the same as that of the first embodiment.
【００３７】上記不揮発性メモリの製造方法について、
図２０ないし図２９を参照しつつ工程順に説明する。図
２０はＬＯＣＯＳ酸化膜形成後の状態を示す平面図、図
２１は図２０のＫ−Ｋ断面図である。図２２はトラップ
膜および第１のゲート電極形成後の状態を示す平面図、
図２３は図２１のＬ−Ｌ断面図、図２４は図２１のＭ−
Ｍ断面図、図２５は図２１のＮ−Ｎ断面図である。図２
６、２７は拡散層形成後の状態を示す断面図であって、
図２６は図２１のＬ−Ｌ断面図、図２７は図２１のＭ−
Ｍ断面図である。図２８は層間絶縁膜および第２の電極
形成後の状態を示す平面図、図２９は図２８のＯ−Ｏ断
面図である。Regarding the method of manufacturing the above-mentioned nonvolatile memory,
The steps will be described in order with reference to FIGS. 20 to 29. 20 is a plan view showing a state after the formation of the LOCOS oxide film, and FIG. 21 is a sectional view taken along line KK of FIG. FIG. 22 is a plan view showing a state after the trap film and the first gate electrode are formed,
23 is a cross-sectional view taken along line LL in FIG. 21, and FIG. 24 is M- in FIG.
FIG. 25 is a sectional view taken along line M-N of FIG. 21. Figure 2
6 and 27 are cross-sectional views showing a state after the diffusion layer is formed,
FIG. 26 is a sectional view taken along line LL in FIG. 21, and FIG. 27 is taken along line M- in FIG.
FIG. 28 is a plan view showing a state after formation of the interlayer insulating film and the second electrode, and FIG. 29 is a sectional view taken along line OO of FIG.
【００３８】図２０、２１の工程においては、Ｎ型シリ
コン基板３０上にＰウェル３１を形成した後、ＬＯＣＯ
Ｓ酸化膜３７を島状に形成する。図２２ないし図２５の
工程においては、全面にトンネル酸化膜３４、トラップ
膜３５を順次積層した後、列毎に隣合うＬＯＣＯＳ酸化
３７間に第１のゲート電極５０を形成する。20 and 21, after forming the P well 31 on the N-type silicon substrate 30, the LOCO is formed.
The S oxide film 37 is formed in an island shape. 22 to 25, the tunnel oxide film 34 and the trap film 35 are sequentially stacked on the entire surface, and then the first gate electrode 50 is formed between the adjacent LOCOS oxides 37 for each column.
【００３９】図２６、２７の工程においては、Ｐウェル
３１の所定のアクティブ領域にヒ素イオン等を打ち込ん
で、チャネル領域を挟んでソース領域およびドレイン領
域となるＮ+型拡散層３３を形成する。図２８、２９の
工程においては、全面に層間絶縁膜５３を積層し、各第
１のゲート電極５０上にコンタクトホールを設ける。そ
して、コンタクトホールを通じて第１のゲート電極５０
と接続するよう、ワードラインに沿って第２のゲート電
極５１をストライプ状に形成する。In the steps shown in FIGS. 26 and 27, arsenic ions or the like are implanted into a predetermined active region of the P well 31 to form an N+ type diffusion layer 33 serving as a source region and a drain region with the channel region sandwiched therebetween. In the steps of FIGS. 28 and 29, the interlayer insulating film 53 is laminated on the entire surface, and contact holes are provided on the respective first gate electrodes 50. Then, the first gate electrode 50 is formed through the contact hole.
A second gate electrode 51 is formed in a stripe shape along the word line so as to be connected to.
【００４０】上記不揮発性メモリにあっても、第１実施
例と同様の作用、効果を得ることができる。なお、本発
明は上記実施例に限定されるものではなく、本発明の範
囲内で多くの修正および変更を加え得ることは勿論であ
る。上記実施例においては、チャネル領域上にＮＯ( ni
tride-oxide)構造を有する例について記載したが、トン
ネル酸化膜を排除して、チャネル領域上にＯＮＯ(oxide
-nitride-oxide) 構造を有する構成としてもよい。Even in the above non-volatile memory, the same operation and effect as in the first embodiment can be obtained. It should be noted that the present invention is not limited to the above embodiment, and many modifications and changes can be made within the scope of the present invention. In the above embodiment, NO (ni
Although an example having a tride-oxide) structure has been described, the tunnel oxide film is excluded and ONO (oxide) is formed on the channel region.
-nitride-oxide) structure may be adopted.
【００４１】[0041]
【発明の効果】以上の説明から明らかな通り、本発明に
よると、電荷蓄積膜にて電荷を蓄積することができるか
ら、選択酸化膜によりワードライン−ビットライン間を
絶縁するだけでよく、従来必要であったフローティング
ゲートとコントロールゲートとのオーバーラップ領域を
無くして、素子の微細化を図ることができる。また、構
造が簡単となるばかりか、ゲート形成するのに１プロセ
スで済むので、製造工程が簡略化され、ひいては製造コ
ストの低廉化にもつながる。As is apparent from the above description, according to the present invention, charges can be stored in the charge storage film, so that it suffices to insulate between the word line and the bit line by the selective oxide film. The element can be miniaturized by eliminating the necessary overlapping region between the floating gate and the control gate. Further, not only the structure is simplified, but also one process is required to form the gate, which simplifies the manufacturing process and eventually leads to the reduction of the manufacturing cost.
【図１】本発明第１実施例に係る不揮発性記憶装置の一
部を示す平面図である。FIG. 1 is a plan view showing a part of a nonvolatile memory device according to Example 1 of the present invention.
【図２】図１のＡ−Ａ断面図である。FIG. 2 is a sectional view taken along line AA of FIG.
【図３】図１のＢ−Ｂ断面図である。FIG. 3 is a sectional view taken along line BB of FIG.
【図４】図１のＣ−Ｃ断面図である。FIG. 4 is a sectional view taken along line CC of FIG.
【図５】図１のＤ−Ｄ断面図である。5 is a cross-sectional view taken along the line DD of FIG.
【図６】不揮発性記憶装置の等価回路図である。FIG. 6 is an equivalent circuit diagram of a nonvolatile memory device.
【図７】不揮発性記憶素子の動作原理の説明図である。FIG. 7 is an explanatory diagram of an operation principle of a nonvolatile memory element.
【図８】書き込み、消去による不揮発性記憶素子のしき
い値電圧の変化を示す図である。FIG. 8 is a diagram showing changes in threshold voltage of a nonvolatile memory element due to writing and erasing.
【図９】拡散層形成後の状態を示す平面図である。FIG. 9 is a plan view showing a state after a diffusion layer is formed.
【図１０】図９のＥ−Ｅ断面図である。10 is a sectional view taken along line EE of FIG.
【図１１】選択酸化膜形成後の状態を示す平面図であ
る。FIG. 11 is a plan view showing a state after formation of a selective oxide film.
【図１２】図１１のＧ−Ｇ断面図である。12 is a sectional view taken along line GG of FIG.
【図１３】トンネル酸化膜、トラップ膜およびゲート電
極形成後の状態を示す断面図である。FIG. 13 is a cross-sectional view showing a state after forming a tunnel oxide film, a trap film and a gate electrode.
【図１４】ゲート電極パターニング後の状態を示す平面
図である。FIG. 14 is a plan view showing a state after patterning a gate electrode.
【図１５】図１４のＨ−Ｈ断面図である。15 is a sectional view taken along line HH of FIG.
【図１６】図１４のＩ−Ｉ断面図である。16 is a cross-sectional view taken along the line I-I of FIG.
【図１７】図１４のＪ−Ｊ断面図である。FIG. 17 is a sectional view taken along line JJ of FIG.
【図１８】素子分離後の状態を示す断面図である。FIG. 18 is a cross-sectional view showing a state after element isolation.
【図１９】本発明第２実施例の不揮発性メモリの要部拡
大断面図である。FIG. 19 is an enlarged cross-sectional view of a main part of the nonvolatile memory according to the second embodiment of the present invention.
【図２０】選択酸化膜形成後の状態を示す平面図であ
る。FIG. 20 is a plan view showing a state after formation of a selective oxide film.
【図２１】図２０のＫ−Ｋ断面図である。21 is a cross-sectional view taken along the line KK of FIG.
【図２２】トラップ膜および第１のゲート電極形成後の
状態を示す平面図である。FIG. 22 is a plan view showing a state after the trap film and the first gate electrode are formed.
【図２３】図２２のＬ−Ｌ断面図である。23 is a sectional view taken along line LL in FIG.
【図２４】図２２のＭ−Ｍ断面図である。FIG. 24 is a sectional view taken along line MM in FIG. 22.
【図２５】図２２のＮ−Ｎ断面図である。FIG. 25 is a sectional view taken along line NN of FIG. 22.
【図２６】拡散層形成後の状態を示す図２２のＬ−Ｌ断
面図である。FIG. 26 is a cross-sectional view taken along line LL in FIG. 22, showing a state after the diffusion layer is formed.
【図２７】拡散層形成後の状態を示す図２２のＭ−Ｍ断
面図である。FIG. 27 is a sectional view taken along line MM in FIG. 22, showing a state after the diffusion layer is formed.
【図２８】層間絶縁膜および第２の電極形成後の状態を
示す平面図である。FIG. 28 is a plan view showing a state after forming an interlayer insulating film and a second electrode.
【図２９】素子分離後の状態を示す図２８のＯ−Ｏ断面
図である。29 is a cross-sectional view taken along the line OO of FIG. 28, showing a state after element isolation.
【図３０】従来の不揮発性記憶素子の原理的構成を示す
図である。FIG. 30 is a diagram showing a principle configuration of a conventional nonvolatile memory element.
【図３１】図３０の不揮発性記憶素子を利用した不揮発
性記憶装置の等価回路図である。31 is an equivalent circuit diagram of a non-volatile memory device using the non-volatile memory element of FIG. 30. FIG.
【図３２】同じくその斜視断面図である。FIG. 32 is a perspective sectional view of the same.
２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０
Ｆ，２０Ｇ，２０Ｈ，２０Ｉ ＭＮＯＳＦＥＴ ３０ シリコン基板 ３２ チャネル領域 ３３ 拡散層 ３３ａ ソース領域 ３３ｂ ドレイン領域 ３４ トンネル酸化膜 ３５ トラップ膜 ３６ ゲート電極 ３７ ＬＯＣＯＳ酸化膜 ５０ 第１のゲート電極 ５１ 第２のゲート電極20, 20A, 20B, 20C, 20D, 20E, 20
F, 20G, 20H, 20I MNOSFET 30 Silicon substrate 32 Channel region 33 Diffusion layer 33a Source region 33b Drain region 34 Tunnel oxide film 35 Trap film 36 Gate electrode 37 LOCOS oxide film 50 First gate electrode 51 Second gate electrode
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| JP13262092AJP3472313B2 (en) | 1992-05-25 | 1992-05-25 | Non-volatile storage device |
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