【０００１】[0001]
【産業上の利用分野】本発明はディジタル通信におい
て、４相位相変調（以下ＱＰＳＫと略す）、π／４シフ
ト４相位相変調（π／４シフトＱＰＳＫ）、１６値直交
振幅変調（１６ＱＡＭ）などのディジタル変調波形を生
成するディジタル変調用ナイキストフィルタに関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to 4-phase phase modulation (hereinafter abbreviated as QPSK), π / 4 shift 4-phase phase modulation (π / 4 shift QPSK), 16-value quadrature amplitude modulation (16QAM), etc. in digital communication. The present invention relates to a digital modulation Nyquist filter for generating a digital modulation waveform of.
【０００２】[0002]
【従来の技術】近年、リードオンリーメモリー（以下Ｒ
ＯＭと略す）を用いたディジタル変調用ナイキストフィ
ルタは、ディジタル通信において問題となる符号間干渉
を防ぐインパルス応答波形を容易に実現できるので、デ
ィジタル通信において広く利用されている。2. Description of the Related Art In recent years, read-only memory (hereinafter R
The Nyquist filter for digital modulation using OM) is widely used in digital communication because it can easily realize an impulse response waveform that prevents intersymbol interference which is a problem in digital communication.
【０００３】以下に従来のＲＯＭを用いたディジタル変
調用ナイキストフィルタについて説明する。A conventional Nyquist filter for digital modulation using a ROM will be described below.
【０００４】図８はディジタル変調用ナイキストフィル
タのインパルス応答波形を示すものである。図８におい
て、波形２２はある時点における該当インパルス応答波
形、波形２３ａ、２３ｂはその前後に並ぶ他のシンボル
のインパルス応答波形、Ｔがシンボル周期である。理論
上では当該波形２２は他のシンボル区間の２３ａ，２３
ｂ等の無限個のインパルス応答波形の影響を受けるが、
図８に示す様に、１シンボル区間ｉにおいて、遠く離れ
たシンボルのインパルス応答波形（例えば２３ａ）の該
当シンボル区間のインパルス応答波形に対する影響は小
さいので、前後数シンボルで打ち切る事が出来る。そし
て、図８の１シンボル区間ｉにおいて、打ち切りシンボ
ル区間に含まれる全てのシンボルのインパルス応答波形
の組合せに対し、合成することにより、その区間におけ
るインパルス応答波形を実現することができる。そこで
数シンボル区間内で各シンボルの組合せを上位入力アド
レス、１シンボル区間の波形サンプリングカウンタの出
力を下位入力アドレスとして、１シンボル区間における
各シンボルのインパルス応答波形の合成波形をＲＯＭに
記憶させる。FIG. 8 shows an impulse response waveform of the Nyquist filter for digital modulation. In FIG. 8, a waveform 22 is a corresponding impulse response waveform at a certain point in time, waveforms 23a and 23b are impulse response waveforms of other symbols arranged before and after it, and T is a symbol period. In theory, the waveform 22 is 23a, 23 of other symbol intervals.
It is affected by an infinite number of impulse response waveforms such as b,
As shown in FIG. 8, in the 1-symbol section i, the impulse response waveform (for example, 23a) of a distant symbol has little influence on the impulse response waveform of the corresponding symbol section, so that it can be cut off by several symbols before and after. Then, in the 1-symbol section i in FIG. 8, by combining the combinations of the impulse response waveforms of all the symbols included in the truncated symbol section, the impulse response waveform in that section can be realized. Therefore, the combined waveform of the impulse response waveform of each symbol in one symbol period is stored in the ROM by using the combination of each symbol in the several symbol period as the upper input address and the output of the waveform sampling counter in the one symbol period as the lower input address.
【０００５】図９は前後３シンボルで打ち切った場合の
従来のディジタル変調用ナイキストフィルタのブロック
結線図を示すものである。図９において、２４は入力ビ
ットをシリアル／パラレル変換や、差動変換等の処理を
行い、インパルス信号を発生させるインパルス発生回
路、２５はｎ×７ビットのインパルス信号をｎビットを
１つの群として、７個のｎビット群を保持し、ｎビット
のインパルス信号のパラレル入力毎に一群ずつシフト
し、各群毎にｎビットのインパルス信号をパラレル出力
するシフトレジスタ、２６はインパルス信号の組合せに
よって発生する全てのインパルス応答波形の該当シンボ
ル区間における合成波形を記憶しているＲＯＭ、２７は
１シンボル区間における波形サンプリングのためのシン
ボルクロックのｐ倍の速度を持つｒビット構成のカウン
タ、２８は量子化ビットに対応するｓビット構成のディ
ジタル／アナログ（以下Ｄ／Ａと略す）コンバータであ
る。FIG. 9 shows a block connection diagram of a conventional Nyquist filter for digital modulation when it is cut off by three symbols before and after. In FIG. 9, reference numeral 24 is an impulse generation circuit that performs input / output processing such as serial / parallel conversion and differential conversion to generate an impulse signal, and 25 is an impulse signal of n × 7 bits with n bits as one group. , A shift register that holds 7 n-bit groups, shifts one group for each parallel input of n-bit impulse signals, and outputs n-bit impulse signals in parallel for each group, 26 is generated by a combination of impulse signals ROM for storing the combined waveform of all the impulse response waveforms in the corresponding symbol section, 27 is a counter of r-bit structure having a speed of p times the symbol clock for waveform sampling in one symbol section, and 28 is a quantizer S-bit digital / analog (hereinafter abbreviated as D / A) converter corresponding to bits It is.
【０００６】以上のように構成されたディジタル変調用
ナイキストフィルタについて、以下その動作について説
明する。まずビット列が入力されると、インパルス発生
回路２４により、シリアル／パラレル変換により、イン
パルス信号が発生し、それがｎビットずつシフトレジス
タ２５にパラレル入力される。シフトレジスタ２５は各
群毎にｎビットのインパルス信号をパラレル出力し、そ
の７×ｎビットの出力がＲＯＭ２６の上位入力アドレス
となり、７シンボル分のインパルス応答波形に対する符
号の組合せを決定する。更にカウンタ２７の出力がＲＯ
Ｍ２６の入力アドレスの下位ｒビットとなり、１シンボ
ル区間の波形サンプリングを行う。このようにして入力
アドレスが決定されると、図８で説明した様に、ＲＯＭ
２６に記憶しておいた１シンボル区間内における７シン
ボル分のインパルス応答の合成波形が決定できるので、
そのアドレスに対応する波形がＲＯＭ２６から出力され
る。そしてＤ／Ａコンバータ２８によりＤ／Ａ変換され
てアナログ出力される。The operation of the Nyquist filter for digital modulation configured as described above will be described below. First, when a bit string is input, an impulse signal is generated by the impulse generating circuit 24 by serial / parallel conversion, and the impulse signal is input to the shift register 25 in parallel every n bits. The shift register 25 outputs an n-bit impulse signal in parallel for each group, and the 7 × n-bit output serves as a higher-order input address of the ROM 26, and determines the combination of codes for the impulse response waveform of 7 symbols. Further, the output of the counter 27 is RO
It becomes the lower r bits of the input address of M26, and waveform sampling for one symbol period is performed. When the input address is determined in this way, as described in FIG.
Since the composite waveform of the impulse response for 7 symbols in the 1 symbol section stored in 26 can be determined,
The waveform corresponding to the address is output from the ROM 26. Then, the D / A converter 28 performs D / A conversion and analog output.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、例えばπ/4シフトQPSKや16QAMで変調を
行う場合、打ち切り前後３シンボル、サンプリング４ビ
ット、Ｄ／Ａ入力８ビットとすると、同相成分と直交成
分に分けた場合においても前者で１シンボルの符号決定
のため３ビットのインパルス信号が必要で、シフトレジ
スタ２５は１群あたり３ビットで、３×２＋１＝７群必
要となり、その総出力は（数１）ビットとなるため、Ｒ
ＯＭ２６に必要なビット数は（数２）ビットである。However, in the above-mentioned conventional configuration, when modulation is performed by, for example, π / 4 shift QPSK or 16QAM, if three symbols before and after truncation, sampling 4 bits, and D / A input 8 bits are used, the same phase Even when divided into the component and the orthogonal component, the former requires a 3-bit impulse signal for determining the code of 1 symbol, the shift register 25 requires 3 bits per group, and 3 × 2 + 1 = 7 groups are required. Since the output is (Equation 1) bits, R
The number of bits required for the OM 26 is (Equation 2) bits.
【０００８】[0008]
【数１】[Equation 1]
【０００９】[0009]
【数２】[Equation 2]
【００１０】後者では符号決定のため２ビット必要なた
め、同様に（数３）ビット必要となる。In the latter case, since 2 bits are required to determine the sign, (Equation 3) bits are also required.
【００１１】[0011]
【数３】[Equation 3]
【００１２】この実現のためには大容量のＲＯＭが必要
となり、ＩＣ化に向かないため、コスト高を招くという
課題を有していた。In order to realize this, a large-capacity ROM is required, which is not suitable for IC, and there is a problem that the cost is increased.
【００１３】本発明は上記従来の課題を解決するもの
で、各ＲＯＭの容量を大幅に削減し、ＩＣ化に適したデ
ィジタル変調用ナイキストフィルタを提供することを第
一の目的とし、かつ、バースト出力制御により、時分割
多重伝送方式（ＴＤＭＡ方式）に適したディジタル変調
用ナイキストフィルタを提供することを第二の目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and it is a first object of the present invention to provide a Nyquist filter for digital modulation, which is capable of significantly reducing the capacity of each ROM and is suitable for use in an IC. A second object is to provide a Nyquist filter for digital modulation suitable for a time division multiplex transmission system (TDMA system) by controlling output.
【００１４】[0014]
【課題を解決するための手段】この第一の目的を達成す
るために本発明のディジタル変調用ナイキストフィルタ
は、入力ビット列をシリアル／パラレル変換し、パラレ
ルにｎビットのインパルス信号を発生させるインパルス
発生回路と、前記インパルス発生回路が出力したｎ×ｍ
ビット（ｍは３以上の奇数）のインパルス信号をｎビッ
トを１つの群としてｍ個のｎビット群を保持し、ｎビッ
トのインパルス信号のパラレル入力毎に一群ずつシフト
し、各群毎にｎビットのインパルス信号をパラレル出力
するシフトレジスタと、サンプリング速度の２倍の速度
を持つクロック信号を発生させるクロック信号発生回路
と、前記シフトレジスタの第ｋ群と第（ｍ＋１）−ｋ群
（ただし、ｋ：１、２、．．．、（ｍ＋１）／２）の出
力（ただし、中央の第（ｍ＋１）／２群の出力は除く）
をクロック速度で選択する複数のセレクタと、前記クロ
ック信号を１／２分周したクロック速度でサンプリング
するｉビット構成のサンプリングカウンタと、前記サン
プリングカウンタの出力をクロック速度で交互に反転さ
せる排他的論理和回路と、前記セレクタの出力を上位入
力アドレス、前記排他的論理和回路の出力を下位入力ア
ドレスとする少なくとも１個以上の第１のリードオンリ
ーメモリーと、前記シフトレジスタの第（ｍ＋１）／２
群の出力を上位入力アドレス、前記サンプリングカウン
タの出力を下位入力アドレスとする第２のリードオンリ
ーメモリーと、前記第１、第２のリードオンリーメモリ
ーの出力を合成する加算器と、前記加算器の出力をディ
ジタル／アナログ変換し、アナログ出力するディジタル
／アナログコンバータとを具備する構成を有している。In order to achieve the first object, a digital modulation Nyquist filter of the present invention performs an impulse generation for converting an input bit string to serial / parallel and generating an n-bit impulse signal in parallel. Circuit and n × m output from the impulse generation circuit
The bit (m is an odd number of 3 or more) impulse signal of n bits is set as one group, and m n-bit groups are held, and one group is shifted for each parallel input of the n-bit impulse signal. A shift register that outputs a bit impulse signal in parallel, a clock signal generation circuit that generates a clock signal having a speed twice the sampling speed, a k-th group and a (m + 1) -k-th group of the shift registers (however, k: 1, 2, ..., (m + 1) / 2) output (excluding the output of the central (m + 1) / 2 group)
, A sampling counter having an i-bit configuration for sampling the clock signal at a clock speed obtained by dividing the clock signal by ½, and an exclusive logic for alternately inverting the output of the sampling counter at the clock speed. A sum circuit, at least one or more first read-only memories having the selector output as a higher input address and the exclusive OR circuit output as a lower input address, and the (m + 1) / 2th shift register
A second read-only memory having an output of the group as an upper input address and an output of the sampling counter as a lower input address; an adder for synthesizing outputs of the first and second read-only memories; It has a configuration including a digital / analog converter for converting the output to digital / analog and outputting to analog.
【００１５】また、この第二の目的を達成するために本
発明のディジタル変調用ナイキストフィルタは、バース
ト制御信号をｍビット保持し、前記ｎ（ビット）×ｍ段
のシフトレジスタに同期し、１ビットのバースト制御信
号入力毎に１ビットずつシフトし、ｍビットのバースト
制御信号をパラレル出力するｍ段のバースト制御用のシ
フトレジスタと、前記ｍ段のバースト制御用のシフトレ
ジスタの第ｋ番目と第（ｍ＋１）−ｋ番目（ただし、
ｋ：１、２、．．．、（ｍ＋１）／２）の出力（ただ
し、中央の第（ｍ＋１）／２番目の出力は除く）をサン
プリング速度の２倍のクロック速度で選択するバースト
制御用の複数のセレクタと、前記バースト制御用の複数
のセレクタの出力、および、前記バースト制御用のシフ
トレジスタの第（ｍ＋１）／２番目の出力により、前記
第１、第２のリードオンリーメモリーの出力を制御する
バーストマスク回路より構成されるバースト制御回路
と、前記バースト制御用のｍ段のシフトレジスタの第１
番目〜第ｊ−１番目の出力と、第ｊ番目（ｊ：１＜ｊ≦
（ｍ＋１）／２の整数）の出力とのそれぞれの論理積を
とる第１の論理積回路群（少なくとも１個以上）と、前
記第１の論理積回路群のそれぞれの出力を第１番目〜第
ｊ−１番目のバースト制御出力とし、かつ前記バースト
制御用のシフトレジスタの第（ｍ＋２）−ｊ番目〜第ｍ
番目の出力と、第（ｍ＋１）−ｊ番目の出力とのそれぞ
れの論理積をとる第２の論理積回路群（少なくとも１個
以上）と、前記第２の論理積回路群のそれぞれの出力を
第（ｍ＋２）−ｊ番目〜第ｍ番目のバースト制御出力と
するバースト立上がり／下がり制御回路とを具備する構
成となっている。In order to achieve the second object, the Nyquist filter for digital modulation of the present invention holds m bits of the burst control signal and synchronizes with the n (bit) × m stage shift register. A shift register for m stages of burst control, which shifts by 1 bit for each input of a burst control signal of bits, and outputs an m-bit burst control signal in parallel; and a k-th shift register for burst control of the m stages. (M + 1) -kth (however,
k: 1, 2 ,. ． ． , (M + 1) / 2) outputs (excluding the central (m + 1) / 2nd output) at a clock speed twice the sampling speed, and a plurality of selectors for burst control; A burst mask circuit for controlling the outputs of the first and second read-only memories according to the outputs of a plurality of selectors for burst control and the (m + 1) / 2th output of the burst control shift register. Burst control circuit and a first m-stage shift register for burst control
The j-th to (j-1) th outputs and the j-th output (j: 1 <j ≦
A first AND circuit group (at least one or more) that performs a logical AND with the output of (m + 1) / 2 and each output of the first AND circuit group from the first to The burst control output is the j-1th burst control output, and the (m + 2) -jth to mth shift registers for the burst control.
A second logical product circuit group (at least one or more) that performs a logical product of the second output and the (m + 1) -jth output, and the respective outputs of the second logical product circuit group. A burst rising / falling control circuit for outputting (m + 2) -jth to mth burst control outputs is provided.
【００１６】[0016]
【作用】本発明の構成によって、例えば打ち切り前後ｘ
シンボル、サンプリングｙビット、Ｄ／Ａ入力ｚビット
で、同相成分と直交成分に分けた場合、各ＲＯＭの容量
はπ／４シフトQPSKでは（数４）ビットである。With the configuration of the present invention, for example, before and after censoring x
When the symbol, the sampling y bit, and the D / A input z bit are divided into the in-phase component and the quadrature component, the capacity of each ROM is (Equation 4) bit in the π / 4 shift QPSK.
【００１７】[0017]
【数４】[Equation 4]
【００１８】同様な検討により、具体的に16QAMの場合
（数５）ビットで実現できる。By the same examination, specifically, in the case of 16QAM, it can be realized with (Equation 5) bits.
【００１９】[0019]
【数５】[Equation 5]
【００２０】この結果各ＲＯＭの容量が大幅に削減出
来、ＩＣ化に適した回路が実現できる。 また、本発明
の構成により、バースト出力制御および、バーストの立
上がり／下がり時間の制御を行うことにより、時分割多
重伝送方式に適した回路を実現できる。As a result, the capacity of each ROM can be greatly reduced, and a circuit suitable for IC implementation can be realized. Further, according to the configuration of the present invention, by controlling the burst output and controlling the rise / fall time of the burst, a circuit suitable for the time division multiplex transmission system can be realized.
【００２１】[0021]
【実施例】（実施例１）以下本発明の第１の実施例につ
いて、図面を参照しながら説明する。図１は本発明の第
１の実施例におけるディジタル変調用ナイキストフィル
タのブロック結線図である。(Embodiment 1) A first embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block connection diagram of a Nyquist filter for digital modulation according to a first embodiment of the present invention.
【００２２】なお、本実施例としてπ／４シフトQPSK、
打ち切り前後３シンボル、サンプリング４ビット、Ｄ／
Ａ入力８ビット構成の場合について説明する。In this embodiment, π / 4 shift QPSK,
3 symbols before and after censoring, 4 bits sampling, D /
The case of A input 8-bit configuration will be described.
【００２３】図１において、１は図９のインパルス発生
回路２４と同じ構造を持つインパルス発生回路、２は図
９のシフトレジスタ２５と同じ構造で７つの３ビット群
を持つシフトレジスタ（なお、最低３つのビット群を有
しておれば良い）、３ａ〜３ｃはサンプリング速度の２
倍の速度で、シフトレジスタ２の出力を選択するセレク
タである。４は後述するクロック信号発生回路を１／２
に分周する事により得られるサンプリングカウンタで、
シンボル区間のインパルス応答波形をサンプリングす
る。６はサンプリング速度の２倍でサンプリングカウン
タ４の出力を交互に反転させる排他的論理和回路（以
下、ＥＸ.ＯＲ回路と略す）である。５はセレクタ３ａ
〜３ｂとＥＸ.ＯＲ回路６のクロック信号発生回路で、
サンプリング速度の２倍の速度を持つクロック信号を発
生する。７ａ〜７ｃは当該シンボル区間以外の区間の、
前または後の３シンボル区間のインパルス応答波形を記
憶しているＲＯＭで、上位入力アドレスはセレクタ３ａ
〜３ｃ、下位入力アドレスはＥＸ.ＯＲ回路６の出力で
ある。８は当該シンボル区間のインパルス応答波形を記
憶しているＲＯＭで、上位入力アドレスは直接シフトレ
ジスタ２の４群の出力となり、下位入力アドレスは直接
サンプリングカウンタ４の出力となっている。９はＲＯ
Ｍ７ａ〜７ｃ、及び８の出力を加算する加算器、１０は
加算器９の出力をＤ／Ａ変換するＤ／Ａコンバータであ
る。In FIG. 1, 1 is an impulse generation circuit having the same structure as the impulse generation circuit 24 of FIG. 9, and 2 is a shift register having the same structure as the shift register 25 of FIG. 3a to 3c have a sampling rate of 2
It is a selector that selects the output of the shift register 2 at double speed. 4 is a half of a clock signal generation circuit described later.
It is a sampling counter obtained by dividing by
The impulse response waveform in the symbol section is sampled. An exclusive OR circuit (hereinafter, abbreviated as EX.OR circuit) 6 alternately inverts the output of the sampling counter 4 at twice the sampling speed. 5 is a selector 3a
3b and the clock signal generation circuit of the EX.OR circuit 6,
Generate a clock signal that has twice the sampling rate. 7a to 7c are in a section other than the symbol section,
A ROM that stores impulse response waveforms of the preceding or following three-symbol section, and the upper input address is the selector 3a.
.About.3c, the lower input address is the output of the EX.OR circuit 6. Reference numeral 8 is a ROM that stores the impulse response waveform of the symbol section. The upper input address is the output of the four groups of the direct shift register 2 and the lower input address is the output of the direct sampling counter 4. 9 is RO
An adder 10 for adding the outputs of M7a to 7c and 8 is a D / A converter for D / A converting the output of the adder 9.
【００２４】以上の様に構成されたディジタルナイキス
トフィルタの動作を説明すると、まず、インパルス発生
回路１及びシフトレジスタ２は、図９で示したディジタ
ルナイキストフィルタのそれと同じ動作をする。そして
クロック信号発生回路５により、クロック信号が入力さ
れると、セレクタ３ａ〜３ｃ、カウンタ４、ＥＸ.ＯＲ
回路６が動作し、ＲＯＭ７ａ〜７ｃ、及び８の入力アド
レスが決定される。ＲＯＭ７ａ〜７ｃ、及び８の出力を
加算器９で合成し、Ｄ／Ａコンバータ１０でＤ／Ａ変換
し、ディジタル変調波形をアナログ出力する。直交変調
系では図１の７〜１０の構成が同相及び直交の２系統必
要となる。The operation of the digital Nyquist filter configured as described above will be described. First, the impulse generating circuit 1 and the shift register 2 perform the same operation as that of the digital Nyquist filter shown in FIG. When the clock signal is input from the clock signal generation circuit 5, the selectors 3a to 3c, the counter 4, the EX.OR.
The circuit 6 operates and the input addresses of the ROMs 7a to 7c and 8 are determined. The outputs of the ROMs 7a to 7c and 8 are combined by the adder 9, D / A converted by the D / A converter 10, and the digitally modulated waveform is analogly output. In the quadrature modulation system, the configurations of 7 to 10 in FIG. 1 require two systems of in-phase and quadrature.
【００２５】以下、セレクタ３ａ〜３ｃ、カウンタ４、
ＥＸ.ＯＲ回路６の詳細な動作を図２、図３を用いて説
明する。Hereinafter, the selectors 3a to 3c, the counter 4,
The detailed operation of the EX.OR circuit 6 will be described with reference to FIGS.
【００２６】図２はインパルス応答波形の分割方法を示
している。図２に示す通り、該当区間１１、１シンボル
前の区間１２、２シンボル前の区間１３、３シンボル前
の区間１４、同様に１５、１６、１７の区間に分割す
る。４個のＲＯＭ７ａ〜７ｃ、及び８の入力アドレスの
下位４ビットで各シンボル区間のサンプリング値を決定
する。図２に示す通り、インパルス応答波形は該当区間
を中心に対称形であるから、区間１２と区間１５、区間
１３と区間１６、区間１４と区間１７のサンプリング値
は等しい。このことを利用するとＲＯＭ７ａ〜７ｃ、及
び８は区間１１、１２、１３、１４のインパルス応答波
形を記憶する４個で十分である。しかし、例えば区間１
２と区間１５のサンプリング時刻ｔにおける各サンプリ
ング値をそれぞれ（数６）、（数７）とすると、図２を
検討すると（数８）の関係ではなく、（数９）の関係と
なり、以下（数１０）（数１１）の関係となっている。FIG. 2 shows a method of dividing the impulse response waveform. As shown in FIG. 2, it is divided into a corresponding section 11, a section 1 symbol before 12, a section 13 before 2 symbols, a section 14 before 3 symbols, and similarly, sections 15, 16, and 17. The sampling value of each symbol section is determined by the lower 4 bits of the input addresses of the four ROMs 7a to 7c and 8. As shown in FIG. 2, since the impulse response waveform is symmetrical with respect to the corresponding section, the sampling values of the section 12 and the section 15, the section 13 and the section 16, and the section 14 and the section 17 are equal. If this is utilized, four ROMs 7a to 7c and 8 are sufficient to store the impulse response waveforms of the sections 11, 12, 13, and 14. However, for example, section 1
2 and the sampling values at the sampling time t of the section 15 are (Equation 6) and (Equation 7), respectively, the relationship of (Equation 9) is obtained instead of (Equation 8) when examining FIG. It has a relationship of (Equation 10) (Equation 11).
【００２７】[0027]
【数６】[Equation 6]
【００２８】[0028]
【数７】[Equation 7]
【００２９】[0029]
【数８】[Equation 8]
【００３０】[0030]
【数９】[Equation 9]
【００３１】[0031]
【数１０】[Equation 10]
【００３２】[0032]
【数１１】[Equation 11]
【００３３】なおＲＯＭ８においてはこのような検討は
不要で、シフトレジスタ２及びサンプリングカウンタ４
の出力で該当区間のインパルス応答波形が決定できる。
（数９）を実現するために、図１のＥＸ.ＯＲ回路６の
構成の一実施例を図３に示す。以下図３について説明す
る。図３において、１８は図１のサンプリング速度の２
倍の速度を持つクロック信号発生回路５と同様のもの
で、図１のセレクタ３ａ〜３ｃのクロックも兼ねてい
る。１９は図１のサンプリングカウンタ４と同様のもの
で、２１は図１のＲＯＭ７ａ〜７ｃで、２０ａ〜２０ｄ
は図１のＥＸ.ＯＲ回路６である。（数９）を例に取る
と、例えばカウンタ１９の出力が（００００）の場合、
クロック信号発生回路１８の出力が０の時、図１の各セ
レクタ３ａ，３ｂ，３ｃがそれぞれ図２の区間１４、１
２、１３を選択する様に設定すると、セレクタ３ｂが区
間１２を示した場合、クロック信号発生回路１８の出力
は０でＲＯＭ２１の入力は（００００）である。セレク
タ３ｂが区間１５を示すと同時にクロック信号発生回路
１８の出力は反転し、１となるが、カウンタ１９は変化
していないのでＲＯＭ２１の入力は（１１１１）とな
る。このようにして（数９）が実現できる。セレクタ３
ｃと区間１３、セレクタ３ａと区間１４についても同様
で、（数１０）、（数１１）についても同様に実現でき
る。The ROM 8 does not require such a study, and the shift register 2 and the sampling counter 4
The impulse response waveform of the corresponding section can be determined by the output of.
FIG. 3 shows an embodiment of the configuration of the EX.OR circuit 6 of FIG. 1 in order to realize (Equation 9). Hereinafter, FIG. 3 will be described. In FIG. 3, 18 is 2 of the sampling rate of FIG.
This is the same as the clock signal generating circuit 5 having a double speed, and also serves as the clock for the selectors 3a to 3c in FIG. Reference numeral 19 is the same as the sampling counter 4 of FIG. 1, reference numeral 21 is the ROMs 7a to 7c of FIG. 1, and 20a to 20d.
Is the EX.OR circuit 6 of FIG. Taking (Equation 9) as an example, for example, when the output of the counter 19 is (0000),
When the output of the clock signal generation circuit 18 is 0, the selectors 3a, 3b and 3c shown in FIG.
When it is set to select 2 and 13, when the selector 3b indicates the section 12, the output of the clock signal generation circuit 18 is 0 and the input of the ROM 21 is (0000). At the same time that the selector 3b indicates the section 15, the output of the clock signal generation circuit 18 is inverted and becomes 1, but the input of the ROM 21 becomes (1111) because the counter 19 has not changed. In this way, (Equation 9) can be realized. Selector 3
The same applies to c and the section 13 and the selector 3a and the section 14, and the same can be realized for (Equation 10) and (Equation 11).
【００３４】同相成分と直交成分に分けた場合におい
て、本実施例によるディジタル変調用ナイキストフィル
タの必要とする各ＲＯＭの容量と従来のディジタル変調
用ナイキストフィルタの必要とするＲＯＭ容量を（表
１）に比較して示している。When divided into the in-phase component and the quadrature component, the capacity of each ROM required by the Nyquist filter for digital modulation according to this embodiment and the ROM capacity required by the Nyquist filter for conventional digital modulation are shown in Table 1. It shows in comparison with.
【００３５】[0035]
【表１】[Table 1]
【００３６】この（表１）から明らかなように、本実施
例によるディジタル変調用ナイキストフィルタはＲＯＭ
のメモリの節約の点で優れた効果が得られる。As is clear from this (Table 1), the digital modulation Nyquist filter according to this embodiment is a ROM.
It has an excellent effect in terms of saving memory.
【００３７】以上の様に本実施例によれば、複数のＲＯ
Ｍ７ａ〜７ｃ及び８、及びセレクタ３ａ〜３ｃ、及びＥ
Ｘ.ＯＲ回路６及び加算器９を設け、各ＲＯＭ７ａ〜７
ｃにインパルス応答波形を分割して記憶させ、シフトレ
ジスタ２の出力をサンプリング速度の２倍で選択するセ
レクタ３ａ〜３ｃの出力をＲＯＭ７ａ〜７ｃの上位入力
アドレス、サンプリングカウンタの出力を交互に反転さ
せるＥＸ.ＯＲ回路６を当該ＲＯＭ７ａ〜７ｃの下位入
力アドレスとする（ＲＯＭ８についてはシフトレジスタ
２、サンプリングカウンタ８の出力を直接ＲＯＭ８の入
力アドレスとする）ことにより各ＲＯＭ７ａ〜７ｃ及び
８の容量を大幅に削減することができる。その結果、Ｉ
Ｃ化に適したディジタル変調用ナイキストフィルタが実
現できる。As described above, according to this embodiment, a plurality of RO
M7a to 7c and 8, and selectors 3a to 3c, and E
An X.OR circuit 6 and an adder 9 are provided, and the ROMs 7a to 7 are provided.
The impulse response waveform is divided and stored in c, and the outputs of the selectors 3a to 3c that select the output of the shift register 2 at twice the sampling speed are alternately inverted from the upper input addresses of the ROMs 7a to 7c and the output of the sampling counter. By setting the EX.OR circuit 6 as the lower input address of the ROMs 7a to 7c (the output of the shift register 2 and the sampling counter 8 is directly used as the input address of the ROM 8 for the ROM 8), the capacity of each of the ROMs 7a to 7c and 8 is significantly increased. Can be reduced to As a result, I
A Nyquist filter for digital modulation suitable for C conversion can be realized.
【００３８】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。(Embodiment 2) A second embodiment of the present invention will be described below with reference to the drawings.
【００３９】図４は本発明の第２の実施例におけるディ
ジタル変調用ナイキストフィルタのブロック結線図であ
る。FIG. 4 is a block connection diagram of a Nyquist filter for digital modulation according to the second embodiment of the present invention.
【００４０】なお、本実施例としてπ／４シフトQPSK、
打ち切り前後３シンボル、サンプリング４ビット、Ｄ／
Ａ入力８ビット構成の場合について説明する。In this embodiment, π / 4 shift QPSK,
3 symbols before and after censoring, 4 bits sampling, D /
The case of A input 8-bit configuration will be described.
【００４１】図４において、１は入力ビットをシリアル
／パラレル変換や、差動変換等の処理を行い、インパル
ス信号を発生させるインパルス発生回路、２はｎ×７ビ
ットのインパルス信号をｎビットを１つの群として、７
個のｎビット群を保持し、ｎビットのインパルス信号の
パラレル入力毎に一群ずつシフトし、各群毎にｎビット
のインパルス信号をパラレル出力するシフトレジスタ、
３ａ〜３ｃはサンプリング速度の２倍の速度で、シフト
レジスタ２の出力を選択するセレクタである。４はクロ
ック信号発生回路を１／２に分周する事により得られる
サンプリングカウンタで、シンボル区間のインパルス応
答波形をサンプリングする。６はサンプリング速度の２
倍でサンプリングカウンタ４の出力を交互に反転させる
ＥＸ.ＯＲ回路である。５はセレクタ３ａ〜３ｂとＥＸ.
ＯＲ回路６のクロック信号発生回路で、サンプリング速
度の２倍の速度を持つクロック信号を発生する。７ａ〜
７ｃは当該シンボル区間以外の区間の、前または後の３
シンボル区間のインパルス応答波形を記憶しているＲＯ
Ｍで、上位入力アドレスはセレクタ３ａ〜３ｃ、下位入
力アドレスはＥＸ.ＯＲ回路６の出力である。８は当該
シンボル区間のインパルス応答波形を記憶しているＲＯ
Ｍで、上位入力アドレスは直接シフトレジスタ２の４群
の出力となり、下位入力アドレスは直接サンプリングカ
ウンタ４の出力となっている。９はＲＯＭ７ａ〜７ｃ、
及び８の出力を加算する加算器、１０は加算器９の出力
をＤ／Ａ変換するＤ／Ａコンバータである。以上は図１
の構成と同様なものである。In FIG. 4, reference numeral 1 is an impulse generation circuit for performing serial / parallel conversion, differential conversion, etc. on an input bit to generate an impulse signal, and 2 is an n × 7-bit impulse signal for every n bits. 7 as one group
A shift register that holds n n-bit groups, shifts one group for each parallel input of n-bit impulse signals, and outputs n-bit impulse signals in parallel for each group;
Reference numerals 3a to 3c are selectors that select the output of the shift register 2 at a speed twice the sampling speed. Reference numeral 4 is a sampling counter obtained by dividing the frequency of the clock signal generation circuit into 1/2, and samples the impulse response waveform in the symbol section. 6 is the sampling rate 2
This is an EX.OR circuit that alternately inverts the output of the sampling counter 4 at a time. 5 is selectors 3a-3b and EX.
The clock signal generation circuit of the OR circuit 6 generates a clock signal having a speed twice the sampling speed. 7a ~
7c is 3 before or after the section other than the symbol section.
RO that stores the impulse response waveform of the symbol section
In M, the upper input address is the selectors 3a to 3c and the lower input address is the output of the EX.OR circuit 6. Reference numeral 8 is an RO that stores the impulse response waveform of the symbol section.
At M, the upper input address is the output of the fourth group of the direct shift register 2, and the lower input address is the output of the direct sampling counter 4. 9 is ROM 7a-7c,
And an adder 10 for adding the outputs of 8 and 8 is a D / A converter for D / A converting the output of the adder 9. The above is Fig. 1
The configuration is the same as that of.
【００４２】４０はバースト制御信号のレベル（０ある
いは１）によりＲＯＭ７ａ〜７ｃおよびＲＯＭ８の出力
を制御するバースト制御回路である。バースト制御回路
４０は、バースト制御信号を７ビット保持し、シフトレ
ジスタ２に同期し、１ビットのバースト制御信号入力毎
に１ビットずつシフトし、かつ７ビットのバースト制御
信号をパラレル出力するシフトレジスタ４１、サンプリ
ング速度の２倍の速度でシフトレジスタ４１の出力を選
択するセレクタ４２ａ〜４２ｃとセレクタ４２ａ〜４２
ｃの出力およびシフトレジスタ４１の第（ｍ＋１）／２
番目（ｍ＝７の場合第４番目）の出力によりＲＯＭ７ａ
〜７ｃおよびＲＯＭ８の出力を制御するバーストマスク
回路より構成される。A burst control circuit 40 controls the outputs of the ROMs 7a to 7c and the ROM 8 according to the level (0 or 1) of the burst control signal. The burst control circuit 40 holds the burst control signal for 7 bits, synchronizes with the shift register 2, shifts by 1 bit for each 1-bit burst control signal input, and outputs the 7-bit burst control signal in parallel. 41, selectors 42a to 42c and selectors 42a to 42 that select the output of the shift register 41 at a speed twice the sampling speed
The output of c and the (m + 1) / 2th of the shift register 41
The ROM 7a by the output of the fourth (the fourth when m = 7)
.About.7c and a burst mask circuit for controlling the output of the ROM 8.
【００４３】図１の構成と異なるのは、バースト制御回
路４０を設けることによりそれぞれのＲＯＭ出力を、バ
ースト制御信号に応じてバースト制御することを可能に
した点である。The difference from the configuration of FIG. 1 is that by providing the burst control circuit 40, each ROM output can be burst-controlled according to the burst control signal.
【００４４】以上のように構成されたディジタル変調用
ナイキストフィルタの動作を説明する。図４において、
図１と同一番号の構成要素は前記実施例１の説明と同様
な動作であるので、バースト制御回路４０の動作を中心
に説明する。The operation of the digital modulation Nyquist filter configured as described above will be described. In FIG.
Since the components having the same numbers as those in FIG. 1 have the same operations as those in the first embodiment, the operation of the burst control circuit 40 will be mainly described.
【００４５】まず、インパルス発生回路１のインパルス
信号に同期したバースト制御信号がシフトレジスタ４１
に入力される。図５にバースト制御信号を示す。図５に
示されるように、バースト制御信号は１ＴＤＭフレーム
の特定のバースト（図５ではバースト番号１）に同期
し、上記バースト区間のみ１（Ｈｉｇｈ）レベルで、そ
の他のバースト区間では０（Ｌｏｗ）レベルとなる信号
である。シフトレジスタ４１に入力されたバースト制御
信号はシフトレジスタ２に同期して、１ビットのバース
ト制御信号入力毎に１ビットずつシフトし、かつ７ビッ
トのバースト制御信号を出力する。そして、セレクタ４
２ａ〜４２ｃはクロック発生回路５のクロック信号によ
り、セレクタ３ａ〜３ｃと同期してシフトレジスタ４１
の出力を選択する。セレクタ４２ａはシフトレジスタ４
１の第１番目と第７番目の出力を選択する。同様に、セ
レクタ４２ｃはシフトレジスタ４１の第２番目と第６番
目の出力、セレクタ４２ｂはシフトレジスタ４１の第３
番目と第５番目の出力を選択する。セレクタ４２ａ〜４
２ｃにより選択されたバースト制御信号４３ａ〜４３ｃ
およびシフトレジスタ４１の第４番目のバースト制御信
号４４は、バーストマスク回路４５に入力されＲＯＭ７
ａ〜７ｃおよびＲＯＭ８の出力をそれぞれ制御する。図
４のバーストマスク回路４５の一実施例を図６に示す。
以下図６について説明する。First, the burst control signal synchronized with the impulse signal of the impulse generating circuit 1 is transferred to the shift register 41.
Entered in. FIG. 5 shows the burst control signal. As shown in FIG. 5, the burst control signal is synchronized with a specific burst (burst number 1 in FIG. 5) of the 1TDM frame, only the burst section has a 1 (High) level, and the other burst sections have a 0 (Low) level. This is a level signal. The burst control signal input to the shift register 41 is synchronized with the shift register 2 and is shifted by 1 bit for each 1-bit burst control signal input, and a 7-bit burst control signal is output. And selector 4
2a to 42c are synchronized with the selectors 3a to 3c by the clock signal of the clock generation circuit 5 and the shift register 41a.
Select the output of. The selector 42a is the shift register 4
Select the 1st and 7th outputs of 1. Similarly, the selector 42c outputs the second and sixth outputs of the shift register 41, and the selector 42b outputs the third output of the shift register 41.
Select the 5th and 5th outputs. Selectors 42a-4
Burst control signals 43a to 43c selected by 2c
And the fourth burst control signal 44 of the shift register 41 is input to the burst mask circuit 45 and the ROM 7
a to 7c and the output of the ROM 8 are controlled respectively. An embodiment of the burst mask circuit 45 of FIG. 4 is shown in FIG.
Hereinafter, FIG. 6 will be described.
【００４６】図６において、バースト制御信号およびＲ
ＯＭ出力はそれぞれ図４のバースト制御信号、およびＲ
ＯＭ出力の同一番号に対応する。バーストマスク回路４
５は、前記ＲＯＭ７ａ〜７ｃとＲＯＭ８の出力ビット数
に等しい数の論理積回路（ＡＮＤ）を有し、ＲＯＭ７ａ
の８ビットのそれぞれの出力とバースト制御信号４３ａ
との論理積をとる。同様に、ＲＯＭ７ｂ、７ｃおよびＲ
ＯＭ８のそれぞれの出力とバースト制御信号４３ｂ、４
３ｃおよび４４との論理積をとることによりＲＯＭ出力
を制御することができる。例えば、前記バースト制御信
号が１レベルである時は、そのバースト制御信号に対応
するＲＯＭ出力がそのまま加算器９に出力され、前記バ
ースト信号が０レベルの時は、そのバースト制御信号に
対応するＲＯＭ出力は０が加算器９に出力される。In FIG. 6, the burst control signal and R
The OM output is the burst control signal of FIG.
Corresponds to the same number of OM output. Burst mask circuit 4
Reference numeral 5 has a logical product circuit (AND) whose number is equal to the number of output bits of the ROMs 7a to 7c and the ROM 8.
8-bit output and burst control signal 43a
AND with. Similarly, ROMs 7b, 7c and R
Each output of OM8 and burst control signals 43b, 4
The ROM output can be controlled by taking the logical product of 3c and 44. For example, when the burst control signal is at the 1 level, the ROM output corresponding to the burst control signal is output as it is to the adder 9, and when the burst signal is at the 0 level, the ROM output corresponding to the burst control signal. As the output, 0 is output to the adder 9.
【００４７】以上の様に本実施例によれば、シフトレジ
スタ２に同期したバースト制御用のシフトレジスタ４
１、サンプリング速度の２倍で動作するセレクタ４２ａ
〜４２ｃおよび、バースト制御信号により当該のＲＯＭ
７ａ〜７ｃ、ＲＯＭ８の出力を制御するバーストマスク
回路４５を設けることにより、バースト出力制御を可能
とする事ができる。As described above, according to this embodiment, the burst control shift register 4 synchronized with the shift register 2 is used.
1. Selector 42a operating at twice the sampling speed
~ 42c and the relevant ROM by the burst control signal
By providing the burst mask circuit 45 for controlling the outputs of 7a to 7c and the ROM 8, burst output control can be enabled.
【００４８】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。(Embodiment 3) A third embodiment of the present invention will be described below with reference to the drawings.
【００４９】図７は本発明の第３の実施例におけるバー
スト制御およびバーストの立上がり／下がり制御を行う
ことができるディジタル変調用ナイキストフィルタのブ
ロック結線図である。FIG. 7 is a block connection diagram of a digital modulation Nyquist filter capable of performing burst control and burst rise / fall control in the third embodiment of the present invention.
【００５０】なお、本実施例としてπ／４シフトQPSK、
打ち切り前後３シンボル、サンプリング４ビット、Ｄ／
Ａ入力８ビット構成、立上がり／下がり時間を各々２シ
ンボルとした場合について説明する。In this embodiment, π / 4 shift QPSK,
3 symbols before and after censoring, 4 bits sampling, D /
A case where the A input has 8 bits and the rising / falling time is 2 symbols each will be described.
【００５１】図７において、１〜１０および４１〜４５
は実施例２における図４の構成と同様なものである。In FIG. 7, 1 to 10 and 41 to 45
Is similar to the configuration of FIG. 4 in the second embodiment.
【００５２】５０はバースト制御用のシフトレジスタ４
１の出力により、バーストの立上がり／下がり制御を行
うバースト立上がり／下がり制御回路である。打ち切り
前後３シンボルで、バーストの立上がり／下がり時間を
各々２シンボルに制御する場合、バースト立上がり／下
がり制御回路５０は２個の論理積回路５１、５２で構成
される。Reference numeral 50 designates a shift register 4 for burst control.
It is a burst rising / falling control circuit which controls the rising / falling of the burst by the output of 1. When the burst rise / fall time is controlled to be 2 symbols each with 3 symbols before and after the termination, the burst rise / fall control circuit 50 includes two AND circuits 51 and 52.
【００５３】すなわち、図４の構成と異なるのは、バー
スト立ち上がり／下がり制御回路５０を設けることによ
り、バーストの立上がり／下がりに必要なシンボル数の
制御を可能とした点である。That is, the difference from the configuration of FIG. 4 is that by providing the burst rising / falling control circuit 50, the number of symbols required for the rising / falling of the burst can be controlled.
【００５４】以上の様に構成されたディジタル変調用ナ
イキストフィルタの動作を説明する。図７において、図
４と同一番号の構成要素は前記実施例２の説明と同様な
動作であるので、バースト立上がり／下がり制御回路５
０の動作について説明する。The operation of the digital modulation Nyquist filter configured as described above will be described. In FIG. 7, the components having the same numbers as those in FIG. 4 have the same operation as described in the second embodiment, and therefore the burst rise / fall control circuit 5
The operation of 0 will be described.
【００５５】まず、バーストの立上がり制御について説
明する。バースト制御用のシフトレジスタ４１の第１番
目に１レベルの信号が入力されると、シフトレジスタ４
１のバースト制御出力は（１００００００）となる。と
ころが、バースト立上がり／下がり制御回路５０では論
理積回路５１により、シフトレジスタ４１の第１番目と
第２番目の論理積をとり第１番目のバースト制御出力と
しているので、バースト立上がり／下がり制御回路５０
のバースト制御出力は（０００００００）となり、バー
ストマスク回路４５で全てのＲＯＭ出力は０にマスクさ
れ、したがってＤ／Ａコンバータ１０のアナログ出力は
０となる。First, burst rising control will be described. When the first 1-level signal is input to the burst control shift register 41, the shift register 4
The burst control output of 1 is (1000000). However, in the burst rising / falling control circuit 50, the logical product circuit 51 takes the first and second logical products of the shift register 41 to obtain the first burst control output, so the burst rising / falling control circuit 50.
Burst control output becomes (0000000), all ROM outputs are masked to 0 by the burst mask circuit 45, and therefore the analog output of the D / A converter 10 becomes 0.
【００５６】次に、１ビットシフトしシフトレジスタ４
１の第２番目に１レベルが入力されると、シフトレジス
タ４１のバースト制御出力は（１１０００００）とな
り、同様にバースト立ち上がり／下がり制御回路５０の
バースト制御出力は（１１０００００）となる。これに
より第１番目と第２番目のバースト制御出力に対応する
ＲＯＭの出力が有効となり、加算器９で加算され、Ｄ／
Ａコンバータ１０よりアナログ出力される。この様に、
シフトレジスタ４１の第１番目出力と第２番目の出力の
論理積をとり、バースト立上がり／下がり制御回路５０
の第１番目のバースト制御出力としているので、バース
トの立上がり時において、シフトレジスタ４１の第２番
目に１レベルが入力された時、はじめてＤ／Ａコンバー
タ１０よりアナログ出力が出力される。つまり、バース
トの立上がり時間は２シンボルに制御されていることに
なる。Next, shift 1 bit and shift register 4
When the second level of 1 is input, the burst control output of the shift register 41 becomes (1100000), and similarly, the burst control output of the burst rising / falling control circuit 50 becomes (1100000). As a result, the output of the ROM corresponding to the first and second burst control outputs becomes valid, and the sum is added by the adder 9 to obtain D /
The analog output is made from the A converter 10. Like this
The burst rising / falling control circuit 50 calculates the logical product of the first output and the second output of the shift register 41.
Since it is the first burst control output, the analog output is first output from the D / A converter 10 when the second level 1 is input to the shift register 41 at the rising edge of the burst. That is, the burst rise time is controlled to 2 symbols.
【００５７】次に、バーストの立下がり制御について説
明する。バーストの立上がり制御と同様に、バースト立
上がり／下がり制御回路５０の第７番目の出力は、シフ
トレジスタ４１の第６番目の出力と第７番目の出力の論
理積としているので、バーストの立下がりにおいて、シ
フトレジスタ４１の第６番目出力が１レベルである時、
シフトレジスタ４１の出力は（０００００１１）で、同
様に立上がり／下がり制御回路５０のバースト制御出力
は（０００００１１）となり、第６番目と第７番目のバ
ースト制御出力に対応するＲＯＭの出力が有効となる。
そして、上記ＲＯＭ出力は加算器９で加算され、Ｄ／Ａ
コンバータ１０よりアナログ出力される。また、シフト
レジスタ４１の第６番目の出力が０レベルであるとき、
シフトレジスタ４１の出力は（００００００１）で、バ
ースト立ち上がり／下がり制御回路５０のバースト制御
出力は（０００００００）となり、バーストマスク回路
４５で全てのＲＯＭ出力は０にマスクされ、アナログ出
力は０となる。このように立下がり時間も２シンボルに
制御される。また、バーストの立上がり／下がり時間を
１シンボルに制御する場合は、バースト立上がり／下が
り制御回路において、シフトレジスタ４１の第１番目の
出力と第３番目の出力の論理積、および、シフトレジス
タ４１の第２番目の出力と第３番目の出力の論理積をそ
れぞれバースト立上がり／下がり制御回路５０の第１番
目と第２番目のバースト制御出力とし、同様にシフトレ
ジスタ４１の第７番目の出力と第５番目の出力の論理
積、およびシフトレジスタ４１の第６番目の出力と第５
番目の出力の論理積をそれぞれバースト立上がり／下が
り制御回路５０の第７番目と第６番目のバースト制御出
力とすれば良いことは明かである。Next, burst fall control will be described. Similar to the burst rising control, the seventh output of the burst rising / falling control circuit 50 is the logical product of the sixth output of the shift register 41 and the seventh output, so , When the sixth output of the shift register 41 is 1 level,
The output of the shift register 41 is (0000011), and similarly the burst control output of the rising / falling control circuit 50 is (0000011), and the outputs of the ROM corresponding to the sixth and seventh burst control outputs are valid. ..
Then, the ROM outputs are added by the adder 9 and D / A
The converter 10 outputs an analog signal. Further, when the sixth output of the shift register 41 is at 0 level,
The output of the shift register 41 is (0000001), the burst control output of the burst rising / falling control circuit 50 is (0000000), all the ROM outputs are masked to 0 by the burst mask circuit 45, and the analog output is 0. In this way, the fall time is also controlled to 2 symbols. When controlling the burst rise / fall time to one symbol, in the burst rise / fall control circuit, the logical product of the first output and the third output of the shift register 41 and the shift register 41 The logical product of the second output and the third output is used as the first and second burst control outputs of the burst rising / falling control circuit 50, respectively, and similarly, the seventh output and the seventh output of the shift register 41 are used. The logical product of the fifth output and the sixth output of the shift register 41 and the fifth output
It is clear that the logical product of the second output may be used as the seventh and sixth burst control outputs of the burst rising / falling control circuit 50, respectively.
【００５８】以上のように本実施例によれば、バースト
制御用のｍ段（ｍ：３以上の奇数）のシフトレジスタ４
１の第１番目〜第ｊ−１番目の出力と、第ｊ番目（ｊ：
１＜ｊ≦（ｍ＋１）／２の整数）の出力とのそれぞれの
論理積を第１番目〜第ｊ−１番目のバースト制御出力と
し、かつ、シフトレジスタ４１の第（ｍ＋２）−ｊ番目
〜第ｍ番目の出力と、第（ｍ＋１）−ｊ番目の出力との
それぞれの論理積を第（ｍ＋２）−ｊ番目〜第ｍ番目の
バースト制御出力とするバースト立上がり／下がり制御
回路５０を設けることにより、バーストの立上がり／下
がり時間の制御を可能とする事ができる。As described above, according to the present embodiment, m stages (m: an odd number of 3 or more) of shift registers 4 for burst control.
1st to 1st to j-1st outputs and the j-th (j:
1 <j ≦ (m + 1) / 2 integer output and the respective logical products as the 1st to j−1th burst control outputs, and the (m + 2) −jth to the shift register 41 A burst rising / falling control circuit 50 is provided which sets the logical product of the mth output and the (m + 1) -jth output to the (m + 2) -jth to mth burst control outputs. Thus, it is possible to control the rise / fall time of the burst.
【００５９】[0059]
【発明の効果】以上のように本発明は、入力ビット列を
シリアル／パラレル変換し、パラレルにｎビットのイン
パルス信号を発生させるインパルス発生回路と、前記イ
ンパルス発生回路が出力したｎ×ｍビット（ｍは３以上
の奇数）のインパルス信号をｎビットを１つの群として
ｍ個のｎビット群を保持し、ｎビットのインパルス信号
のパラレル入力毎に一群ずつシフトし、各群毎にｎビッ
トのインパルス信号をパラレル出力するシフトレジスタ
と、サンプリング速度の２倍の速度を持つクロック信号
を発生させるクロック信号発生回路と、前記シフトレジ
スタの第ｋ群と第（ｍ＋１）−ｋ群（ただし、ｋ：１、
２、．．．、（ｍ＋１）／２）の出力（ただし、中央の
第（ｍ＋１）／２群の出力は除く）をクロック速度で選
択する複数のセレクタと、前記クロック信号を１／２分
周したクロック速度でサンプリングするｉビット構成の
サンプリングカウンタと、前記サンプリングカウンタの
出力をクロック速度で交互に反転させる排他的論理和回
路と、前記セレクタの出力を上位入力アドレス、前記排
他的論理和回路の出力を下位入力アドレスとする少なく
とも１個以上の第１のリードオンリーメモリーと、前記
シフトレジスタの第（ｍ＋１）／２群の出力を上位入力
アドレス、前記サンプリングカウンタの出力を下位入力
アドレスとする第２のリードオンリーメモリーと、前記
第１、第２のリードオンリーメモリーの出力を合成する
加算器と、前記加算器の出力をディジタル／アナログ変
換し、アナログ出力するディジタル／アナログコンバー
タとを設けることにより、各ＲＯＭ容量を大幅に削減す
ることが出来る。INDUSTRIAL APPLICABILITY As described above, according to the present invention, an impulse generating circuit for serial / parallel converting an input bit string to generate an n-bit impulse signal in parallel, and n × m bits (m) output from the impulse generating circuit. Is an odd number of 3 or more), holds n n-bit groups with n bits as one group, shifts one group for each parallel input of the n-bit impulse signal, and n-bit impulses for each group A shift register for outputting signals in parallel, a clock signal generating circuit for generating a clock signal having a speed twice as fast as the sampling speed, a k-th group and a (m + 1) -k-th group of the shift registers (where k: 1 ,
2 ,. ． ． , (M + 1) / 2) outputs (excluding the output of the central (m + 1) / 2 group) at a clock speed, and a clock speed obtained by dividing the clock signal by 1/2. A sampling counter having an i-bit configuration for sampling, an exclusive OR circuit that alternately inverts the output of the sampling counter at a clock speed, an output of the selector is a high-order input address, and an output of the exclusive-OR circuit is a low-order input At least one or more first read-only memories as addresses, and a second read-only memory in which the output of the (m + 1) / 2th group of the shift register is an upper input address and the output of the sampling counter is a lower input address. Memory, adder for combining outputs of the first and second read-only memories, and output of the adder Digital / analog conversion, by providing a digital / analog converter for analog output, it is possible to greatly reduce the respective ROM capacity.
【００６０】また、バースト制御信号をｍビット保持
し、前記ｎ（ビット）×ｍ段のシフトレジスタに同期
し、１ビットのバースト制御信号入力毎に１ビットずつ
シフトし、かつ、ｍビットのバースト制御信号をパラレ
ル出力するｍ段のバースト制御用のシフトレジスタと、
前記ｍ段のバースト制御用のシフトレジスタの第ｋ番目
と第（ｍ＋１）−ｋ番目（ただし、ｋ：１、
２、．．．、（ｍ＋１）／２）の出力（ただし、中央の
第（ｍ＋１）／２番目の出力は除く）をサンプリング速
度の２倍のクロック速度で選択するバースト制御用の複
数のセレクタと、前記バースト制御用の複数のセレクタ
の出力、および前記バースト制御用のシフトレジスタの
第（ｍ＋１）／２番目の出力により、前記第１、第２の
リードオンリーメモリーの出力を制御するバーストマス
ク回路を設けることにより、バースト制御を可能とする
ことができる。Further, the burst control signal is held for m bits, is synchronized with the shift register of n (bits) × m stages, is shifted by 1 bit for each 1-bit burst control signal input, and is burst of m bits. A shift register for burst control of m stages that outputs control signals in parallel;
The k-th and (m + 1) -k-th (where k: 1,
2 ,. ． ． , (M + 1) / 2) outputs (excluding the central (m + 1) / 2nd output) at a clock speed twice the sampling speed, and a plurality of selectors for burst control; By providing a burst mask circuit for controlling the outputs of the first and second read-only memories by the outputs of a plurality of selectors for the burst control and the (m + 1) / 2th output of the burst control shift register. , Burst control can be enabled.
【００６１】また、前記バースト制御用のｍ段のシフト
レジスタの第１番目〜第ｊ−１番目の出力と、第ｊ番目
（ｊ：１＜ｊ≦（ｍ＋１）／２の整数）の出力とのそれ
ぞれの論理積をとる第１の論理積回路群（少なくとも１
個以上）と、前記第１の論理積回路群のそれぞれの出力
を第１番目〜第ｊ−１番目のバースト制御出力とし、か
つ、前記バースト制御用のシフトレジスタの第（ｍ＋
２）−ｊ番目〜第ｍ番目の出力と、第（ｍ＋１）−ｊ番
目の出力とのそれぞれの論理積をとる第２の論理積回路
群（少なくとも１個以上）と、前記第２の論理積回路群
のそれぞれの出力を第（ｍ＋２）−ｊ番目〜第ｍ番目の
バースト制御出力とするバースト立上がり／下がり制御
回路を設けることにより、バーストの立上がり／下がり
時間の制御を可能とすることができ、その結果、バース
ト出力制御可能で時分割多重伝送方式に適し、かつ、Ｉ
Ｃ化に適したディジタル変調用ナイキストフィルタが実
現できるものである。Further, the 1st to j−1th outputs of the m-stage shift register for burst control and the jth output (j: 1 <j ≦ (m + 1) / 2) are output. A first AND circuit group (at least 1
Or more) and the respective outputs of the first AND circuit group as the 1st to j−1th burst control outputs, and the (m +) th of the burst control shift register.
2) a second logical product circuit group (at least one or more) that obtains a logical product of each of the -jth to mth outputs and the (m + 1) -jth output, and the second logic By providing a burst rise / fall control circuit for making each output of the product circuit group the (m + 2) -jth to mth burst control output, it is possible to control the rise / fall time of the burst. As a result, burst output control is possible, suitable for time division multiplex transmission system, and I
A Nyquist filter for digital modulation suitable for C conversion can be realized.
【図１】本発明の第１の実施例におけるディジタル変調
用ナイキストフィルタのブロック結線図FIG. 1 is a block connection diagram of a Nyquist filter for digital modulation according to a first embodiment of the present invention.
【図２】同ディジタル変調用ナイキストフィルタのイン
パルス応答波形の分割方法を示した図FIG. 2 is a diagram showing a method of dividing an impulse response waveform of the Nyquist filter for digital modulation.
【図３】同ディジタル変調用ナイキストフィルタの要部
である排他的論理和回路のブロック結線図FIG. 3 is a block connection diagram of an exclusive OR circuit which is a main part of the Nyquist filter for digital modulation.
【図４】本発明の第２の実施例におけるディジタル変調
用ナイキストフィルタのブロック結線図FIG. 4 is a block connection diagram of a Nyquist filter for digital modulation according to a second embodiment of the present invention.
【図５】同ディジタル変調用ナイキストフィルタの時分
割多重伝送方式のバースト構成およびバースト制御信号
を示した波形図FIG. 5 is a waveform diagram showing a burst configuration and a burst control signal of a time division multiplex transmission system of the same Nyquist filter for digital modulation.
【図６】同ディジタル変調用ナイキストフィルタのバー
ストマスク回路のブロック結線図FIG. 6 is a block connection diagram of a burst mask circuit of the same Nyquist filter for digital modulation.
【図７】本発明の第３の実施例におけるディジタル変調
用ナイキストフィルタのブロック結線図FIG. 7 is a block connection diagram of a Nyquist filter for digital modulation according to a third embodiment of the present invention.
【図８】ディジタル変調用ナイキストフィルタのインパ
ルス応答波形図FIG. 8 is an impulse response waveform diagram of a Nyquist filter for digital modulation.
【図９】従来のディジタル変調用ナイキストフィルタの
ブロック結線図FIG. 9 is a block connection diagram of a conventional Nyquist filter for digital modulation.
１ インパルス発生回路 ２ シフトレジスタ ３ セレクタ ４ サンプリングカウンタ ５ クロック信号発生回路 ６ 排他的論理和回路 ７ａ〜７ｃ リードオンリーメモリー ８ リードオンリーメモリー ９ 加算器 １０ Ｄ／Ａコンバータ ４０ バースト制御回路 ４１ シフトレジスタ ４２ａ〜４２ｃ セレクタ ４５ バーストマスク回路 ５０ バースト立上がり／下がり制御回路 ５１、５２ 論理積回路 1 Impulse generation circuit 2 Shift register 3 Selector 4 Sampling counter 5 Clock signal generation circuit 6 Exclusive OR circuit 7a to 7c Read only memory 8 Read only memory 9 Adder 10 D / A converter 40 Burst control circuit 41 Shift register 42a to 42c selector 45 burst mask circuit 50 burst rise / fall control circuit 51, 52 AND circuit
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/016,222US5487089A (en) | 1992-02-17 | 1993-02-11 | Nyquist filter for digital modulation |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2876592 | 1992-02-17 | ||
| JP4-28765 | 1992-02-17 |
| Publication Number | Publication Date |
|---|---|
| JPH05300179Atrue JPH05300179A (en) | 1993-11-12 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5004633APendingJPH05300179A (en) | 1992-02-17 | 1993-01-14 | Nyquist filter for digital modulation |
| Country | Link |
|---|---|
| JP (1) | JPH05300179A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003088539A1 (en)* | 2002-04-17 | 2003-10-23 | Matsushita Electric Industrial Co., Ltd. | Radio transmitter apparatus, radio receiver apparatus, and method thereof |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003088539A1 (en)* | 2002-04-17 | 2003-10-23 | Matsushita Electric Industrial Co., Ltd. | Radio transmitter apparatus, radio receiver apparatus, and method thereof |
| US7372909B2 (en) | 2002-04-17 | 2008-05-13 | Matsushita Electric Industrial Co., Ltd. | Radio transmitting apparatus, radio receiving apparatus and method therefor |
| US7760813B2 (en) | 2002-04-17 | 2010-07-20 | Panasonic Corporation | Radio transmitting apparatus, radio receiving apparatus and method therefor |
| US8160167B2 (en) | 2002-04-17 | 2012-04-17 | Panasonic Corporation | Radio transmitting apparatus, radio receiving apparatus and method therefor |
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| JPH0472425B2 (en) | ||
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