【０００１】[0001]
【産業上の利用分野】本発明は、フラッシュＥＥＰＲＯ
Ｍ（特にＮＡＮＤ型ＥＥＰＲＯＭ）を用いた不揮発性半
導体メモリ装置に関する。BACKGROUND OF THE INVENTION The present invention relates to a flash EEPRO.
The present invention relates to a non-volatile semiconductor memory device using M (especially NAND type EEPROM).
【０００２】[0002]
【従来の技術】従来コンピュータシステムの記憶装置と
して磁気ディスク装置が広く用いられてきた。しかし磁
気ディスク装置は高度に精密な機械的駆動機構を有する
ため衝撃に弱く重量もあるため可搬性に乏しい、消費電
力が大きく電池駆動が容易でない、高速アクセスができ
ない等の欠点があった。2. Description of the Related Art Conventionally, a magnetic disk device has been widely used as a storage device of a computer system. However, since the magnetic disk drive has a highly precise mechanical drive mechanism, it has weaknesses against impact and is heavy and therefore poor in portability, consumes a large amount of power, is not easily driven by a battery, and cannot access at high speed.
【０００３】そこで近年ＥＥＰＲＯＭを用いた半導体メ
モリ装置の開発が進められている。半導体メモリ装置は
機械的駆動部分を有しないため衝撃に強く、軽量のため
可搬性に富み、消費電力も小さいため電池駆動が容易で
あり、高速アクセスが可能であるという長所を有してい
る。Therefore, in recent years, development of a semiconductor memory device using an EEPROM has been advanced. Since the semiconductor memory device has no mechanical driving part, it is strong against impact, has light weight and is highly portable, and has low power consumption, so that it can be easily driven by a battery and has high speed access.
【０００４】しかしＥＥＰＲＯＭは書き込み／消去回数
において有限の寿命を有しており、その信頼性の確保に
は磁気ディスク装置には必要のなかったシステム制御が
必要となる。However, the EEPROM has a finite lifespan in the number of times of writing / erasing, and in order to secure its reliability, system control which is not necessary for the magnetic disk device is required.
【０００５】ＥＥＰＲＯＭのひとつとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース、ドレインを隣
接するもの同士で共有する形で直列接続して一単位と
し、ビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板、又はｎ
型基板に形成されたｐ型ウェル内に集積形成される。Ｎ
ＡＮＤ型ＥＥＰＲＯＭのドレイン側は選択ゲートを介し
てビット線に接続され、ソース側はやはり選択ゲートを
介して、ソース線（基準電位配線）に接続される。メモ
リセルの制御ゲートは、行方向に連続的に接続されてワ
ード線となる。通常同一ワード線につながるメモリセル
の集合を１ページと呼び、一組のドレイン側及びソース
側の選択ゲートに挟まれたページの集合を１ＮＡＮＤブ
ロック又は単に１ブロックと呼ぶ。通常、この１ブロッ
クは独立に消去可能な最小単位となる。As one of the EEPROMs, a NAND-type EEPROM capable of high integration is known. In this technique, a plurality of memory cells are connected in series so that their sources and drains are shared by adjacent ones to form one unit, which is connected to a bit line. A memory cell is usually a FETMOS in which a charge storage layer and a control gate are stacked.
Have a structure. The memory cell array is a p-type substrate or n.
It is integratedly formed in the p-type well formed on the mold substrate. N
The drain side of the AND type EEPROM is connected to the bit line via the selection gate, and the source side is also connected to the source line (reference potential wiring) via the selection gate. The control gates of the memory cells are continuously connected in the row direction to form word lines. Usually, a set of memory cells connected to the same word line is called one page, and a set of pages sandwiched between a set of drain side and source side select gates is called one NAND block or simply one block. Normally, this one block is the minimum unit that can be independently erased.
【０００６】ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通り
である。データの消去は１ＮＡＮＤブロック内のメモリ
セルに対して同時に行われる。即ち選択されたＮＡＮＤ
ブロックの全ての制御ゲートを基準電位ＶＳＳとし、ｐ
型ウェル及びｎ型基板に高電圧ＶＰＰ（例えば２０Ｖ）
を印加する。これにより、全てのメモリセルにおいて浮
遊ゲートから基板に電子が放出され、しきい値は負の方
向にシフトする。通常この状態を”１”状態と定義す
る。またチップ消去は全ＮＡＮＤブロックを選択状態に
することによりなされる。The operation of the NAND type EEPROM is as follows. Data is erased simultaneously for the memory cells in one NAND block. That is, the selected NAND
All control gates of the block are set to the reference potential VSS and p
High voltage VPP (eg, 20V) on the well and n-type substrate
Is applied. As a result, in all the memory cells, electrons are emitted from the floating gate to the substrate, and the threshold value shifts in the negative direction. Usually, this state is defined as the "1" state. Chip erasing is performed by putting all NAND blocks in the selected state.
【０００７】データの書き込み動作は、ビット線から最
も離れた位置のメモリセルから順に行われる。ＮＡＮＤ
ブロック内の選択された制御ゲートには高電圧ＶＰＰ
（例えば２０Ｖ）を印加し、他の非選択ゲートには中間
電位ＶＭ（例えば１０Ｖ）を与える。またビット線には
データに応じて、ＶＳＳまたはＶＭを与える。ビット線
にＶＳＳが与えられたとき（”０”書き込み）、その電
位は選択メモリセルに伝達され、浮遊ゲートに電子注入
が生ずる。これによりその選択メモリセルのしきい値は
正方向にシフトする。通常この状態を”０”状態と定義
する。ビット線にＶＭが与えられた（”１”書き込み）
メモリセルには電子注入は起らず、従ってしきい値は変
化せず負に留まる。The data write operation is sequentially performed from the memory cell located farthest from the bit line. NAND
A high voltage VPP is applied to the selected control gate in the block.
(For example, 20 V) is applied, and the intermediate potential VM (for example, 10 V) is applied to the other non-selected gates. Further, VSS or VM is given to the bit line according to the data. When VSS is applied to the bit line ("0" write), the potential is transmitted to the selected memory cell, and electron injection occurs in the floating gate. This shifts the threshold value of the selected memory cell in the positive direction. Normally, this state is defined as the "0" state. VM is given to the bit line ("1" write)
No electron injection occurs in the memory cell, so the threshold remains unchanged and remains negative.
【０００８】データの読み出し動作はＮＡＮＤブロック
内の選択されたメモリセルの制御ゲートをＶＳＳとし
て、それ以外の制御ゲート及び選択ゲートをＶＣＣとし
選択メモリセルで電流が流れるか否かを検出することに
より行われる。読み出されたデータはセンスアンプ兼デ
ータラッチ回路にラッチされる。In the data read operation, the control gate of the selected memory cell in the NAND block is set to VSS, the other control gates and select gates are set to VCC, and it is detected whether or not a current flows in the selected memory cell. Done. The read data is latched by the sense amplifier / data latch circuit.
【０００９】ここで、ある１ページのデータを他のペー
ジに記憶し直す時の従来の方法を以下に示す。まずラン
ダムリード動作によって、センスアンプ兼ラッチ回路に
データをラッチする。次にページ読み出し動作によっ
て、データを外部のバッファメモリ回路に記憶する。次
に書き込み動作に移行し、センスアンプ兼ラッチ回路に
データをバッファメモリから転送し、書き込みを行な
う。A conventional method for re-storing one page of data in another page will be described below. First, by random read operation, data is latched in the sense amplifier / latch circuit. Next, the page read operation stores the data in the external buffer memory circuit. Next, the operation shifts to the write operation, data is transferred from the buffer memory to the sense amplifier / latch circuit, and writing is performed.
【００１０】この時”１”データ（消去状態）について
ラッチ回路にラッチされるデータを考えると、読み出し
時には、プリチャージしたビット線電位はメモリセルが
Ｄタイプであるから、ＶＳＳレベルへ放電される。よっ
てセンスアンプ兼ラッチ回路のビット線側には”Ｌ”が
ラッチされる。また”１”データを書き込む時にはビッ
ト線に中間電位を送りトンネル電流を発生させないよう
にするために、センスアンプ兼ラッチ回路のビット線側
には”Ｈ”がラッチされる。Considering the data latched by the latch circuit for the "1" data (erased state) at this time, at the time of reading, the precharged bit line potential is discharged to the VSS level because the memory cell is of the D type. .. Therefore, "L" is latched on the bit line side of the sense amplifier / latch circuit. In addition, when writing "1" data, "H" is latched on the bit line side of the sense amplifier / latch circuit so that an intermediate potential is sent to the bit line so that a tunnel current is not generated.
【００１１】このように、”１”データを読み出す時と
書き込むときではセンスアンプ兼ラッチ回路には逆のデ
ータがラッチされていることになる。”０”データにつ
いても全く同様のことがいえる。このデータの反転がペ
ージデータを他のページに記憶し直すとき外部バッファ
メモリとの間でページ読み出しとページデータ転送を必
要とし、書き込み時間の増加を招いていた。As described above, the opposite data is latched in the sense amplifier / latch circuit when reading "1" data and when writing "1" data. The same can be said for "0" data. This inversion of data requires page read and page data transfer with an external buffer memory when page data is stored again in another page, resulting in an increase in write time.
【００１２】次に、図９をもとに、従来のＮＡＮＤ型Ｅ
ＥＰＲＯＭにおける書き込みベリファイ方式について説
明する。ＣＭＯＳフリップフロップからなるセンスアン
プ兼データラッチ回路（ＦＦ）があり、その第１の出力
がΦＦにより制御されるＥタイプｎチャネルＭＯＳトラ
ンジスタＱｎ７を介して、ビット線ＢＬｉに接続されて
いる。ビット線ＢＬｉとＶＣＣの間には、フリップフロ
ップＦＦの第１の出力により制御されるＥタイプｎチャ
ネルＭＯＳトランジスタＱｎ８と信号ΦＶにより制御さ
れるＥタイプｎチャネルＭＯＳトランジスタＱｎ９が直
列接続されている。またビット線をプリチャージするＥ
タイプｐチャネルＭＯＳトランジスタＱｐ５とビット線
を放電するＥタイプｎチャネルＭＯＳトランジスタＱｎ
１０が接続されている。またフリップフロップＦＦの第
２の出力を入力とする検知トランジスタＱｎ１１によっ
て、センスラインＶＤＴＣとＶＳＳが接続されている。Next, referring to FIG. 9, a conventional NAND type E
The write verify method in the EPROM will be described. There is a sense amplifier / data latch circuit (FF) composed of a CMOS flip-flop, and its first output is connected to the bit line BLi via an E type n-channel MOS transistor Qn7 controlled by ΦF. An E type n-channel MOS transistor Qn8 controlled by the first output of the flip-flop FF and an E type n-channel MOS transistor Qn9 controlled by the signal ΦV are connected in series between the bit lines BLi and VCC. E to precharge bit line
Type p channel MOS transistor Qp5 and E type n channel MOS transistor Qn for discharging bit line
10 are connected. In addition, the sense line VDTC and VSS are connected by the detection transistor Qn11 which receives the second output of the flip-flop FF.
【００１３】書き込み時に、”１”書き込みの場合はＦ
Ｆのビット線側ノードに”Ｈ”がラッチされ、ビット線
に中間電位が送られる。”０”書き込みの場合は、ＦＦ
のビット線側ノードに”Ｌ”がラッチされ、ビット線に
ＶＳＳが転送される。At the time of writing, F is written when "1" is written.
"H" is latched at the bit line side node of F, and the intermediate potential is sent to the bit line. FF when writing "0"
"L" is latched at the node on the bit line side of, and VSS is transferred to the bit line.
【００１４】書き込み確認動作はＱｎ７がＯＦＦ状態
で、まずプリチャージ信号ΦＰ’が”Ｌ”となってビッ
ト線をＶＣＣにプリチャージする。この状態では書き込
みデータがＦＦに保持されている。この後選択ゲート、
制御ゲートが駆動される。ここで、メモリセルがＤタイ
プであれば、ビット線がＶＳＳに放電される。またセル
がＥタイプであれば、ビット線はＶＣＣレベルを保つ。
選択ゲート及び、制御ゲートがリセットされた後、ベリ
ファイ信号ΦＶが”Ｈ”となって、”１”データが保持
されているビット線はＶＣＣ−ＶＴＨに充電される。そ
の後ＦＦを構成するＣＭＯＳインバータを非活性とした
のち、Ｑｎ７をＯＮ状態とし、ビット線の電位をセンス
しラッチし、それを再書き込みのデータとする。即ち”
１”書き込みのビット線には”Ｈ”が、”０”書き込み
のビット線で、十分書き込みがなされたものには”Ｈ”
がラッチされる。”０”書き込みのビット線で、書き込
み不十分なものに対してのみ”Ｌ”がラッチされてい
る。再書き込みは全ＦＦのビット線側ノードに”Ｈ”が
ラッチされた状態になるまで続く。In the write confirming operation, when Qn7 is OFF, the precharge signal .PHI.P 'becomes "L" and the bit line is precharged to VCC. In this state, the write data is held in the FF. After this, the selection gate,
The control gate is driven. Here, if the memory cell is the D type, the bit line is discharged to VSS. If the cell is of E type, the bit line maintains the VCC level.
After the select gate and the control gate are reset, the verify signal ΦV becomes “H”, and the bit line holding “1” data is charged to VCC-VTH. After that, after deactivating the CMOS inverter that constitutes the FF, Qn7 is turned on, the potential of the bit line is sensed and latched, and it is used as rewrite data. That is, "
"H" is written in the bit line for 1 "write, and" H "is written in the bit line for" 0 "write.
Is latched. Bit lines for "0" writing, "L" is latched only for those for which writing is insufficient. Rewriting continues until "H" is latched in the bit line side nodes of all FFs.
【００１５】これは以下のようにして検知される。セン
スラインＶＤＴＣは全ＦＦの検知トランジスタが接続さ
れている。ＶＤＴＣはｐチャネルトランジスタに接続さ
れている。上述のラッチ終了後そのｐチャネルトランジ
スタが所定の時間活性化される。そのとき、全ビット書
き込みが完了していれば、検知トランジスタは全て、Ｏ
ＦＦ状態となっているので、ＶＤＴＣはＶＣＣに充電さ
れる。もし書き込み不足のセルが残っていると、そのビ
ット線に対応する検知トランジスタはＯＮ状態にあるの
で、ＶＤＴＣの電位はＶＳＳに低下していく。このＶＤ
ＴＣの電位を検知することによって、書き込みが終了し
たかどうか、一括で（即ちアドレスを変えて、全ビット
読み出すのではなく）検知することができる。This is detected as follows. Sense transistors of all FFs are connected to the sense line VDTC. VDTC is connected to the p-channel transistor. After the above-mentioned latch is completed, the p-channel transistor is activated for a predetermined time. At that time, if writing of all bits is completed, all the detection transistors are turned off.
Since it is in the FF state, VDTC is charged to VCC. If a cell with insufficient programming remains, the detection transistor corresponding to the bit line is in the ON state, and the potential of VDTC decreases to VSS. This VD
By detecting the potential of TC, it is possible to detect whether or not the writing is completed at once (that is, not to read all the bits by changing the address).
【００１６】以上のように書き込み確認動作は一括で検
知可能であった。ここで従来の消去の確認動作について
説明する。消去の場合は上記の書き込み確認動作と同じ
方法がとれない。なぜなら消去したのちセルデータを読
み出すと正しく消去されたもののＦＦはビット線側ノー
ドに”Ｌ”がラッチされ、検知トランジスタをＯＮさせ
てしまい、一括検知ができないためである。よって従来
消去の確認動作はページ読み出しによって、チップ外部
にデータを読み出し、消去されているかを確認してい
た。As described above, the write confirmation operation can be detected collectively. Here, a conventional erase confirmation operation will be described. In the case of erasing, the same method as the above write confirmation operation cannot be taken. This is because when the cell data is read out after being erased, it is correctly erased, but in the FF, "L" is latched at the node on the bit line side, the detection transistor is turned on, and batch detection cannot be performed. Therefore, in the conventional erase confirmation operation, data is read to the outside of the chip by page reading to confirm whether or not the data has been erased.
【００１７】以上のように従来消去の確認動作にはペー
ジ読み出しを必要とするため時間がかかるという問題が
あった。As described above, the conventional erasure confirmation operation has a problem that it takes time because page reading is required.
【００１８】[0018]
【発明が解決しようとする課題】以上のようにＮＡＮＤ
型ＥＥＰＲＯＭを用いた従来の不揮発性半導体メモリ装
置では、”１”データを読み出すときと書き込むときで
は、メモリセルアレイのビット線の一端に接続されたセ
ンスアンプ兼ラッチ回路には逆のデータがラッチされ
る。このことは”０”データについても全く同様であ
る。このため、このデータの反転が或るページのデータ
を他のページに記憶し直すとき外部バッファメモリとの
間でページ読み出しとページデータ転送を必要とし、書
き込み時間の増加を招くという問題があった。また、消
去の確認動作の際についても、ページ読み出しによって
外部にデータを読み出し、消去されているか否かを確認
する必要があったため、上記と同様に時間の増加を招く
という問題があった。As described above, NAND is used.
In a conventional non-volatile semiconductor memory device using a type EEPROM, when reading "1" data and writing "1" data, reverse data is latched in a sense amplifier / latch circuit connected to one end of a bit line of a memory cell array. It This also applies to "0" data. Therefore, this inversion of data requires page read and page data transfer with an external buffer memory when data of a certain page is stored again in another page, which causes a problem of increase in write time. .. Further, also in the erase confirmation operation, it is necessary to read the data to the outside by page reading and confirm whether or not the data has been erased, so that there is a problem that the time is increased similarly to the above.
【００１９】本発明は以上のような問題に鑑みてなされ
たもので、ページデータの他のページへのコピー処理又
は消去ベリファイ動作等の所要の処理動作を外部へのデ
ータの読み出し、再転送を不要として高速に行うことが
できる不揮発性半導体メモリ装置を提供することを目的
とする。The present invention has been made in view of the above problems, and a required processing operation such as a copy processing of page data to another page or an erase verify operation is performed by reading and retransferring data to the outside. It is an object of the present invention to provide a non-volatile semiconductor memory device that can be performed at high speed without being necessary.
【００２０】[0020]
【課題を解決するための手段】上記課題を解決するため
に、本発明は、第１に、所定単位に分割されたデータ記
憶領域を備えたメモリ手段と、前記所定単位のデータを
読み出し動作によりラッチするとともにこのラッチした
データを反転し再ラッチするラッチ手段と、前記データ
の反転に基づいて所要の処理動作を実行する手段とを有
することを要旨とする。In order to solve the above-mentioned problems, according to the present invention, firstly, a memory means having a data storage area divided into a predetermined unit and a read operation of the data of the predetermined unit. The gist of the present invention is to have latch means for latching and inverting and latching the latched data, and means for executing a required processing operation based on the inversion of the data.
【００２１】第２に、上記第１の構成において、前記所
要の処理動作は、前記所定単位に記憶されているデータ
を他の所定単位に書き込むコピー処理であることを要旨
とする。Secondly, in the above-mentioned first configuration, the required processing operation is a copy processing for writing data stored in the predetermined unit into another predetermined unit.
【００２２】第３に、上記第１の構成において、前記所
要の処理動作は、消去ベリファイ動作であることを要旨
とする。Thirdly, the gist of the first configuration is that the required processing operation is an erase verify operation.
【００２３】第４に、上記第１又は第２の構成におい
て、前記データの反転は１所定単位分一括で行うように
構成してなることを要旨とする。Fourthly, the gist of the first or second configuration is that the inversion of the data is performed collectively for one predetermined unit.
【００２４】第５に、上記第１、第２、第３又は第４の
構成において、前記メモリ手段が複数で構成される場合
において、前記データの反転は、当該複数のメモリ手段
における処理動作のアドレスに応じて行うか否かを判断
するように構成してなることを要旨とする。Fifth, in the above-mentioned first, second, third or fourth configuration, when the memory means is composed of a plurality of memory means, the inversion of the data is caused by the processing operation in the plurality of memory means. The gist is that it is configured to determine whether or not to perform according to the address.
【００２５】[0025]
【作用】上記構成において、メモリ手段における所定単
位から読み出し動作によりラッチ手段にラッチされたデ
ータが、１所定単位分一括の反転動作等により反転され
て再ラッチされる。上記所定単位のデータを他の所定単
位に書き込むコピー処理等の所要の処理動作の実行の
際、その反転・再ラッチされたデータを用いることによ
り、外部へのデータの読み出し、再転送を必要とするこ
となく、その実行が可能となる。これにより所要の処理
動作を高速に行うことが可能となる。In the above structure, the data latched in the latch means by the read operation from the predetermined unit in the memory means is inverted and re-latched by one batch of inversion operation or the like. At the time of executing a required processing operation such as a copy process for writing the data of the predetermined unit to another predetermined unit, it is necessary to read and retransfer the data to the outside by using the inverted / re-latched data. It can be executed without doing. As a result, the required processing operation can be performed at high speed.
【００２６】メモリ手段が複数で構成される場合におい
て、複数のメモリ手段間におけるコピー元とコピー先等
のような、その複数のメモリ手段における処理動作のア
ドレス関係によっては、反転と等価なデータが得られて
データ反転の動作が不要となる。In the case where the memory means is composed of a plurality of memory means, depending on the address relation of the processing operation in the plurality of memory means, such as the copy source and the copy destination between the plurality of memory means, the data equivalent to the inversion may be generated. Thus, the operation of inverting the data becomes unnecessary.
【００２７】[0027]
【実施例】以下本発明の実施例を図面を参照して説明す
る。Embodiments of the present invention will be described below with reference to the drawings.
【００２８】図１は本発明の第１実施例に係るＮＡＮＤ
型ＥＥＰＲＯＭを用いた不揮発性半導体メモリ装置の構
成を示すブロック図である。メモリ手段としてのメモリ
セルアレイ１に対し、データ書き込み、読み出し、書き
込み及び消去ベリファイを行うためのラッチ手段として
のセンスアンプ兼ラッチ回路２が設けられている。メモ
リセルアレイ１は複数個のページからなるブロックに分
割され、このブロックがデータ記憶領域となるように構
成されている。センスアンプ兼ラッチ回路２はデータ入
出力バッファ６につながり、アドレスバッファ４からの
アドレス信号をうけるカラムデコーダ３の出力を入力と
して受けるようになっている。またメモリセルアレイ１
に対して、制御ゲート及び選択ゲートを制御するために
ロウデコーダ５が設けられ、メモリセルアレイ１が形成
されるｐ型基板（またはｐ型ウェル）の電位を制御する
ための基板電位制御回路７が設けられている。FIG. 1 shows a NAND according to the first embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of a nonvolatile semiconductor memory device using a type EEPROM. A memory cell array 1 as memory means is provided with a sense amplifier / latch circuit 2 as latch means for performing data write, read, write and erase verify. The memory cell array 1 is divided into blocks made up of a plurality of pages, and these blocks serve as data storage areas. The sense amplifier / latch circuit 2 is connected to the data input / output buffer 6 and receives the output of the column decoder 3 which receives the address signal from the address buffer 4 as an input. In addition, the memory cell array 1
On the other hand, the row decoder 5 is provided for controlling the control gate and the select gate, and the substrate potential control circuit 7 for controlling the potential of the p-type substrate (or p-type well) in which the memory cell array 1 is formed is provided. It is provided.
【００２９】ベリファイ終了検知回路８はセンスアンプ
兼ラッチ回路２にラッチされているデータを検知しベリ
ファイ終了信号を出力する。ベリファイ終了信号はデー
タ入出力バッファ６を通じて外部に出力される。The verification end detection circuit 8 detects the data latched in the sense amplifier / latch circuit 2 and outputs a verification end signal. The verify end signal is output to the outside through the data input / output buffer 6.
【００３０】図２にセンスアンプ兼ラッチ回路２とメモ
リセルアレイ１及びベリファイ終了検出回路８との接続
関係を示す。なお、図２において前記図９における回路
素子等と同一ないし均等のものは前記と同一符号を以っ
て示し、重複した説明を省略する。図２の回路では、ビ
ット線ＢＬｉとＶＣＣ又はＶＳＳレベルの間に、フリッ
プフロップＦＦの第１の出力により制御されるＥタイプ
ｎチャネルＭＯＳトランジスタＱｎ８と信号ΦＶにより
制御されるＥタイプｎチャネルＭＯＳトランジスタＱｎ
９が直列接続されている。FIG. 2 shows the connection relationship between the sense amplifier / latch circuit 2, the memory cell array 1 and the verification end detection circuit 8. 2 that are the same as or equivalent to the circuit elements and the like in FIG. 9 are designated by the same reference numerals as those used above, and a duplicate description will be omitted. In the circuit of FIG. 2, an E type n-channel MOS transistor Qn8 controlled by the first output of the flip-flop FF and an E type n-channel MOS transistor controlled by the signal ΦV are provided between the bit line BLi and the VCC or VSS level. Qn
9 are connected in series.
【００３１】次に、上述のように構成された不揮発性半
導体メモリ装置におけるページからページへのコピー処
理動作を説明する。Next, a page-to-page copy processing operation in the nonvolatile semiconductor memory device configured as described above will be described.
【００３２】まずコピー元のメモリセルのデータを読み
出す。ΦＦを”Ｈ”の状態で、Φｓｐを”Ｈ”、Φｓｎ
を”Ｌ”、Φｒｐを”Ｈ”、Φｒｎを”Ｌ”としてＣ2
ＭＯＳインバータを非活性としたのち、ΦＰ’を”Ｌ”
としてビット線をＶＣＣにプリチャージする。次に選択
された制御ゲートをＶＳＳに非選択の制御ゲートをＶＣ
Ｃに、選択された選択ゲートをＶＣＣに一定時間保持す
る。ここで、選択されたメモリセルが消去されており、
負のしきい値を持っていれば、セル電流が流れ、ビット
線はＶＳＳに放電される。First, the data in the memory cell of the copy source is read. ΦF is “H”, Φsp is “H”, Φsn
"L", Φrp is "H", Φrn is "L", and C2
After deactivating the MOS inverter, set ΦP 'to "L"
As a result, the bit line is precharged to VCC. Next, the selected control gate is set to VSS and the non-selected control gate is set to VC
In C, the selected select gate is held at VCC for a certain time. Here, the selected memory cell has been erased,
If it has a negative threshold, a cell current will flow and the bit line will be discharged to VSS.
【００３３】次にΦｓｐを”Ｌ”、Φｓｎを”Ｈ”とし
ビット線電位を検知し、Φｒｐを”Ｌ”、Φｒｎを”
Ｈ”とすることによってデータをラッチする。ΦＦを”
Ｌ”としてセンスアンプ兼ラッチ回路とビット線を分離
する。ΦＰ’を”Ｌ”にし、全ビット線をＶＣＣにプリ
チャージする。ΦＰ’を”Ｈ”にしてビット線をフロー
ティングにする。Next, Φsp is set to “L”, Φsn is set to “H”, the bit line potential is detected, and Φrp is set to “L” and Φrn is set to “L”.
The data is latched by setting it to H ".
The sense amplifier / latch circuit is separated from the bit line as L ". ΦP 'is set to" L "and all bit lines are precharged to VCC. ΦP' is set to" H "to float the bit line.
【００３４】次にΦＶを”Ｈ”にし、ＶＣＣ又はＶＳＳ
の配線はＶＳＳにする。このときセンスアンプ兼ラッチ
回路のビット線側ノードに”Ｈ”がラッチされているビ
ット線はＱｎ８，Ｑｎ９がいずれもＯＮ状態になるの
で、ＶＳＳに放電される。（ＶＳＳに特に限定する必要
はない。”Ｌ”レベルと判定できる低い正の電位でもよ
い）またセンスアンプ兼ラッチ回路のビット線側ノード
に”Ｌ”がラッチされているビット線はＱｎ８がＯＦＦ
状態になるのでＶＣＣを保つ。Next, ΦV is set to "H" to set VCC or VSS.
The wiring of is set to VSS. At this time, both Qn8 and Qn9 of the bit line in which "H" is latched at the bit line side node of the sense amplifier / latch circuit are in the ON state, and are discharged to VSS. (It is not particularly limited to VSS. A low positive potential that can be determined as "L" level may be used.) Also, Qn8 is turned off for the bit line where "L" is latched at the bit line side node of the sense amplifier / latch circuit.
Since it is in a state, keep VCC.
【００３５】次にΦＶを”Ｌ”にする。Φｓｐを”
Ｈ”、Φｓｎを”Ｌ”、Φｒｐを”Ｈ”、Φｒｎを”
Ｌ”としてＣ2ＭＯＳインバータを非活性としたのち、
ΦＦを”Ｈ”にする。Φｓｐを”Ｌ”、Φｓｎを”Ｈ”
としビット線電位を検知し、Φｒｐを”Ｌ”、Φｒｎ
を”Ｈ”とすることによってデータをラッチする。Next, ΦV is set to "L". Φsp ”
H ", Φsn is" L ", Φrp is" H ", Φrn is"
After deactivating the C2 MOS inverter as L ″,
Set ΦF to “H”. Φsp is “L” and Φsn is “H”
And the bit line potential is detected, and Φrp is “L”, Φrn
The data is latched by setting "H" to "H".
【００３６】以上のごとく動作させると始めラッチした
データの反転データをラッチすることが可能である。By operating as described above, it is possible to latch the inverted data of the initially latched data.
【００３７】次にこのラッチ状態のまま書き込み動作に
移行する。センスアンプ兼ラッチ回路のＶＭＢをＶＣＣ
から中間電位に上げる。ビット線側ノードに”Ｈ”がラ
ッチされていたビット線は中間電位に、ビット線側ノー
ドに”Ｌ”がラッチされていたビット線はＶＳＳにな
り、選択制御ゲートにＶＰＰが印加される。Next, the write operation is started with the latched state. VMB of the sense amplifier / latch circuit is set to VCC
To an intermediate potential. The bit line in which "H" is latched at the bit line side node becomes the intermediate potential, the bit line in which "L" is latched at the bit line side node becomes VSS, and VPP is applied to the selection control gate.
【００３８】次に書き込みベリファイ動作について説明
する。Next, the write verify operation will be described.
【００３９】書き込み確認動作はＱｎ７がＯＦＦ状態
で、まずプリチャージ信号ΦＰ’が”Ｌ”となってビッ
ト線をＶＣＣにプリチャージする。この状態では書き込
みデータがＦＦに保持されている。この後選択ゲート、
制御ゲートが駆動される。ここで、メモリセルがＤタイ
プであれば、ビット線がＶＳＳに放電される。またメモ
リセルがＥタイプであれば、ビット線はＶＣＣレベルを
保つ。選択ゲート及び、制御ゲートがリセットされた
後、ベリファイ信号ΦＶが”Ｈ”となって、”１”デー
タが保持されているビット線はＶＣＣ−ＶＴＨに充電さ
れる。ＶＣＣ又はＶＳＳの配線はＶＣＣである。その後
ＦＦを構成するＣＭＯＳインバータを非活性としたの
ち、Ｑｎ７をＯＮ状態とし、ビット線の電位をセンスし
ラッチし、それを再書き込みのデータとする。即ち”
１”書き込みのビット線には”Ｈ”が、”０”書き込み
のビット線で、十分書き込みがなされたものには”Ｈ”
がラッチされる。”０”書き込みのビット線で、書き込
み不十分なものに対してのみ”Ｌ”がラッチされてい
る。再書き込みは全ＦＦのビット線側ノードに”Ｈ”が
ラッチされた状態になるまで続く。これは以下のように
して検知される。センスラインＶＤＴＣは全ＦＦの検知
トランジスタが接続されている。ＶＤＴＣはｐチャネル
トランジスタに接続されている。上述のラッチ終了後そ
のｐチャネルトランジスタが所定の時間活性化される。
そのとき、全ビット書き込みが完了していれば、検知ト
ランジスタはすべて、ＯＦＦ状態となっているので、Ｖ
ＤＴＣはＶＣＣに充電される。もし書き込み不足のセル
が残っていると、そのビット線に対応する検知トランジ
スタはＯＮ状態にあるので、ＶＤＴＣの電位はＶＳＳに
低下していく。このＶＤＴＣの電位を検知することによ
って、書き込みが終了したかどうか、一括で（すなわち
アドレスを変えて、全ビット読み出すのではなく）検知
する事ができる。In the write confirmation operation, when Qn7 is OFF, the precharge signal .PHI.P 'becomes "L" to precharge the bit line to VCC. In this state, the write data is held in the FF. After this, the selection gate,
The control gate is driven. Here, if the memory cell is the D type, the bit line is discharged to VSS. If the memory cell is of the E type, the bit line maintains the VCC level. After the selection gate and the control gate are reset, the verify signal ΦV becomes “H”, and the bit line holding the “1” data is charged to VCC-VTH. The wiring of VCC or VSS is VCC. After that, after deactivating the CMOS inverter that constitutes the FF, Qn7 is turned on, the potential of the bit line is sensed and latched, and it is used as rewrite data. That is, "
"H" is written in the bit line for 1 "write, and" H "is written in the bit line for" 0 "write.
Is latched. Bit lines for "0" writing, "L" is latched only for those for which writing is insufficient. Rewriting continues until "H" is latched in the bit line side nodes of all FFs. This is detected as follows. Sense transistors of all FFs are connected to the sense line VDTC. VDTC is connected to the p-channel transistor. After the above-mentioned latch is completed, the p-channel transistor is activated for a predetermined time.
At that time, if all the bits have been written, all the detection transistors are in the OFF state, so V
DTC is charged to VCC. If a cell with insufficient writing remains, the detection transistor corresponding to the bit line is in the ON state, and the potential of VDTC decreases to VSS. By detecting the potential of this VDTC, it is possible to detect whether or not the writing is completed at once (that is, not to read all the bits by changing the address).
【００４０】以上のような動作によってページからペー
ジへのコピーが外部にデータを読みだすことなく達成さ
れる。そして本実施例のセンスアンプ兼ラッチ回路は、
従来ＶＣＣに固定であった配線をＶＣＣとＶＳＳレベル
の切り替えが可能なものにするだけでよいので、僅かな
ロジックの変更だけで実現できる。By the above operation, page-to-page copy is achieved without reading the data to the outside. The sense amplifier / latch circuit of the present embodiment is
Conventionally, the wiring that is fixed to VCC only needs to be switchable between the VCC level and the VSS level, so that it can be realized by a slight change in logic.
【００４１】次に消去の確認動作について、図３のタイ
ミングチャートをもとに説明する。消去動作では、セル
が形成される基板（またはｐウェル）に高電圧（例えば
２０Ｖ）を与え、制御ゲートにはＶＳＳを与える。これ
によってメモリセルのしきい値は負の方向にシフトす
る。次いで、前述とほぼ同様の動作により、メモリセル
のデータを読み出す。即ち、ΦＦを”Ｈ”の状態で、ま
ずΦｓｐを”Ｈ”、Φｓｎを”Ｌ”、Φｒｐを”Ｈ”、
Φｒｎを”Ｌ”としてＣ2ＭＯＳインバータを非活性と
したのち、ΦＰＢを”Ｌ”としてビット線をＶＣＣにプ
リチャージする。次に選択された制御ゲートをＶＳＳに
非選択の制御ゲートをＶＣＣに、選択された選択ゲート
をＶＣＣに一定時間保持する。ここで、選択されたメモ
リセルが消去されており、負のしきい値を持っていれ
ば、セル電流が流れ、ビット線はＶＳＳに放電される。Next, the erase confirmation operation will be described with reference to the timing chart of FIG. In the erase operation, a high voltage (for example, 20 V) is applied to the substrate (or p-well) in which cells are formed, and VSS is applied to the control gate. This causes the threshold of the memory cell to shift in the negative direction. Then, the data in the memory cell is read by an operation similar to that described above. That is, when ΦF is “H”, Φsp is “H”, Φsn is “L”, Φrp is “H”,
After Φrn is set to “L” to inactivate the C2 MOS inverter, ΦPB is set to “L” to precharge the bit line to VCC. Next, the selected control gate is held at VSS, the non-selected control gate is held at VCC, and the selected select gate is held at VCC for a certain time. Here, if the selected memory cell is erased and has a negative threshold value, a cell current flows and the bit line is discharged to VSS.
【００４２】次にΦｓｐを”Ｌ”、Φｓｎを”Ｈ”とし
てビット線電位を検知し、Φｒｐを”Ｌ”、Φｒｎを”
Ｈ”とすることによってデータをラッチする。ΦＦを”
Ｌ”としてセンスアンプ兼ラッチ回路とビット線を分離
する。ΦＰ’を”Ｌ”にし、全ビット線をＶＣＣにプリ
チャージする。ΦＰ’を”Ｈ”にしてビット線をフロー
ティングにする。Next, Φsp is set to "L" and Φsn is set to "H" to detect the bit line potential, and Φrp is set to "L" and Φrn is set to "L".
The data is latched by setting it to H ".
The bit line is separated from the sense amplifier / latch circuit as L ". ΦP 'is set to" L "and all bit lines are precharged to VCC. ΦP' is set to" H "to float the bit line.
【００４３】次にΦＶを”Ｈ”にする。このときセンス
アンプ兼ラッチ回路のビット線側ノードに”Ｈ”がラッ
チされているビット線はＱｎ８，Ｑｎ９がいずれもＯＮ
状態になるので、ＶＳＳに放電される。（ＶＳＳに特に
限定する必要はない。”Ｌ”レベルと判定できる低い正
の電位でもよい）またセンスアンプ兼ラッチ回路のビッ
ト線側ノードに”Ｌ”がラッチされているビット線はＱ
ｎ８がＯＦＦ状態になるのでＶＣＣを保つ。Next, ΦV is set to "H". At this time, both Qn8 and Qn9 are turned on for the bit line in which "H" is latched in the bit line side node of the sense amplifier / latch circuit.
As a result, it is discharged to VSS. (It is not particularly limited to VSS. A low positive potential that can be judged as "L" level may be used.) Also, the bit line where "L" is latched at the bit line side node of the sense amplifier / latch circuit is Q.
Since n8 is turned off, VCC is maintained.
【００４４】次にΦＶを”Ｌ”にする。Φｓｐを”
Ｈ”、Φｓｎを”Ｌ”、Φｒｐを”Ｈ”、Φｒｎを”
Ｌ”としてＣ2ＭＯＳインバータを非活性としたのち、
ΦＦを”Ｈ”にする。Φｓｐを”Ｌ”、Φｓｎを”Ｈ”
としビット線電位を検知し、Φｒｐを”Ｌ”、Φｒｎ
を”Ｈ”とすることによってデータをラッチする。Next, ΦV is set to "L". Φsp ”
H ", Φsn is" L ", Φrp is" H ", Φrn is"
After deactivating the C2 MOS inverter as L ″,
Set ΦF to “H”. Φsp is “L” and Φsn is “H”
And the bit line potential is detected, and Φrp is “L”, Φrn
The data is latched by setting "H" to "H".
【００４５】以上のごとく動作させると始めラッチした
データの反転データをラッチすることが可能である。By operating as described above, it is possible to latch the inverted data of the initially latched data.
【００４６】その後検知トランジスタを用いて、ベリフ
ァイが完了したか確認する。もしすべてのセルが負のし
きい値を持つならば、ＶＤＴＣは”Ｈ”になる。この場
合は次のページの確認をする。１つでも正のしきい値の
セルが残っていれば、ＶＤＴＣは”Ｌ”状態になる。そ
の場合はＶＤＴＣが”Ｈ”と検出されるまで消去を繰り
返し行う。検出結果はデータ入出力ピン又は READY/BUS
Y ピンから外部に出力される。After that, the detection transistor is used to confirm whether the verification is completed. If all cells have a negative threshold, VDTC goes "H". In this case, check the next page. If at least one cell having a positive threshold value remains, VDTC becomes "L". In that case, erasing is repeated until VDTC is detected as "H". Detection result is data input / output pin or READY / BUS
Output from the Y pin to the outside.
【００４７】上記例ではデータは１ページずつ確認され
たが、１ＮＡＮＤブロック内の全ページに対して、１度
に確認動作を行ってもよい。この場合は選択されたブロ
ック内の全制御ゲートにＶＳＳを与えた状態で読み出し
動作を行う。このとき１メモリセルでも正のしきい値の
ものが残っていれば、そのビット線は放電されないから
上記例と同じ方法で、検知可能である。In the above example, the data is confirmed page by page, but the confirmation operation may be performed once for all the pages in one NAND block. In this case, the read operation is performed with VSS applied to all the control gates in the selected block. At this time, if even one memory cell having a positive threshold value remains, the bit line is not discharged, and detection can be performed by the same method as in the above example.
【００４８】また制御ゲートに与える電圧は必ずしもＶ
ＳＳレベルの必要はない。マージンを含める意味で、負
の電圧を与えてもよい。また制御ゲートにはＶＳＳを与
えて、ソース又はソースとｐ型基板（又はｐウェル）に
正の電圧を印加して、疑似的に制御ゲートに負の電圧が
印加された状態を作り出してもよい。また不良ビット線
（例えばリーク）のデータは反転されないこともある
が、本実施例と区別されるべきでないことは容易に想像
がつくであろう。また検知トランジスタのソースとＶＳ
Ｓの間にヒューズを設けてもよい。不良ビット線やリダ
ンダンシー用で使用されていないものに対応するセンス
アンプ兼ラッチ回路の検知トランジスタにおいては、ヒ
ューズを切断しておけば動作上問題とならない。The voltage applied to the control gate is not always V
There is no need for SS level. A negative voltage may be applied to include a margin. Further, VSS may be applied to the control gate, and a positive voltage may be applied to the source or the source and the p-type substrate (or p well) to artificially create a state in which the negative voltage is applied to the control gate. .. Although the data on the defective bit line (for example, leak) may not be inverted, it should be easily understood that it should not be distinguished from the present embodiment. The source of the sensing transistor and VS
A fuse may be provided between S. In the sense transistor of the sense amplifier / latch circuit corresponding to the defective bit line or the one which is not used for redundancy, if the fuse is cut off, there is no problem in operation.
【００４９】図４には、本発明の第２実施例を示す。基
本構成は図１と同じであるが、この実施例ではセルアレ
イが２個のブロック１Ａ，１Ｂに分けられ、これらのセ
ルアレイブロック１Ａ，１Ｂに共通のセンスアンプ兼ラ
ッチ回路２が設けられている。FIG. 4 shows a second embodiment of the present invention. Although the basic configuration is the same as that of FIG. 1, the cell array is divided into two blocks 1A and 1B in this embodiment, and a common sense amplifier / latch circuit 2 is provided in these cell array blocks 1A and 1B.
【００５０】図５はそのセンスアンプ兼ラッチ回路の構
成を示している。ＥタイプｎチャネルＭＯＳトランジス
タＱｎ１６，Ｑｎ１７とＥタイプｐチャネルＭＯＳトラ
ンジスタＱｐ７，Ｑｐ９でフリップフロップＦＦを構成
している。ＥタイプｎチャネルＭＯＳトランジスタＱｎ
１４，Ｑｎ１５はＦＦのイコライズ用トランジスタ、Ｑ
ｎ２７，Ｑｎ２８は検知用トランジスタである。FIG. 5 shows the configuration of the sense amplifier / latch circuit. The E type n-channel MOS transistors Qn16, Qn17 and the E type p-channel MOS transistors Qp7, Qp9 form a flip-flop FF. E type n-channel MOS transistor Qn
14, Qn15 are FF equalizing transistors, Q
n27 and Qn28 are detection transistors.
【００５１】ＥタイプｎチャネルＭＯＳトランジスタＱ
ｎ１８とＥタイプｐチャネルＭＯＳトランジスタＱｐ８
はＦＦ活性用トランジスタ、ＥタイプｎチャネルＭＯＳ
トランジスタＱｎ１９とＱｎ２０はＦＦの２個のノード
Ｎ１，Ｎ２とセルアレイブロック１Ａ，１Ｂ内のビット
線との接続用トランジスタ、Ｑｎ２５，Ｑｎ２６はビッ
ト線のプリチャージ、リセット用のトランジスタであ
る。Ｑｎ２１〜Ｑｎ２４はビット線とＶＣＣ又はＶＳＳ
レベルにある配線との接続用トランジスタである。E type n-channel MOS transistor Q
n18 and E type p-channel MOS transistor Qp8
Is a transistor for FF activation, E type n-channel MOS
Transistors Qn19 and Qn20 are transistors for connecting the two nodes N1 and N2 of the FF to the bit lines in the cell array blocks 1A and 1B, and Qn25 and Qn26 are transistors for precharging and resetting the bit lines. Qn21 to Qn24 are bit lines and VCC or VSS
It is a transistor for connection with the wiring at the level.
【００５２】このような構成の場合のページからページ
へのコピーについて述べる。メモリセルアレイ１Ａ中の
ページからメモリセルアレイ１Ａ中のページへデータを
コピーするのには、前記第１実施例のごとく読み出しデ
ータの反転動作が必要となる。しかしメモリセルアレイ
１Ａ中のページからメモリセルアレイ１Ｂ中のページへ
のデータのコピー、メモリセルアレイ１Ｂ中のページか
らメモリセルアレイ１Ａ中のページへのデータのコピー
には読み出しデータの反転は必要はない。これらはセン
スアンプ兼ラッチ回路の反対側のノードにそれぞれ接続
されているために、読み出しデータを反転させることな
くそのまま書き込み動作へ移行することができる。Copying from page to page in the case of such a configuration will be described. In order to copy data from a page in the memory cell array 1A to a page in the memory cell array 1A, a read data inversion operation is required as in the first embodiment. However, it is not necessary to invert the read data to copy data from a page in the memory cell array 1A to a page in the memory cell array 1B and to copy data from a page in the memory cell array 1B to a page in the memory cell array 1A. Since these are connected to the nodes on the opposite side of the sense amplifier / latch circuit, respectively, the write operation can be directly performed without inverting the read data.
【００５３】このようにコピー元とコピー先のアドレス
の関係により反転動作を行うか、行わないか制御するこ
とによってページのコピーが可能となる。In this way, by controlling whether the inversion operation is performed or not depending on the relationship between the copy source address and the copy destination address, the page can be copied.
【００５４】ここで本実施例におけるデータの反転方法
について述べる。ここではメモリセルアレイ１Ａのペー
ジがコピー元として選択されているとする。Here, the data inversion method in this embodiment will be described. Here, it is assumed that the page of the memory cell array 1A is selected as the copy source.
【００５５】まずビット線ＢＬａｉが３Ｖに、ＢＬｂｉ
が２Ｖ（リファレンス電位）にプリチャージされ、その
後プリチャージ信号ΦＰＡとΦＰＢが”Ｌ”となって、
ビット線ＢＬａｉとＢＬｂｉはフローティングになる。
次に、選択された制御ゲートをＶＳＳに、非選択の制御
ゲートをＶＣＣに、選択された選択ゲートをＶＣＣにし
て一定時間保持する。イコライズ信号によってＭＯＳフ
リップフロップがリセットされた後、ΦＡ，ΦＢが”
Ｈ”となってノードＮ１，Ｎ２がそれぞれビット線ＢＬ
ａｉ，ＢＬｂｉが接続され、ΦＰが”Ｌ”、ΦＮが”
Ｈ”となってビット線ＢＬａｉが読み出される。読み出
したデータはラッチされる。その後ΦＡ，ΦＢを”Ｌ”
としてビット線とＦＦを切り放す。次にまずビット線Ｂ
Ｌａｉを３Ｖにビット線ＢＬｂｉを２Ｖにプリチャージ
しフローティングにしたのち、ΦＡＶを”Ｈ”にする。
その後、ΦＡＢを”Ｌ”としたのちＦＦを非活性化、イ
コライズしたのちΦＡ，ΦＢを”Ｈ”とし、さらにΦＰ
を”Ｌ”、ΦＮを”Ｈ”としてデータを読む。これによ
って、読み出したデータは一括反転される。First, the bit line BLai is set to 3V and BLbi
Is precharged to 2V (reference potential), and then the precharge signals ΦPA and ΦPB become “L”,
Bit lines BLai and BLbi are in a floating state.
Next, the selected control gate is set to VSS, the non-selected control gate is set to VCC, and the selected selection gate is set to VCC, which are held for a certain time. After the MOS flip-flop is reset by the equalize signal, ΦA and ΦB are
H ", the nodes N1 and N2 are respectively connected to the bit line BL.
ai and BLbi are connected, ΦP is “L”, ΦN is “
The bit line BLai is read out to H ". The read data is latched. After that, ΦA and ΦB are set to" L ".
The bit line and FF are cut off. Next, bit line B
After precharging Lai to 3V and bit line BLbi to 2V to make them floating, ΦAV is set to “H”.
After that, ΦAB is set to “L”, FF is deactivated and equalized, ΦA and ΦB are set to “H”, and ΦP is further set.
The data is read with "L" as "L" and ΦN as "H". As a result, the read data is collectively inverted.
【００５６】次に、消去後のベリファイ動作について説
明する。ここではメモリセルアレイ１Ａのビット線ＢＬ
ａｉが選択されているとする。Next, the verify operation after erasing will be described. Here, the bit line BL of the memory cell array 1A
It is assumed that ai is selected.
【００５７】まずビット線ＢＬａｉが３Ｖに、ＢＬｂｉ
が２Ｖ（リファレンス電位）にプリチャージされ、その
後プリチャージ信号ΦＰＡとΦＰＢが”Ｌ”となって、
ビット線ＢＬａｉとＢＬｂｉはフローティングになる。
次に、選択された制御ゲートをＶＳＳに、非選択の制御
ゲートをＶＣＣに、選択された選択ゲートをＶＣＣにし
て一定時間保持する。イコライズ信号によってＣＭＯＳ
フリップフロップがリセットされた後、ΦＡ，ΦＢが”
Ｈ”となってノードＮ１，Ｎ２がそれぞれビット線ＢＬ
ａｉ，ＢＬｂｉが接続される。ΦＰが”Ｌ”，ΦＮが”
Ｈ”となってビット線ＢＬａｉが読み出される。読み出
したデータはラッチされる。First, the bit line BLai is set to 3V and BLbi
Is precharged to 2V (reference potential), and then the precharge signals ΦPA and ΦPB become “L”,
Bit lines BLai and BLbi are in a floating state.
Next, the selected control gate is set to VSS, the non-selected control gate is set to VCC, and the selected selection gate is set to VCC, which are held for a certain time. CMOS by equalize signal
After the flip-flop is reset, ΦA and ΦB are
H ", the nodes N1 and N2 are respectively connected to the bit line BL.
ai and BLbi are connected. ΦP is “L”, ΦN is “
The bit line BLai is set to H ″ and is read. The read data is latched.
【００５８】その後ΦＡ，ΦＢを”Ｌ”としてビット線
とＦＦを切り放す。次にまずビット線ＢＬａｉを３Ｖ
に、ＢＬｂｉを２Ｖ（リファレンス電位）にプリチャー
ジしフローティングにしたのち、ΦＡＶを”Ｈ”にす
る。その後ＦＦを非活性化、イコライズしたのちΦＡ，
ΦＢを”Ｈ”としてデータを読む。この段階でラッチさ
れていたデータは、一括反転される。そのあと検知トラ
ンジスタＱｎ２８によって一括検知される。このように
メモリセル１Ａに対し消去ベリファイを行うときにはデ
ータの一括反転を行う。After that, ΦA and ΦB are set to “L” to disconnect the bit line and FF. Next, first set the bit line BLai to 3V.
Then, BLbi is precharged to 2V (reference potential) to make it floating, and then ΦAV is set to “H”. After that, FF is deactivated and equalized, then ΦA,
Read the data with ΦB set to “H”. The data latched at this stage is collectively inverted. Then, the detection transistors Qn28 collectively detect. As described above, when the erase verify is performed on the memory cell 1A, the data is collectively inverted.
【００５９】しかしメモリセル１Ｂに対し消去ベリファ
イを行うときには、データの反転は必要はない。またメ
モリセル１Ａに対し書き込みベリファイを行うときはデ
ータの反転の必要はないが、メモリセルアレイ１Ｂに対
し書き込みベリファイを行う時にはデータの反転が必要
となる。However, when the erase verify is performed on the memory cell 1B, it is not necessary to invert the data. Further, when the write verify is performed on the memory cell 1A, it is not necessary to invert the data, but when the write verify is performed on the memory cell array 1B, the data is required to be inverted.
【００６０】このようにメモリアドレスと消去・書き込
みのモードによってそのベリファイ動作時にデータの反
転を行うか行わないかを制御することによって、ベリフ
ァイ動作を１個の検知用トランジスタＱｎ２８によって
行うことができる。したがって、このような消去後のベ
リファイ動作では、他の検知用トランジスタＱｎ２７は
不要となる。As described above, the verify operation can be performed by one detection transistor Qn28 by controlling whether the data is inverted or not during the verify operation according to the memory address and the erase / write mode. Therefore, in the verify operation after such erasing, the other detection transistor Qn27 becomes unnecessary.
【００６１】また本発明は上記実施例に限らない。デー
タの反転はページ一括で行わなくても良い。バイトごと
にチップ内部で反転を行ってもいい。これを図６の第３
実施例に示す。図７は、その動作のフローチャートであ
る。図６は、前記図２のセンスアンプ兼ラッチ回路に対
応するＩＯセンス回路及び反転データ発生回路を示して
いる。図６において、９はカレントミラー型作動センス
アンプ、１０，１１はトランスファゲートである。動作
はＩＯ，ＩＯＢをイコライズしたのち、センスアンプ兼
ラッチ回路のカラムゲートＣＳＬｉを”Ｈ”としデータ
をＩＯ，ＩＯＢ線に出力する。その電位差をカレントミ
ラー型作動センスアンプ９でセンスし後段でラッチす
る。そしてこのデータより反転データを形成し、ＩＯ，
ＩＯＢ線を通じて、センスアンプ兼ラッチ回路に転送し
ラッチ内容を反転させてもよい。この場合もアドレス信
号をチップ内部でカウンター等を用いて形成してもよ
い。The present invention is not limited to the above embodiment. The data inversion does not have to be performed for all pages. You may flip inside the chip for each bite. This is the third of FIG.
This will be shown in Examples. FIG. 7 is a flowchart of the operation. FIG. 6 shows an IO sense circuit and an inverted data generation circuit corresponding to the sense amplifier / latch circuit of FIG. In FIG. 6, 9 is a current mirror type operation sense amplifier, and 10 and 11 are transfer gates. In operation, after equalizing IO and IOB, the column gate CSLi of the sense amplifier / latch circuit is set to "H" and data is output to the IO and IOB lines. The potential difference is sensed by the current mirror type operation sense amplifier 9 and latched in the subsequent stage. Then, inverted data is formed from this data, and IO,
It may be transferred to the sense amplifier / latch circuit through the IOB line and the latch contents may be inverted. Also in this case, the address signal may be formed inside the chip by using a counter or the like.
【００６２】また図８の第４実施例に示すように、メモ
リセルアレイが複数個１Ａ，１Ｂ，２Ａ，２Ｂ（ここで
は簡単のため４分割を例にあげる。）に分割されている
場合を考える。このような場合でも上記第３実施例のご
とく、チップ内部でコピー元ページのデータを読み、コ
ピー先のページのセンスアンプ兼ラッチ回路にデータを
転送してやってもよい。Further, as shown in the fourth embodiment of FIG. 8, consider the case where the memory cell array is divided into a plurality of 1A, 1B, 2A, 2B (here, for simplicity, four divisions will be taken as an example). .. Even in such a case, as in the third embodiment, the data of the copy source page may be read inside the chip and transferred to the sense amplifier / latch circuit of the copy destination page.
【００６３】またセルアレイ１Ａ中のページからセルア
レイ１Ａ中のページへのコピーのように、同一セルアレ
イ内でのコピーの場合は上記実施例のごとく、読み出し
データを一括反転させ、セルアレイ１Ａ中のページから
セルアレイ１Ｂ中のページへのコピーのように同じセン
スアンプ兼ラッチ回路を共有するセルアレイ間のコピー
の場合は読み出しデータをそのまま書き込みデータと
し、セルアレイ１Ａ中のページからセルアレイ２Ａ中の
ページへのコピーの場合は、チップ内部でバイト単位で
読み出し、コピー可能な書き込みデータにして、コピー
先のセンスアンプ兼ラッチ回路にデータを転送するよう
に、上記実施例を組み合わせて使用することも可能であ
る。In the case of copying within the same cell array, such as copying from a page in the cell array 1A to a page in the cell array 1A, the read data is batch-inverted as in the above embodiment, and the data in the page in the cell array 1A is reversed. In the case of copying between cell arrays sharing the same sense amplifier / latch circuit like copying to a page in cell array 1B, read data is used as write data as it is, and copy from page in cell array 1A to page in cell array 2A is performed. In this case, it is also possible to use the above embodiments in combination so that the data can be read out in byte units inside the chip, converted into writeable write data, and transferred to the copy destination sense amplifier / latch circuit.
【００６４】[0064]
【発明の効果】以上説明したように、本発明によれば、
メモリ手段における所定単位から読み出し動作によりラ
ッチ手段にラッチしたデータを反転して再ラッチし、こ
のデータ反転に基づいて所要の処理動作を実行するよう
にしたため、所定単位データの他の所定単位へのコピー
処理又は消去ベリファイ動作等の所要の処理動作を、外
部へのデータの読み出し、再転送を必要とすることなく
高速に行うことができる。As described above, according to the present invention,
Since the data latched in the latch means by the read operation from the predetermined unit in the memory means is inverted and latched again, and the required processing operation is executed based on this data inversion, the predetermined unit data is transferred to another predetermined unit. A required processing operation such as a copy processing or an erase verify operation can be performed at high speed without the need to read or retransfer data to the outside.
【図１】本発明に係る不揮発性半導体メモリ装置の第１
実施例を示すブロック図である。FIG. 1 is a first non-volatile semiconductor memory device according to the present invention.
It is a block diagram which shows an Example.
【図２】第１実施例におけるセンスアンプ兼ラッチ回路
の回路図である。FIG. 2 is a circuit diagram of a sense amplifier / latch circuit in the first embodiment.
【図３】第１実施例において消去の確認動作におけるセ
ンスアンプ兼ラッチ回路の動作を説明するためのタイミ
ングチャートである。FIG. 3 is a timing chart for explaining the operation of the sense amplifier / latch circuit in the erase confirmation operation in the first embodiment.
【図４】本発明の第２実施例を示すブロック図である。FIG. 4 is a block diagram showing a second embodiment of the present invention.
【図５】第２実施例におけるセンスアンプ兼ラッチ回路
の回路図である。FIG. 5 is a circuit diagram of a sense amplifier / latch circuit according to a second embodiment.
【図６】本発明の第３実施例を示す回路図である。FIG. 6 is a circuit diagram showing a third embodiment of the present invention.
【図７】第３実施例の動作を説明するためのタイミング
チャートである。FIG. 7 is a timing chart for explaining the operation of the third embodiment.
【図８】本発明の第４実施例を示すブロック図である。FIG. 8 is a block diagram showing a fourth embodiment of the present invention.
【図９】従来の不揮発性半導体メモリ装置におけるセン
スアンプ兼ラッチ回路を示す回路図である。FIG. 9 is a circuit diagram showing a sense amplifier / latch circuit in a conventional nonvolatile semiconductor memory device.
１，１Ａ，１Ｂ メモリセルアレイ（メモリ手段） ２ センスアンプ兼ラッチ回路（ラッチ手段） ８ ベリファイ検知回路 1, 1A, 1B Memory cell array (memory means) 2 Sense amplifier / latch circuit (latch means) 8 Verify detection circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (72)発明者 岡本 豊 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Hideko Ohira Inventor Hideko Ohira 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Inside Toshiba Research Institute, Inc. (72) Inventor Yutaka Okamoto 1 Komu-shi Toshiba-cho, Kawasaki-shi, Kanagawa Stock company Toshiba Research Institute
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