【０００１】[0001]
【産業上の利用分野】本発明は、フリーホィーリング電
流流通回路の改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of a freewheeling current distribution circuit.
【０００２】[0002]
【従来の技術】従来、チョッパ型ＤＣ／ＤＣコンバータ
等に用いられているフリーホィーリング電流流通回路
は、図２に示すように、ダイオードを用いたものがほと
んどであった。図２において、１は直流電源、２はＰチ
ャネル型のＦＥＴ、３はパルス幅変調回路、４はダイオ
ード、５はインダクタ、６はコンデンサ、７は負荷であ
る。2. Description of the Related Art Conventionally, most freewheeling current distribution circuits used in chopper type DC / DC converters and the like use diodes as shown in FIG. In FIG. 2, 1 is a DC power supply, 2 is a P-channel FET, 3 is a pulse width modulation circuit, 4 is a diode, 5 is an inductor, 6 is a capacitor, and 7 is a load.
【０００３】直流電源１の正極はＦＥＴ２のドレインに
接続され、ＦＥＴ２のソースはダイオード４のカソード
に接続されると共に、インダクタ５を介してコンデンサ
６の一端及び負荷７の入力端７a に接続されている。ま
た、ダイオード４のアノード、コンデンサ６の他端及び
負荷７の共通端７ｂは直流電源１の負極に接続されてい
る。さらに、ＦＥＴ２のゲートには、パルス幅変調回路
３から出力される電圧Ｖcon が印加されている。The positive electrode of the DC power supply 1 is connected to the drain of the FET 2, the source of the FET 2 is connected to the cathode of the diode 4, and is also connected to one end of the capacitor 6 and the input end 7a of the load 7 via the inductor 5. There is. The anode of the diode 4, the other end of the capacitor 6, and the common end 7b of the load 7 are connected to the negative electrode of the DC power supply 1. Further, the voltage Vcon output from the pulse width modulation circuit 3 is applied to the gate of the FET2.
【０００４】パルス幅変調回路３は、所定の周期Ｔでパ
ルス幅ｔの電圧Ｖcon を出力し、電圧Ｖcon がＦＥＴ２
のゲートに印加されているときに、ＦＥＴ２はオン状態
となり、ドレイン・ソース間に通電される。この通電電
流は、インダクタ５を介して負荷７に供給されると共
に、コンデンサ６に流入しコンデンサ６が充電される。
また、ＦＥＴ２がオフのときは、直流電源１からの電流
はＦＥＴ２によって遮断される。このときインダクタ５
によって蓄えられていたエネルギーが逆起電力となって
出力され、逆起電力によるフリーホィーリング電流がダ
イオード４を介してコンデンサ６及び負荷７に通電され
る。即ち、インダクタ５及びダイオード４によってフリ
ーホィーリング電流流通回路８が形成されている。The pulse width modulation circuit 3 outputs a voltage Vcon having a pulse width t at a predetermined cycle T, and the voltage Vcon is FET2.
When the voltage is applied to the gate of the FET, the FET2 is turned on and current is applied between the drain and the source. This energized current is supplied to the load 7 via the inductor 5 and flows into the capacitor 6 to charge the capacitor 6.
When the FET 2 is off, the current from the DC power supply 1 is cut off by the FET 2. At this time inductor 5
The energy stored by the counter electromotive force is output and the freewheeling current due to the counter electromotive force is applied to the capacitor 6 and the load 7 via the diode 4. That is, the inductor 5 and the diode 4 form a freewheeling current distribution circuit 8.
【０００５】ここで、負荷への印加電圧Ｖｏは、直流電
源１の出力電圧をＶinとすると、(1) 式によって表され
る。 Ｖｏ＝Ｖin・ｔ／Ｔ …(1) 即ち、電圧Ｖｏは、パルス幅ｔを周期Ｔで除算した値に
電圧Ｖinを乗算したものとなる。従って、パルス幅変調
回路３において、パルス幅ｔと周期Ｔとの比を変えるこ
とにより負荷７への印加電圧Ｖｏを任意に設定すること
ができる。Here, the applied voltage Vo to the load is expressed by the equation (1), where Vin is the output voltage of the DC power supply 1. Vo = Vin · t / T (1) That is, the voltage Vo is obtained by multiplying the voltage Vin by a value obtained by dividing the pulse width t by the period T. Therefore, in the pulse width modulation circuit 3, the applied voltage Vo to the load 7 can be arbitrarily set by changing the ratio between the pulse width t and the period T.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、前述し
た従来のフリーホィーリング電流流通回路８において
は、ダイオード４として、一般のダイオードを使用した
場合で約１Ｖの順電圧降下を生じ、またショットキーダ
イオードを使用した場合においても０．６Ｖ程度の順電
圧降下を生じてしまう。このため、例えば平均１Ａの電
流が流れた場合、順電圧降下の小さいショットキーダイ
オードを用いても、０．６Ｗ（＝１Ａ×０．６Ｖ）程度
の電力がダイオード４によって消費されてしまい、効率
の低下及び発熱の原因となっていた。However, in the above-mentioned conventional freewheeling current distribution circuit 8, a forward voltage drop of about 1 V occurs when a general diode is used as the diode 4, and the Schottky Even when a diode is used, a forward voltage drop of about 0.6V will occur. Therefore, for example, when a current of 1 A on average flows, even if a Schottky diode with a small forward voltage drop is used, about 0.6 W (= 1 A × 0.6 V) of power is consumed by the diode 4 and the efficiency is reduced. It was a cause of decrease in temperature and heat generation.
【０００７】本発明の目的は上記の問題点に鑑み、内部
消費電力を低減したフリーホィーリング電流流通回路を
提供することにある。In view of the above problems, it is an object of the present invention to provide a freewheeling current distribution circuit with reduced internal power consumption.
【０００８】[0008]
【課題を解決するための手段】本発明は上記の目的を達
成するために、インダクタを介して負荷に電流を流し、
前記インダクタへの通電遮断時に前記インダクタに蓄え
られたエネルギーを前記負荷に供給するフリーホィーリ
ング電流流通回路において、前記インダクタの両端の極
性を検出する極性検出手段と、電界効果トランジスタ
と、前記極性検出手段の検出結果に基づいて、前記極性
に対応した所定の制御電圧を前記電界効果トランジスタ
のゲートに印加する電圧印加手段とを備え、前記インダ
クタの電流流入端と前記負荷の共通端との間に前記電界
効果トランジスタのドレイン・ソースを接続してなるフ
リーホィーリング電流流通回路を提案する。In order to achieve the above object, the present invention applies a current to a load through an inductor,
In a freewheeling current distribution circuit that supplies the load with the energy stored in the inductor when the power supply to the inductor is cut off, a polarity detection unit that detects the polarity of both ends of the inductor, a field effect transistor, and the polarity. Voltage applying means for applying a predetermined control voltage corresponding to the polarity to the gate of the field effect transistor based on the detection result of the detecting means, and between the current inflow end of the inductor and the common end of the load. We propose a freewheeling current distribution circuit in which the drain and source of the field effect transistor are connected to each other.
【０００９】[0009]
【作用】本発明によれば、極性検出手段によりインダク
タの両端の極性が検出され、該検出結果に基づいて、電
圧印加手段によって、前記極性に対応した所定の制御電
圧が電界効果トランジスタのゲートに印加される。例え
ば、前記インダクタへの流入電流が遮断され、前記イン
ダクタの電流流入端よりも負荷側が高電位となったとき
に前記電界効果トランジスタがオン状態とされ、前記電
界効果トランジスタのドレイン・ソース間に電流が流れ
ような制御電圧が印加される。これにより、前記インダ
クタに蓄えられたエネルギーはフリーホィーリング電流
として前記負荷に供給される。また、他の回路から前記
インダクタの電流流入端に通電されたときは、前記イン
ダクタの電流流入端よりも負荷側が低電位となり、前記
電界効果トランジスタはオフ状態とされるような制御電
圧が印加される。これにより、前記インダクタを介して
負荷に通電される。さらに、前記制御電圧の電圧値を所
定値に設定することにより、前記電界効果トランジスタ
がオン状態のときのチャネルにおける空乏層領域が縮小
され、前記電界効果トランジスタのオン状態におけるド
レイン・ソース間の内部抵抗が低下される。According to the present invention, the polarities of both ends of the inductor are detected by the polarity detecting means, and based on the detection result, the voltage applying means applies a predetermined control voltage corresponding to the polarity to the gate of the field effect transistor. Is applied. For example, when the current flowing into the inductor is cut off and the load side has a higher potential than the current inflow end of the inductor, the field effect transistor is turned on, and a current flows between the drain and source of the field effect transistor. A control voltage that causes a flow is applied. As a result, the energy stored in the inductor is supplied to the load as a freewheeling current. When a current is supplied to the current inflow end of the inductor from another circuit, the potential on the load side is lower than the current inflow end of the inductor, and a control voltage is applied so that the field effect transistor is turned off. It As a result, the load is energized via the inductor. Further, by setting the voltage value of the control voltage to a predetermined value, the depletion layer region in the channel when the field effect transistor is in the ON state is reduced, and the internal portion between the drain and the source in the ON state of the field effect transistor is reduced. The resistance is reduced.
【００１０】[0010]
【実施例】図１は本発明を適用したチョッパ型ＤＣ／Ｄ
Ｃコンバータの一例を示す回路図である。図において、
従来例と同一構成部分は同一符号をもって表しその説明
を省略する。また、従来例と本実施例との相違点は、変
成器１１及びＭＯＳ−ＦＥＴ１２等からなるフリーホィ
ーリング電流流通回路１０を備えたことにある。1 is a chopper type DC / D to which the present invention is applied.
It is a circuit diagram which shows an example of a C converter. In the figure,
The same components as those of the conventional example are represented by the same reference numerals and the description thereof will be omitted. Further, the difference between the conventional example and the present embodiment is that the free wheeling current distribution circuit 10 including the transformer 11 and the MOS-FET 12 is provided.
【００１１】即ち、フリーホィーリング電流流通回路１
０は、一次巻線111 及び二次巻線112 を有する変成器１
１、ＰチャネルＭＯＳ型の電界効果トランジスタ（以
下、ＦＥＴと称する）１２及び抵抗器１３から構成され
ている。変成器１１の一次巻線111 の一端111aはＦＥＴ
２のソース及びＦＥＴ１２のドレインに接続され、一次
巻線111 の他端111bはコンデンサ６の一端及び負荷７の
電流流入端７ａに接続されている。また、ＦＥＴ１２の
ソースは直流電源１の負極、コンデンサ６の他端及び負
荷７の共通端７ｂに接続されている。さらに、変成器１
１の二次巻線112の一端112aは抵抗器１３を介してＦＥ
Ｔ１２のゲートに、また他端112bはＦＥＴ１２のドレイ
ンにそれぞれ接続されている。That is, the freewheeling current distribution circuit 1
0 is a transformer 1 having a primary winding 111 and a secondary winding 112.
1, a P-channel MOS type field effect transistor (hereinafter referred to as FET) 12 and a resistor 13. One end 111a of the primary winding 111 of the transformer 11 is an FET
The other end 111b of the primary winding 111 is connected to one end of the capacitor 6 and the current inflow end 7a of the load 7. The source of the FET 12 is connected to the negative electrode of the DC power supply 1, the other end of the capacitor 6 and the common end 7b of the load 7. Furthermore, transformer 1
One end 112a of the secondary winding 112 of No. 1 is FE through the resistor 13
The gate of T12 and the other end 112b are connected to the drain of the FET 12, respectively.
【００１２】前述の構成よりなる本実施例によれば、パ
ルス幅変調回路３により、電圧Ｖcon がＦＥＴ２のゲー
トに印加されているときは、ＦＥＴ２はオン状態とな
り、ドレイン・ソース間に通電される。この通電電流
は、変成器１１の一次巻線111 を介して負荷７に供給さ
れると共に、コンデンサ６に流入しコンデンサ６が充電
される。ここで、変成器１１の一次巻線111 への通電開
始時には、二次巻線112 に誘導起電力が発生するが、二
次巻線112 の一端112aの電位は一次巻線111 の一端111a
の電位と同相になるため、ＦＥＴ１２のゲート・ソース
間の逆バイアス電圧が大きくなり、チャネルにおける空
乏層領域が拡大され、ＦＥＴ１２はオフ状態となる。さ
らにこの後、定常状態に移行した際も、ＦＥＴ１２のゲ
ートには正の電圧が印加されて逆バイアス状態が維持さ
れ、ＦＥＴ１２はオフ状態となる。According to the present embodiment having the above-mentioned structure, when the voltage Vcon is applied to the gate of the FET2 by the pulse width modulation circuit 3, the FET2 is turned on and the drain-source is energized. .. This energizing current is supplied to the load 7 via the primary winding 111 of the transformer 11 and flows into the capacitor 6 to charge the capacitor 6. Here, at the start of energization of the primary winding 111 of the transformer 11, an induced electromotive force is generated in the secondary winding 112, but the potential of one end 112a of the secondary winding 112 is one end 111a of the primary winding 111.
Since it is in phase with the potential of the FET 12, the reverse bias voltage between the gate and the source of the FET 12 is increased, the depletion layer region in the channel is expanded, and the FET 12 is turned off. After that, even when the FET 12 shifts to the steady state, a positive voltage is applied to the gate of the FET 12 to maintain the reverse bias state, and the FET 12 is turned off.
【００１３】また、ＦＥＴ２がオフのときは、直流電源
１からの電流はＦＥＴ２によって遮断される。このと
き、変成器１１の一次巻線111 には逆起電力が生じ、こ
れに伴い二次巻線112 には逆起電力による誘導起電力が
生じる。ここで、二次巻線112の一端112aは他端112bよ
りも低電位となるため、ＦＥＴ１２のゲート・ソース間
は順バイアスとなり、チャネルにおける空乏層領域が縮
小され、ＦＥＴ１２はオン状態となる。When the FET2 is off, the current from the DC power supply 1 is cut off by the FET2. At this time, a counter electromotive force is generated in the primary winding 111 of the transformer 11, and an induced electromotive force due to the counter electromotive force is generated in the secondary winding 112 accordingly. Here, since one end 112a of the secondary winding 112 has a lower potential than the other end 112b, a forward bias is applied between the gate and the source of the FET 12, the depletion layer region in the channel is reduced, and the FET 12 is turned on.
【００１４】この様に、変成器１１内に蓄えられていた
エネルギーは、逆起電力となって出力され、フリーホィ
ーリング電流としてＦＥＴ１２を介してコンデンサ６及
び負荷７に通電される。ここで、負荷への印加電圧Ｖｏ
は、従来例と同様に前記(1)式によって表される。As described above, the energy stored in the transformer 11 is output as a back electromotive force and is supplied to the capacitor 6 and the load 7 via the FET 12 as a freewheeling current. Here, the applied voltage Vo to the load
Is expressed by the equation (1) as in the conventional example.
【００１５】一方、ＦＥＴ１２のチャネルにおける内部
抵抗は、ゲートへの印加電圧の値、即ちチャネル内の空
乏層領域の大きさによって変わる。このため、ＦＥＴ１
２における順電圧降下をゲートへの印加電圧値によって
設定することができる。このＦＥＴ１２における順電圧
降下電圧とゲート電圧との関係を実測した実験回路を図
３に示す。On the other hand, the internal resistance of the channel of the FET 12 changes depending on the value of the voltage applied to the gate, that is, the size of the depletion layer region in the channel. Therefore, FET1
The forward voltage drop at 2 can be set by the value of the voltage applied to the gate. An experimental circuit in which the relationship between the forward voltage drop voltage and the gate voltage in the FET 12 is actually measured is shown in FIG.
【００１６】図において、ＦＥＴ１２のゲートは抵抗器
１４を介して直流電源１５の負極に、またドレインは負
荷抵抗器１６を介して直流電源１７の正極にそれぞれ接
続されている。さらに、ＦＥＴ１２のソースは直流電源
１５の正極及び直流電源１７の負極に接続されている。
ここで、ＦＥＴとしては日立製作所製の２ＳＪ２１９を
用い、直流電源１７の電圧を１０Ｖに、またドレイン電
流を１Ａにそれぞれ設定している。In the drawing, the gate of the FET 12 is connected to the negative electrode of the DC power supply 15 via the resistor 14, and the drain thereof is connected to the positive electrode of the DC power supply 17 via the load resistor 16. Further, the source of the FET 12 is connected to the positive electrode of the DC power supply 15 and the negative electrode of the DC power supply 17.
Here, 2SJ219 manufactured by Hitachi Ltd. is used as the FET, the voltage of the DC power supply 17 is set to 10V, and the drain current is set to 1A.
【００１７】前述のような実験回路において、直流電源
１５の電圧Ｖ１を０Ｖ〜１０Ｖまで１Ｖ単位で変化させ
たとき、ＦＥＴ１２のチャネルにおける空乏層領域は徐
々に縮小されて内部抵抗が減少し、そのドレイン・ソー
ス間電圧Ｖ２は、図４に示すように、０．７１６Ｖから
徐々に減少し、電圧Ｖ１が１０Ｖのときには０．０８７
Ｖまで低下した。In the experimental circuit as described above, when the voltage V1 of the DC power supply 15 is changed in the unit of 1V from 0V to 10V, the depletion layer region in the channel of the FET 12 is gradually reduced and the internal resistance is reduced. The drain-source voltage V2 gradually decreases from 0.716V as shown in FIG. 4, and is 0.087 when the voltage V1 is 10V.
Fell to V.
【００１８】従って、前述したフリーホィーリング電流
流通回路１０において、ＦＥＴ１２のゲートへの印加電
圧を適値に設定することにより、ＦＥＴ１２における順
電圧降下電圧を、従来のダイオードを用いたものよりも
低くすることができ、ＦＥＴ１２の内部消費電力を低減
することができるので、大幅に効率を向上させることが
できると共に、ＦＥＴ１２における発熱を低減すること
ができ、回路を容易に小型に形成することができる。Therefore, in the above-described freewheeling current distribution circuit 10, by setting the voltage applied to the gate of the FET 12 to an appropriate value, the forward voltage drop voltage in the FET 12 is made higher than that in the conventional diode. Since the power consumption can be lowered and the internal power consumption of the FET 12 can be reduced, efficiency can be significantly improved, heat generation in the FET 12 can be reduced, and the circuit can be easily formed in a small size. it can.
【００１９】また、前述の実施例では、ＰチャネルのＭ
ＯＳ−ＦＥＴ１２を用いたが、ＮチャネルのＭＯＳ−Ｆ
ＥＴを用いた場合には、例えば図５に示す回路構成によ
り同様の効果を得ることができる。即ち、図５におい
て、２１はＮチャネル型のＭＯＳ−ＦＥＴで、そのドレ
インは変成器１１の一端及びＦＥＴ２のソースに接続さ
れ、ゲートは抵抗器１３を介して二次巻線112 の他端11
2bに接続されている。さらに、ＦＥＴ２１のソースは直
流電源１の負極、負荷７の共通端子７ｂ及び二次巻線11
2 の一端112aに接続されている。Further, in the above-mentioned embodiment, M of the P channel is used.
The OS-FET 12 was used, but N-channel MOS-F
When ET is used, the same effect can be obtained by the circuit configuration shown in FIG. 5, for example. That is, in FIG. 5, reference numeral 21 is an N-channel type MOS-FET, the drain of which is connected to one end of the transformer 11 and the source of the FET 2, and the gate of which is connected through the resistor 13 to the other end 11 of the secondary winding 112.
It is connected to 2b. Further, the source of the FET 21 is the negative electrode of the DC power supply 1, the common terminal 7b of the load 7, and the secondary winding 11
2 is connected to one end 112a.
【００２０】前述の構成によれば、パルス幅変調回路３
により、電圧Ｖcon がＦＥＴ２のゲートに印加されてい
るときは、ＦＥＴ２はオン状態となり、ドレイン・ソー
ス間に通電される。この通電電流は、変成器１１の一次
巻線111 を介して負荷７に供給されると共に、コンデン
サ６に流入しコンデンサ６が充電される。ここで、変成
器１１の一次巻線111 への通電開始時には、二次巻線11
2 に誘導起電力が発生するが、二次巻線112 の一端112a
の電位は一次巻線111 の一端111aの電位と同相になるた
め、ＦＥＴ１２のゲート・ソース間は逆バイアスとな
り、チャネルにおける空乏層領域が拡大され、ＦＥＴ１
２はオフ状態となる。さらにこの後、定常状態に移行し
た際も、ＦＥＴ１２のゲート・ソース間は同電位とな
り、ＦＥＴ１２はオフ状態となる。According to the above configuration, the pulse width modulation circuit 3
As a result, when the voltage Vcon is applied to the gate of the FET2, the FET2 is turned on and current is applied between the drain and the source. This energizing current is supplied to the load 7 via the primary winding 111 of the transformer 11 and flows into the capacitor 6 to charge the capacitor 6. Here, when the energization of the primary winding 111 of the transformer 11 is started, the secondary winding 11
2 induced electromotive force is generated, but one end 112a of the secondary winding 112
Since the potential of is in the same phase as the potential of the one end 111a of the primary winding 111, a reverse bias is applied between the gate and source of the FET 12, the depletion layer region in the channel is expanded, and the FET1
2 is turned off. Further, after that, even when the FET 12 shifts to the steady state, the gate and the source of the FET 12 have the same potential, and the FET 12 is turned off.
【００２１】また、ＦＥＴ２がオフのときは、直流電源
１からの電流はＦＥＴ２によって遮断される。このと
き、変成器１１の一次巻線111 には逆起電力が生じ、こ
れに伴い二次巻線112 には逆起電力による誘導起電力が
生じる。ここで、二次巻線112の一端112aは他端112bよ
りも低電位となるため、ＦＥＴ１２のゲート・ソース間
は順バイアスとなり、チャネルにおける空乏層領域が縮
小され、ＦＥＴ１２はオン状態となる。従って、逆起電
力となって出力された変成器１１内に蓄えられていたエ
ネルギーは、フリーホィーリング電流としてＦＥＴ１２
を介してコンデンサ６及び負荷７に通電される。さら
に、ＦＥＴ２１のゲートへの印加電圧を適値に設定する
ことにより、ＦＥＴ２１における順電圧降下電圧を、従
来のダイオードを用いたものよりも低くすることがで
き、ＦＥＴ２１の内部消費電力を低減することができる
ので、大幅に効率を向上させることができると共に、Ｆ
ＥＴ２１における発熱を低減することができ、回路を容
易に小型に形成することができる。When the FET2 is off, the current from the DC power supply 1 is cut off by the FET2. At this time, a counter electromotive force is generated in the primary winding 111 of the transformer 11, and an induced electromotive force due to the counter electromotive force is generated in the secondary winding 112 accordingly. Here, since one end 112a of the secondary winding 112 has a lower potential than the other end 112b, a forward bias is applied between the gate and the source of the FET 12, the depletion layer region in the channel is reduced, and the FET 12 is turned on. Therefore, the energy stored in the transformer 11 as the counter electromotive force and output is the FET 12 as the freewheeling current.
The capacitor 6 and the load 7 are energized via. Further, by setting the voltage applied to the gate of the FET 21 to an appropriate value, the forward voltage drop voltage in the FET 21 can be made lower than that using a conventional diode, and the internal power consumption of the FET 21 can be reduced. Therefore, it is possible to greatly improve the efficiency and
The heat generation in the ET 21 can be reduced, and the circuit can be easily formed in a small size.
【００２２】尚、前述した実施例においては、変成器１
１の一次巻線111 によってインダクタを構成すると共
に、変成器１１及び抵抗器１３によって極性検出手段並
びに電圧印加手段を構成したが、これに限定されないこ
とは言うまでもないことである。In the embodiment described above, the transformer 1
Although the primary winding 111 of the first embodiment constitutes the inductor, and the transformer 11 and the resistor 13 constitute the polarity detecting means and the voltage applying means, it goes without saying that the invention is not limited to this.
【００２３】また、前述した実施例においては、ＭＯＳ
型のＦＥＴを用いたが、これに限定されることはなく、
接合型等の他のＦＥＴを用いてもほぼ同様の効果を得る
ことができる。Further, in the above-described embodiment, the MOS
Type FET was used, but it is not limited to this.
Almost the same effect can be obtained by using another FET such as a junction type.
【００２４】[0024]
【発明の効果】以上説明したように本発明によれば、イ
ンダクタに蓄えられたエネルギーは電界効果トランジス
タを介してフリーホィーリング電流として負荷に供給さ
れると共に、前記電界効果トランジスタのゲートへ印加
する制御電圧の電圧値を適値に設定することにより、前
記電界効果トランジスタのオン状態におけるドレイン・
ソース間の内部抵抗が低下されるので、前記電界効果ト
ランジスタにおける内部消費電力を低減することがで
き、従来よりも効率を大幅に向上させることができると
共に、発熱を低減することができ、回路を容易に小型に
形成することができるという非常に優れた効果を奏する
ものである。As described above, according to the present invention, the energy stored in the inductor is supplied to the load as a freewheeling current through the field effect transistor and applied to the gate of the field effect transistor. By setting the voltage value of the control voltage to be set to an appropriate value, the drain
Since the internal resistance between the sources is reduced, the internal power consumption in the field effect transistor can be reduced, the efficiency can be significantly improved as compared with the prior art, and the heat generation can be reduced, so that the circuit It has an extremely excellent effect that it can be easily formed in a small size.
【図１】本発明を適用したチョッパ型ＤＣ／ＤＣコンバ
ータの一例を示す回路図FIG. 1 is a circuit diagram showing an example of a chopper type DC / DC converter to which the present invention is applied.
【図２】従来例を示す回路図FIG. 2 is a circuit diagram showing a conventional example.
【図３】本発明に係わる実験回路を示す図FIG. 3 is a diagram showing an experimental circuit according to the present invention.
【図４】実験結果を示す図FIG. 4 is a diagram showing experimental results.
【図５】本発明の他の実施例を示す回路図FIG. 5 is a circuit diagram showing another embodiment of the present invention.
１…直流電源、２…ＦＥＴ、３…パルス幅変調回路、６
…コンデンサ、７…負荷、１０…フリーホィーリング電
流流通回路、１１…変成器、111 …一次巻線、112 …二
次巻線、１２…ＦＥＴ、１３…抵抗器、１４…抵抗器、
１５，１７…直流電源、１６…負荷抵抗器、２１…ＦＥ
Ｔ。1 ... DC power supply, 2 ... FET, 3 ... Pulse width modulation circuit, 6
... Capacitor, 7 ... Load, 10 ... Freewheeling current distribution circuit, 11 ... Transformer, 111 ... Primary winding, 112 ... Secondary winding, 12 ... FET, 13 ... Resistor, 14 ... Resistor,
15, 17 ... DC power supply, 16 ... Load resistor, 21 ... FE
T.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6407692AJPH05276743A (en) | 1992-03-19 | 1992-03-19 | Current-carrying circuit for free wheeling |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6407692AJPH05276743A (en) | 1992-03-19 | 1992-03-19 | Current-carrying circuit for free wheeling |
| Publication Number | Publication Date |
|---|---|
| JPH05276743Atrue JPH05276743A (en) | 1993-10-22 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6407692APendingJPH05276743A (en) | 1992-03-19 | 1992-03-19 | Current-carrying circuit for free wheeling |
| Country | Link |
|---|---|
| JP (1) | JPH05276743A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442775A (en)* | 1990-06-08 | 1992-02-13 | Nec Corp | Rectifying circuit using field effect transistor |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442775A (en)* | 1990-06-08 | 1992-02-13 | Nec Corp | Rectifying circuit using field effect transistor |
| Publication | Publication Date | Title |
|---|---|---|
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal | Free format text:JAPANESE INTERMEDIATE CODE: A02 Effective date:19980421 |