【０００１】[0001]
【産業上の利用分野】本発明は可変長ビット列処理プロ
セッサに関し、特に符号化復号化に関連する構文処理
と、それに伴う意味処理を混在させてソフトウェアプロ
グラム処理を可能にした回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable-length bit string processor, and more particularly to a circuit that enables software program processing by mixing syntax processing related to encoding / decoding and accompanying semantic processing.
【０００２】[0002]
【従来の技術】可変長符号化復号化においては、各符号
の出現頻度の逆数の対数（２を底とする）に相当するビ
ット長に符号化することで、平均符号長を最小にするこ
とができる。このような符号化は、エントロピー符号化
とよばれている。ハフマン符号化はエントロピー符号化
の代表例である。2. Description of the Related Art In variable length coding / decoding, the average code length is minimized by coding to a bit length corresponding to the logarithm (base 2) of the reciprocal of the appearance frequency of each code. You can Such coding is called entropy coding. Huffman coding is a typical example of entropy coding.
【０００３】大量のデータ伝送や蓄積を行なう場合、デ
ータの生起確率に著しい偏りがある場合は、エントロピ
ー符号化によるデータ圧縮が可能である。例えば、過去
１００年間の毎日の天気を記録する場合、１：晴、０
１：曇、００１：雨、０００１：雪、ｅｔｃとしておけ
ば、晴天の多い地方ではデータ圧縮上有利である。雪の
多い地方では、別な符号割り当てのほうが有利になるこ
とは自明である。When a large amount of data is transmitted or stored, if the occurrence probability of the data is significantly biased, the data can be compressed by entropy coding. For example, when recording the daily weather for the past 100 years, 1: clear, 0
If it is set as 1: cloudy, 001: rain, 0001: snow, etc, it is advantageous in data compression in a region with a lot of fine weather. It is self-evident that different code assignments will be advantageous in snowy regions.
【０００４】伝送もしくは蓄積すべきデータが１種類の
場合、エントロピー符号化に必要な符号化復号化テーブ
ルは１つでよい。上述の例は、天候の符号テーブル１つ
で情報を符号化する例である。When there is one type of data to be transmitted or stored, only one encoding / decoding table is required for entropy encoding. The above example is an example in which information is encoded by one weather code table.
【０００５】オーディオ・画像などのデータは、送るべ
きデータの種類が複数あり、しかも、各々でエントロピ
ー符号化が必要な場合（可変長データ）と、そうでない
場合（固定長データ）が混在している場合が多い。その
ような混在ビットデータの処理を実現するには、複数の
符号化復号化テーブルを準備する必要がある。There are a plurality of types of data to be sent, such as audio / image data, and there is a mixture of entropy coding (variable length data) and non-entropy coding (fixed length data). In many cases To realize such mixed bit data processing, it is necessary to prepare a plurality of encoding / decoding tables.
【０００６】このような混在ビットデータの符号化復号
化処理を実行する従来の装置例を図２および図３に示
す。FIGS. 2 and 3 show an example of a conventional apparatus for executing such encoding / decoding processing of mixed bit data.
【０００７】図２は、専用ハードウェアを接続して、混
在ビットデータ処理を実行する場合の従来例である。こ
のハードウェアは、専用シーケンサを用いて制御され
る。FIG. 2 shows a conventional example in which dedicated hardware is connected to execute mixed bit data processing. This hardware is controlled using a dedicated sequencer.
【０００８】図２において、入力ＦＩＦＯ１２１に存在
するビット列のデコードを行なう場合、固定長デコード
結果は、シフタ１２２の出力をテンポラリレジスタ１２
４で受けて出力される。可変長デコード結果は、シフタ
１２２の出力をテーブルアドレス生成部１４１の入力に
供給し、そこから生成されたアドレスをテンポラリレジ
スタ１４２を介してテーブル１４３に入力し、その検索
結果（もしくは、その検索結果を再びテーブルアドレス
生成部１４１に供給して、テーブル検索を繰り返した結
果）で得られる。In FIG. 2, when the bit string existing in the input FIFO 121 is decoded, the fixed length decoding result indicates that the output of the shifter 122 is the temporary register 12.
Received at 4 and output. As the variable-length decoding result, the output of the shifter 122 is supplied to the input of the table address generation unit 141, the address generated therefrom is input to the table 143 via the temporary register 142, and the search result (or the search result thereof) is input. Is again supplied to the table address generation unit 141, and the result is obtained by repeating the table search.
【０００９】また、エンコードについては、固定長エン
コードの場合、テンポラリレジスタ１３４のデータが、
パックシフタ１３２を通じて出力ＦＩＦＯ１３１に詰め
込まれていく。可変長エンコードの場合は、エンコード
されるデータをテーブルアドレス生成部１４１の入力に
供給し、そこから生成されたアドレスをテンポラリレジ
スタ１４２を介してテーブル１４３に入力し、その検索
結果をテンポラリレジスタ１３４にストアして、あとは
固定長エンコードと同様の処理を行なうことになる。Regarding the encoding, in the case of fixed length encoding, the data in the temporary register 134 is
It is packed into the output FIFO 131 through the pack shifter 132. In the case of variable length encoding, the encoded data is supplied to the input of the table address generation unit 141, the address generated therefrom is input to the table 143 via the temporary register 142, and the search result is stored in the temporary register 134. After storing, the same processing as fixed length encoding will be performed.
【００１０】図３は、汎用プロセッサを用いて混在ビッ
トデータ処理を実行する場合の従来例である。この場
合、全ての処理は、プログラムで実行される。図示され
ない命令メモリから命令が逐次命令デコーダ１０１に供
給され、入力ＦＩＦＯ１２１からのデータを処理し、出
力ＦＩＦＯ１３１へと出力していく。符号化の場合、１
２１には符号データが、１３１にはビット列が、各々格
納される。復号化の場合、１２１にはビット列が、１３
１には符号データが格納される。FIG. 3 shows a conventional example in which mixed bit data processing is executed using a general-purpose processor. In this case, all the processing is executed by the program. Instructions are sequentially supplied to an instruction decoder 101 from an instruction memory (not shown), data from the input FIFO 121 are processed, and output to an output FIFO 131. 1 for encoding
21 stores code data, and 131 stores a bit string. In the case of decoding, a bit string in 121 is 13
Code data is stored in 1.
【００１１】符号化復号化処理自体は、汎用レジスタフ
ァイル１０２のデータを用いてＡＬＵ１０３での演算と
して実行される。１０４，１０５，１０６のパイプライ
ンレジスタはパイプライン処理の実現方式に依存して追
加される性質のものであり、また、ＡＬＵ以外にバレル
シフタなどのデータ操作ユニットが別途存在してもよ
い。The encoding / decoding process itself is executed as an operation in the ALU 103 using the data in the general-purpose register file 102. The pipeline registers 104, 105, and 106 have a property of being added depending on the implementation method of pipeline processing, and a data operation unit such as a barrel shifter may be separately present in addition to the ALU.
【００１２】[0012]
【発明が解決しようとする課題】図２の専用ハードウェ
アによる方法は、混在ビットデータを用いたの意味処理
（例えば、前述の天候の例では、１週間晴天の続いた週
がいくつあるかをカウントするなど）や、ヘッダデータ
の付加に対する柔軟性が小さいという課題を有する。そ
のため、このようなハードウェアを使用する場合には、
例えば復号化の場合には、予めヘッダなどのビット列を
取り除いた状態で供給することになるし、符号化の場合
は、後で付加するという形式をとることになる。The method using the dedicated hardware shown in FIG. 2 is a semantic process using mixed bit data (for example, in the above-mentioned weather example, how many weeks are there after one week of fine weather). There is a problem that the flexibility for adding a header data is small. Therefore, when using such hardware,
For example, in the case of decoding, a bit string such as a header is removed in advance, and in the case of encoding, it is added later.
【００１３】図３の汎用プロセッサによる方法は、図２
の方法に比べ性能が出ない。特に、画像符号化復号化に
ついては、平均１Ｍｂｐｓ以上の可変長符号化復号化
（ピーク時にはこの１０−１００倍の性能が必要）の実
行能力が要求されるが、この性能をマイクロプロセッサ
技術のみで解決するのは困難であるという課題を有す
る。The general purpose processor method of FIG. 3 is illustrated in FIG.
Performance does not appear compared to the method. In particular, for image coding / decoding, the ability to execute variable-length coding / decoding averaging 1 Mbps or more (10-100 times higher performance is required at peak) is required, but this performance can be achieved only by microprocessor technology. It has the problem of being difficult to solve.
【００１４】[0014]
【課題を解決するための手段】本発明の可変長ビット列
処理プロセッサは、エントロピー符号化に基づいて符号
化された可変長ビットフィールドと、固定長ビットフィ
ールドとが混在するビット列に対する符号化復号化用ビ
ット列処理プロセッサであって、少なくとも、命令デコ
ード手段と、レジスタファイル手段と、入力ビット列を
指定された長さ毎に抽出するアンパックシフト手段と、
出力ビット列を指定された長さ毎に挿入するパックシフ
ト手段と、可変長復号テーブル手段と、可変長符号テー
ブル手段と有し、固定長復号化命令、可変長復号化命
令、固定長符号化命令、可変長符号化命令が実行できる
という特徴を有している。A variable length bit string processor of the present invention is for coding / decoding a bit string in which a variable length bit field coded based on entropy coding and a fixed length bit field are mixed. A bit string processor, at least an instruction decoding unit, a register file unit, an unpack shift unit for extracting an input bit string for each designated length,
It has a pack shift means for inserting an output bit string for each designated length, a variable length decoding table means, and a variable length code table means, and has a fixed length decoding instruction, a variable length decoding instruction, and a fixed length encoding instruction. The feature is that variable length coding instructions can be executed.
【００１５】また、上述の可変長復号テーブル手段と、
可変長符号テーブル手段の２つを１つのテーブル手段で
兼ねた実現方法が考えられる。Also, the above-mentioned variable length decoding table means,
An implementation method is conceivable in which one table means serves as two of the variable length code table means.
【００１６】さらに、アンパックシフト手段の後段に右
揃えシフト手段を有し、左詰めのビット列をアンパック
した後のデータを右揃えし、かつ上位ビットをゼロ拡張
して前記レジスタファイル手段に格納する実現方法が好
ましい場合がある。Further, there is provided a right-aligned shift means after the unpack shift means so that the data after unpacking the left-justified bit string is right-aligned and the upper bits are zero-extended and stored in the register file means. The method may be preferred.
【００１７】同様に、パックシフト手段の前段に左揃え
シフト手段を有し、レジスタファイル手段のデータの下
位側を左揃えした後、ビット列としてパックする実現方
法が好ましい場合がある。Similarly, there may be a preferred implementation method in which there is a left-aligned shift means in the preceding stage of the pack shift means, and the lower side of the data in the register file means is left-aligned and then packed as a bit string.
【００１８】[0018]
【実施例】本発明の実施例を、図面を用いて説明する。Embodiments of the present invention will be described with reference to the drawings.
【００１９】図１は、本発明の実施例を示すブロック図
である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【００２０】図１において、１０４及び１０５，１０６
はパイプラインレジスタであり、１２４及び１３４，１
４２はテンポラリレジスタである。In FIG. 1, 104, 105 and 106
Is a pipeline register, and 124 and 134,1
42 is a temporary register.
【００２１】以下では、このブロック図に基づいて、可
変長符号化復号化処理を実行する手順を命令ごとに説明
する。 ［固定長復号化命令］固定長復号化命令は、２つのオペ
ランド（復号化データ長、復号化データの格納されるレ
ジスタファイル１０２のレジスタ番号）からなる。In the following, the procedure for executing the variable length coding / decoding processing will be described for each instruction based on this block diagram. [Fixed Length Decoding Instruction] The fixed length decoding instruction is composed of two operands (decoded data length and register number of the register file 102 in which the decoded data is stored).
【００２２】命令は命令デコーダ１０１でデコードさ
れ、オペランドとして指定された復号化データ長をアン
パックシフト量制御回路１２３と右揃えシフタ１１１に
転送する。The instruction is decoded by the instruction decoder 101, and the decoded data length designated as an operand is transferred to the unpack shift amount control circuit 123 and the right alignment shifter 111.
【００２３】入力ＦＩＦＯ１２１のビット列は、アンパ
ックシフタ１２２に転送され、アンパックシフト量制御
回路１２３からのシフト量に基づいてシフトしたデータ
をテンポラリレジスタ１２４に転送する。さらにこのデ
ータを右揃えシフタ１１１で右揃えして、パイプライン
レジスタ１０４に転送する。この右揃えシフタは、論理
・数値データの最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉ
ｇｎｉｆｉｃａｎｔＢｉｔ）が最も先に転送されるよう
なビット列を復号化する場合に使用される。この右揃え
機能をアンパックシフタ１２２に含ませることもでき
る。この場合、シフト量制御回路１２３に、右揃え用補
正機能が必要になる。 ［可変長復号化命令］可変長復号化命令は、２つのオペ
ランド（テーブルベースポインタ番号、復号データの格
納されるレジスタファイル１０２のレジスタ番号）から
なる。The bit string of the input FIFO 121 is transferred to the unpack shifter 122, and the data shifted based on the shift amount from the unpack shift amount control circuit 123 is transferred to the temporary register 124. Further, this data is right-justified by the right-alignment shifter 111 and transferred to the pipeline register 104. This right-aligned shifter is the most significant bit (MSB: Most Si) of logical / numeric data.
gnifficantBit) is used when decoding a bit string that is transferred first. The right-alignment function can be included in the unpack shifter 122. In this case, the shift amount control circuit 123 needs a right alignment correction function. [Variable Length Decoding Instruction] The variable length decoding instruction is composed of two operands (a table base pointer number and a register number of the register file 102 in which the decoded data is stored).
【００２４】命令は命令デコーダ１０１でデコードさ
れ、オペランドとして指定された値でテーブル１４３を
検索するベースアドレスを決定する。さらに、アンパッ
クシフタ１２２の出力をテーブルアドレス生成部１４１
の入力に供給し、この入力をアドレスオフセットとして
そこから生成されたアドレスを可変長復号処理の実行開
始テーブルアドレスとする。このアドレスは、テンポラ
リレジスタ１４２を介してテーブル１４３に入力され、
その検索結果（もしくは、その検索結果を再びテーブル
アドレス生成部１４１を供給して、テーブル検索を繰り
返した結果）が得るべきデータとなる。このデータが、
パイプラインレジスタ１０４を経由して、レジスタファ
イル１０２に格納される。 ［固定長符号化命令］固定長符号化命令は、２つのオペ
ランド（符号化データ長、符号化データの存在するレジ
スタファイル１０２のレジスタ番号）からなる。The instruction is decoded by the instruction decoder 101, and the base address for searching the table 143 is determined by the value designated as the operand. Further, the output of the unpack shifter 122 is set to the table address generation unit 141.
Of the variable length decoding process is used as an execution start table address of the variable length decoding process. This address is input to the table 143 via the temporary register 142,
The search result (or the result of repeating the table search by supplying the search result to the table address generation unit 141 again) becomes the data to be obtained. This data is
It is stored in the register file 102 via the pipeline register 104. [Fixed Length Encoding Instruction] The fixed length encoding instruction is composed of two operands (encoded data length, register number of the register file 102 in which the encoded data exists).
【００２５】命令は命令デコーダ１０１でデコードさ
れ、オペランドとして指定された符号化データ長をパッ
クシフト量制御回路１３３と左揃えシフタ１１２に転送
する。The instruction is decoded by the instruction decoder 101, and the encoded data length designated as the operand is transferred to the pack shift amount control circuit 133 and the left alignment shifter 112.
【００２６】パイプラインレジスタ１０６に転送された
レジスタファイル１０２のデータは、左揃えシフタ１１
２で左揃えしてテンポラリレジスタ１３４に転送され
る。この左揃えシフタは、論理・数値データの最上位ビ
ット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂ
ｉｔ）が最も先に転送されるようなビット列を符号化す
る場合に使用される。（この左揃え機能をパックシフタ
１３２に含ませることもできる。この場合、シフト量制
御回路１３３に、左揃え用補正機能が必要になる）。The data in the register file 102 transferred to the pipeline register 106 is stored in the left alignment shifter 11
2 is left aligned and transferred to the temporary register 134. This left-aligned shifter is the most significant bit (MSB: Most Significant B) of logical / numerical data.
It is used when encoding a bit string such that (it) is transferred first. (This left alignment function can be included in the pack shifter 132. In this case, the shift amount control circuit 133 needs a left alignment correction function).
【００２７】その後、テンポラリレジスタ１３４のデー
タが、パックシフト量制御回路１２３からのシフト量に
基づいてシフトしたデータを部分的に更新することによ
り、パックシフタ１３２を通じて出力ＦＩＦＯ１３１に
詰め込まれていく。 ［可変長符号化命令］可変長符号化命令は、２つのオペ
ランド（テーブルベースポインタ番号、符号化データの
存在するレジスタファイル１０２のレジスタ番号）から
なる。After that, the data in the temporary register 134 is partially updated in the output FIFO 131 through the pack shifter 132 by partially updating the data shifted based on the shift amount from the pack shift amount control circuit 123. [Variable Length Encoding Instruction] The variable length encoding instruction is composed of two operands (table base pointer number and register number of the register file 102 in which encoded data exists).
【００２８】命令は命令デコーダ１０１でデコードさ
れ、オペランドとして指定された値でテーブル１４３を
検索するベースアドレスを決定する（ベースアドレス
は、アドレス生成部１４１に含まれる）。さらに、パイ
プラインレジスタ１０６に転送されたレジスタファイル
１０２のデータはテーブルアドレス生成部１４１の入力
に供給され、この入力をアドレスオフセットとしてベー
スアドレスに加算されたアドレスを可変長符号化テーブ
ルアドレスとする。このアドレスは、テンポラリレジス
タ１４２を介してテーブル１４３に入力される。テーブ
ル１４３は、可変長符号とその長さのペアを、おのおの
テンポラリレジスタ１３４とパックシフト量制御回路１
３３とに供給する。その後、テンポラリレジスタ１３４
のデータが、パックシフト量制御回路１２３からのシフ
ト量に基づいてシフトしたデータを部分的に更新するこ
とにより、パックシフタ１３２を通じて出力ＦＩＦＯ１
３１に詰め込まれていく。The instruction is decoded by the instruction decoder 101, and the base address for searching the table 143 is determined by the value designated as the operand (the base address is included in the address generation unit 141). Further, the data in the register file 102 transferred to the pipeline register 106 is supplied to the input of the table address generation unit 141, and the address added to the base address is used as the variable length coding table address. This address is input to the table 143 via the temporary register 142. The table 143 stores a pair of variable length code and its length for each temporary register 134 and pack shift amount control circuit 1.
And 33. After that, the temporary register 134
Is partially updated based on the shift amount from the pack shift amount control circuit 123, so that the output FIFO 1 is output through the pack shifter 132.
It will be packed into 31.
【００２９】[0029]
【発明の効果】本発明を用いると、図２の専用ハードウ
ェアによる方法と同等の性能が得られる。特に、画像符
号化復号化については、平均１Ｍｂｐｓ以上の可変長符
号化復号化（ピーク時にはこの１０−１００倍の性能が
必要）の実行能力が要求されるが、これを現時点の集積
回路技術で容易に達成できる。According to the present invention, the same performance as the method using the dedicated hardware shown in FIG. 2 can be obtained. In particular, with regard to image coding / decoding, the ability to execute variable-length coding / decoding with an average of 1 Mbps or more (10-100 times higher performance is required at peak) is required. Easy to achieve.
【００３０】さらに、本発明を用いると、現在ビットデ
ータを用いたの意味処理に対する柔軟性が増す。そのた
め、例えば、ＣＣＩＴＴ Ｈ．２６１や、ＩＳＯ ＭＰ
ＥＧ／ＪＰＥＧなどで規定される画像符号ビットストリ
ームの各階層のヘッダ処理などをプログラムで容易に実
行することができるという効果がある。Moreover, the present invention provides greater flexibility for semantic processing of presently bit data. Therefore, for example, CCITT H.264. 261 and ISO MP
There is an effect that a header process of each layer of an image code bit stream defined by EG / JPEG or the like can be easily executed by a program.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】従来の可変長ビット列処理回路の例（１）であ
る。FIG. 2 is an example (1) of a conventional variable length bit string processing circuit.
【図３】従来の可変長ビット列処理回路の例（２）であ
る。FIG. 3 is an example (2) of a conventional variable length bit string processing circuit.
１０１ 命令デコーダ １０２ レジスタファイル １０３ ＡＬＵ １０４〜１０６ パイプラインレジスタ １１１ 右揃えシフタ １１２ 左揃えシフタ １２１ 入力ＦＩＦＯ １２２ アンパックシフタ １２３ アンパックシフト量制御回路 １３１ 出力ＦＩＦＯ １３２ パックシフタ １３３ パックシフト量制御回路 １２４，１３４ テンポラリレジスタ １４１ テーブルアドレス生成部 １４２ テンポラリレジスタ 101 Instruction Decoder 102 Register File 103 ALU 104 to 106 Pipeline Register 111 Right Alignment Shifter 112 Left Alignment Shifter 121 Input FIFO 122 Unpack Shifter 123 Unpack Shift Amount Control Circuit 131 Output FIFO 132 Pack Shifter 133 Pack Shift Amount Control Circuit 124, 134 Temporary Register 141 table address generation unit 142 temporary register
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6431792AJP2800538B2 (en) | 1992-03-23 | 1992-03-23 | Variable-length bit string processor |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6431792AJP2800538B2 (en) | 1992-03-23 | 1992-03-23 | Variable-length bit string processor |
| Publication Number | Publication Date |
|---|---|
| JPH05268100Atrue JPH05268100A (en) | 1993-10-15 |
| JP2800538B2 JP2800538B2 (en) | 1998-09-21 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6431792AExpired - LifetimeJP2800538B2 (en) | 1992-03-23 | 1992-03-23 | Variable-length bit string processor |
| Country | Link |
|---|---|
| JP (1) | JP2800538B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0739100A3 (en)* | 1995-04-20 | 2000-11-08 | Nec Corporation | Ancillary data processing circuit for audio decoding system |
| WO2015059930A1 (en)* | 2013-10-25 | 2015-04-30 | Wacom Co., Ltd. | Dynamic handwriting verification, handwriting-baseduser authentication, handwriting data generation, and handwriting data preservation |
| US9235748B2 (en) | 2013-11-14 | 2016-01-12 | Wacom Co., Ltd. | Dynamic handwriting verification and handwriting-based user authentication |
| US10032065B2 (en) | 2013-10-25 | 2018-07-24 | Wacom Co., Ltd. | Dynamic handwriting verification, handwriting-based user authentication, handwriting data generation, and handwriting data preservation |
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| US10846510B2 (en) | 2013-10-25 | 2020-11-24 | Wacom Co., Ltd. | Dynamic handwriting verification, handwriting-based user authentication, handwriting data generation, and handwriting data preservation |
| US9235748B2 (en) | 2013-11-14 | 2016-01-12 | Wacom Co., Ltd. | Dynamic handwriting verification and handwriting-based user authentication |
| US9747491B2 (en) | 2013-11-14 | 2017-08-29 | Wacom Co., Ltd. | Dynamic handwriting verification and handwriting-based user authentication |
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|---|---|
| JP2800538B2 (en) | 1998-09-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) | Free format text:JAPANESE INTERMEDIATE CODE: A01 Effective date:19980609 |