【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特にデジタル回路とアナログ回路とを共に内蔵する半導
体集積回路に用いられるシールド回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, the present invention relates to a shield circuit used in a semiconductor integrated circuit that incorporates both a digital circuit and an analog circuit.
【０００２】[0002]
【従来の技術】近年、半導体集積回路は、市場の高集積
化，高機能化の要求により、デジタル回路とアナログ回
路とを単一チップ上に内蔵している。2. Description of the Related Art In recent years, semiconductor integrated circuits incorporate a digital circuit and an analog circuit on a single chip due to the demand for higher integration and higher functionality in the market.
【０００３】また、パッケージの小型化により、リード
ピンの間隔はせまくなってきている。前述の半導体集積
回路に用いられるパッケージのリードピンと半導体チッ
プとの接続状態を示す平面図を、図４に示す。Further, due to the miniaturization of the package, the distance between the lead pins has become narrower. FIG. 4 is a plan view showing a connection state between the lead pins of the package used in the semiconductor integrated circuit and the semiconductor chip.
【０００４】図４の半導体集積回路では、デジタル回路
４０２に接続されデジタル信号を扱う端子４０５と、ア
ナログ回路４０３に接続されアナログ信号を扱う端子４
０６とは、パッケージ基体４００中の半導体チップ４０
１上で、隣傍に配置されており、前述の２つの端子４０
５，４０６は、ボンディング線４１３，４１４を介し
て、各々リードピン４０９，リードピン４１０に接続さ
れている。In the semiconductor integrated circuit of FIG. 4, a terminal 405 connected to the digital circuit 402 for handling digital signals and a terminal 4 connected to the analog circuit 403 for handling analog signals.
06 is the semiconductor chip 40 in the package base 400.
1 and the two terminals 40, which are arranged next to each other and are connected to each other.
5, 406 are connected to the lead pin 409 and the lead pin 410, respectively, via bonding wires 413, 414.
【０００５】尚、端子４０４と端子４０７とは、前記二
つの端子４０５，４０６を介して存在し、それぞれボン
ディング線４１２，４１５，リードピン４０８，４１
１，デジタル，アナログ信号端子４１６，４１７に電気
的に接続されている。The terminal 404 and the terminal 407 are present via the two terminals 405 and 406, and the bonding wires 412, 415 and the lead pins 408, 41, respectively.
1, digital and analog signal terminals 416 and 417 are electrically connected.
【０００６】[0006]
【発明が解決しようとする課題】この従来の半導体集積
回路では、デジタル回路４０２に接続されたリードピン
４０９とアナログ回路４０３に接続されたリードピン４
１０とが隣り合っているため、デジタル信号の論理反転
が前述の２つのリードピン４０９，４１０間の線間容量
によって、アナログ信号にノイズとして伝播し、アナロ
グ回路の誤動作もしくは特性悪化を招く。In this conventional semiconductor integrated circuit, the lead pin 409 connected to the digital circuit 402 and the lead pin 4 connected to the analog circuit 403 are used.
Since 10 and 10 are adjacent to each other, the logic inversion of the digital signal propagates as noise to the analog signal due to the line capacitance between the two lead pins 409 and 410 described above, which causes malfunction of the analog circuit or deterioration of characteristics.
【０００７】このため、ゲインの大きなアンプの端子を
デジタル信号端子に隣接して配置できない等、パッケー
ジのピン配置の自由度が制限され、かつ、アナログ回路
のノイズマージンを大きくする等、回路設計上の制約を
受けるという問題点があった。Therefore, in terms of circuit design, the degree of freedom in pin arrangement of the package is limited, for example, the terminal of the amplifier having a large gain cannot be arranged adjacent to the digital signal terminal, and the noise margin of the analog circuit is increased. There was a problem of being restricted by.
【０００８】本発明の目的は、前記問題点を解決し、回
路設計上の制約を受けずに済むようにした半導体集積回
路を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit which solves the above-mentioned problems and is not restricted by circuit design.
【０００９】[0009]
【課題を解決するための手段】本発明半導体集積回路の
構成は、半導体チップ上に設けたデジタル信号を扱う端
子とアナログ信号を扱う端子とにそれぞれボンディング
線を介して接続されたリードピン間に、固定電位に接続
又は固定電位で終端したリードピンを介在させたことを
特徴とする。According to the present invention, there is provided a semiconductor integrated circuit comprising: a semiconductor chip; a terminal for handling a digital signal and a terminal for handling an analog signal, which are provided on a semiconductor chip; It is characterized in that a lead pin connected to or fixed at a fixed potential is interposed.
【００１０】[0010]
【実施例】図１は本発明の第１の実施例の半導体集積回
路の平面図である。1 is a plan view of a semiconductor integrated circuit according to a first embodiment of the present invention.
【００１１】図１において、本実施例は、デジタル回路
１１４に接続されデジタル信号を扱う端子１１７と、ア
ナログ回路１１５とに接続されアナログ信号を扱う端子
１１８とは半導体チップ１０２上では隣り合って配置さ
れている。In FIG. 1, in this embodiment, a terminal 117 connected to the digital circuit 114 for handling digital signals and a terminal 118 connected to the analog circuit 115 for handling analog signals are arranged adjacent to each other on the semiconductor chip 102. Has been done.
【００１２】これら端子１１７，１１８は、ボンディン
グ線１０９，１１０を介してリードピン１０４，リード
ピン１０６に各々接続され、この１組のリードピン１０
４，１０６の間には、接地電位に接続されたリードピン
１０５が介在する。These terminals 117 and 118 are connected to the lead pin 104 and the lead pin 106 via the bonding wires 109 and 110, respectively.
A lead pin 105 connected to the ground potential is interposed between 4, 106.
【００１３】尚、デジタル回路１１４からは、端子１１
６にも引き出され、ボンディング線１０８を介してリー
ドピン１０３に接続され、リードピン１０３，１０４と
で、デジタル信号端子１１２を形成する。アナログ回路
１１５からは、端子１１９にも引き出され、ボンディン
グ線１１１を介してリードピン１０７に接続され、リー
ドピン１０６，１０７とで、アナログ信号端子１１３を
形成する。リードピン１０３〜１０７の内部端と、ボン
ディング線１０８〜１１１と、半導体チップ１０２は、
パッケージ基体１０１で覆われている。From the digital circuit 114, the terminal 11
6 is also drawn out and is connected to the lead pin 103 via a bonding wire 108, and together with the lead pins 103 and 104, a digital signal terminal 112 is formed. The analog circuit 115 is also drawn to a terminal 119 and connected to a lead pin 107 via a bonding wire 111, and the lead pins 106 and 107 form an analog signal terminal 113. The inner ends of the lead pins 103 to 107, the bonding wires 108 to 111, and the semiconductor chip 102 are
It is covered with the package base 101.
【００１４】図２は本発明の第２の実施例の平面図であ
る。図２において、本実施例は、デジタル信号を扱うリ
ードピン２０４とアナログ信号を扱うリードピン２０７
との間に複数のリードピン２０５，２０６を持つ例であ
る。デジタル回路２１７に接続されデジタル信号を扱う
端子２２０と、アナログ回路２１８に接続されアナログ
信号を扱う端子２２１は半導体チップ２０２上で隣り合
って配置されている。前述の端子２２０，２２１は、ボ
ンディング線２１０，２１１を介してリードピン２０
４，リードピン２０７に各々接続され、この１組のリー
ドピン２０４，２０７の間には、固定電位に接続された
リードピン２０６を備える他に、どこにも接続されない
リードピン２０５を備える。FIG. 2 is a plan view of the second embodiment of the present invention. Referring to FIG. 2, in this embodiment, a lead pin 204 that handles a digital signal and a lead pin 207 that handles an analog signal.
This is an example in which a plurality of lead pins 205 and 206 are provided between and. A terminal 220 connected to the digital circuit 217 for handling digital signals and a terminal 221 connected to the analog circuit 218 for handling analog signals are arranged adjacent to each other on the semiconductor chip 202. The terminals 220 and 221 are connected to the lead pin 20 via the bonding wires 210 and 211.
4, a lead pin 206 connected to a fixed potential and a lead pin 205 connected to nowhere are provided between the pair of lead pins 204 and 207.
【００１５】尚、パッケージ基体２０１内の半導体チッ
プ２０２内には、デジタル回路２１７に接続された端子
２１９，ボンディング線２０９，アナログ回路２１８に
接続された端子２２２，ボンディング線２１２もある。
さらに、リードピン２０３，２０４でデジタル信号端子
２１３を形成し、リードピン２０７，２０８でアナログ
信号端子２１６を形成する。The semiconductor chip 202 in the package base 201 also has a terminal 219 connected to the digital circuit 217, a bonding wire 209, and a terminal 222 and a bonding wire 212 connected to the analog circuit 218.
Further, the lead pins 203 and 204 form a digital signal terminal 213, and the lead pins 207 and 208 form an analog signal terminal 216.
【００１６】図３は本発明の第３の実施例の平面図であ
る。図３において、本実施例は、リードピンがパッケー
ジ基体３０１のコーナーに配置された例である。FIG. 3 is a plan view of the third embodiment of the present invention. In FIG. 3, the present embodiment is an example in which the lead pins are arranged at the corners of the package base 301.
【００１７】デジタル回路３１４に接続されデジタル信
号を扱う端子３１７とアナログ回路３１５に接続されア
ナログ信号を扱う端子３１８は半導体チップ３０２上で
隣り合って配置されている。A terminal 317 connected to the digital circuit 314 for handling digital signals and a terminal 318 connected to the analog circuit 315 for handling analog signals are arranged adjacent to each other on the semiconductor chip 302.
【００１８】前述の端子３１７，３１８は、ボンディン
グ線３０９，３１０を介してリードピン３０４，リード
ピン３０６に各々接続され、この１組のリードピン３０
４，３０６の間には、接地電位に接続されたリードピン
３０５が介在する。The above-mentioned terminals 317 and 318 are respectively connected to the lead pins 304 and 306 via the bonding wires 309 and 310, and this set of lead pins 30 is connected.
A lead pin 305 connected to the ground potential is interposed between 4, 306.
【００１９】尚、デジタル回路３１４に接続された端子
３１６は、ボンディング線３０８を介して、リードピン
３０３に接続され、リードピン３０４と共にデジタル信
号端子３１２を形成する。またアナログ回路３１５に接
続された端子３１９は、ボンディング線３１１を介して
リードピン３０７に接続され、リードピン３０６と共に
アナログ信号端子３１３を形成する。The terminal 316 connected to the digital circuit 314 is connected to the lead pin 303 via the bonding wire 308 and forms the digital signal terminal 312 together with the lead pin 304. Further, the terminal 319 connected to the analog circuit 315 is connected to the lead pin 307 via the bonding wire 311, and forms the analog signal terminal 313 together with the lead pin 306.
【００２０】[0020]
【発明の効果】以上説明したように、本発明は、デジタ
ル信号を扱うリードピンとアナログ信号を扱うリードピ
ンの間に、固定電位に接続又は固定電位で終端したリー
ドピンを設ける構造としたため、２つのリードピン間の
線間容量は、間に設けたリードピンにより分離され、デ
ジタル信号の論理反転がアナログ信号にノイズとして伝
播することがなくなり、よってデジタル信号端子にアナ
ログ信号端子を隣りに配置でき、パッケージのピン配置
が自由になるという効果があり、またアナログ回路の設
計においてノイズマージンを大きくする必要がなく、回
路設計上の自由度が増大するという効果を有する。As described above, the present invention has the structure in which the lead pin connected to the fixed potential or terminated at the fixed potential is provided between the lead pin handling the digital signal and the lead pin handling the analog signal. The line capacitance between them is separated by the lead pin provided between them, and the logic inversion of the digital signal does not propagate as noise to the analog signal. Therefore, the analog signal terminal can be placed next to the digital signal terminal, and the package pin There is an effect that the arrangement is free, and there is no need to increase the noise margin in the design of the analog circuit, and the degree of freedom in the circuit design is increased.
【図１】本発明の第１の実施例の半導体集積回路を示す
平面図である。FIG. 1 is a plan view showing a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例の平面図である。FIG. 2 is a plan view of a second embodiment of the present invention.
【図３】本発明の第３の実施例の平面図である。FIG. 3 is a plan view of a third embodiment of the present invention.
【図４】従来例の半導体集積回路を示す平面図である。FIG. 4 is a plan view showing a conventional semiconductor integrated circuit.
１０１，２０１，３０１，４００ パッケージ基体 １０２，２０２，３０２，４０１ 半導体チップ １０３〜１０７，２０３〜２０８，３０３〜３０７，４
０８〜４１１ リードピン １０８〜１１１，２０９〜２１２，３０８〜３１１，４
１２〜４１５ ボンディング線 １１２，２１３，３１２，４１６ デジタル信号端子 １１３，２１６，３１３，４１７ アナログ信号端子 １１４，２１７，３１４，４０２ デジタル回路 １１５，２１８，３１５，４０３ アナログ回路101, 201, 301, 400 Package base 102, 202, 302, 401 Semiconductor chip 103-107, 203-208, 303-307, 4
08-411 Lead pins 108-111, 209-212, 308-311, 4
12 to 415 Bonding wire 112, 213, 312, 416 Digital signal terminal 113, 216, 313, 417 Analog signal terminal 114, 217, 314, 402 Digital circuit 115, 218, 315, 403 Analog circuit
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039993AJPH05243472A (en) | 1992-02-27 | 1992-02-27 | Semiconductor integrated circuit |
| Application Number | Priority Date | Filing Date | Title |
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| JP4039993AJPH05243472A (en) | 1992-02-27 | 1992-02-27 | Semiconductor integrated circuit |
| Publication Number | Publication Date |
|---|---|
| JPH05243472Atrue JPH05243472A (en) | 1993-09-21 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039993APendingJPH05243472A (en) | 1992-02-27 | 1992-02-27 | Semiconductor integrated circuit |
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| JPH05335471A (en) | Integrated circuit |
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal | Free format text:JAPANESE INTERMEDIATE CODE: A02 Effective date:19971111 |