【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にバイポーラトランジスタを含む半
導体装置とその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing method, and more particularly to a semiconductor device including a bipolar transistor and its manufacturing method.
【０００２】[0002]
【従来の技術】図５は、この種従来の半導体装置の製造
方法を示す工程断面図である。まず、ｐ型シリコン基板
１上に熱酸化膜を選択的に形成し、これをマスクとして
イオン注入法あるいはスピンオン拡散法によりｎ+ 型埋
め込み拡散層２を形成する。熱酸化膜マスクを除去した
後、化学気相成長法により低濃度のｎ- 型エピタキシャ
ル層３を形成する。2. Description of the Related Art FIG. 5 is a process sectional view showing a conventional method of manufacturing a semiconductor device of this type. First, a thermal oxide film is selectively formed on the p-type silicon substrate 1, and using this as a mask, the n+ -type buried diffusion layer 2 is formed by an ion implantation method or a spin-on diffusion method. After removing the thermal oxide film mask, a low concentration n− type epitaxial layer 3 is formed by chemical vapor deposition.
【０００３】次に、ボロンのイオン注入と加圧選択酸化
（ＬＯＣＯＳ）によってチャネルストッパとなるｐ+ 型
拡散層６と素子分離酸化膜７を形成する。続いて、フォ
トレジスト膜８ａをマスクとしてリン（Ｐ）をイオン注
入してコレクタ取り出し領域９を形成する〔図５の
（ａ）〕。Next, by ion implantation of boron and selective oxidation under pressure (LOCOS), a p+ type diffusion layer 6 serving as a channel stopper and an element isolation oxide film 7 are formed. Subsequently, phosphorus (P) is ion-implanted using the photoresist film 8a as a mask to form a collector extraction region 9 [(a) in FIG. 5].
【０００４】ボロン（Ｂ）のイオン注入により、低抵抗
のベース取り出し領域１０を形成した後、フォトレジス
ト膜８ｃをマスクとして再びボロンイオンを注入して所
定の濃度のプロファイルのベース領域１１を形成する
〔図５の（ｂ）〕。After forming a low-resistance base extraction region 10 by boron (B) ion implantation, boron ions are implanted again using the photoresist film 8c as a mask to form a base region 11 having a predetermined concentration profile. [(B) of FIG. 5].
【０００５】その後、化学気相成長法によりシリコン酸
化膜とシリコン窒化膜４ｃを順次形成し、ドライエッチ
技術により、エミッタ、ベースおよびコレクタ領域に対
するコンタクト孔を同時に開口する。次に、化学気相成
長法によりポリシリコン膜を堆積し、ヒ素（Ａｓ）を所
定の濃度にイオン注入してヒ素ドープト・ポリシリコン
膜１２を形成する〔図５の（ｃ）〕。After that, a silicon oxide film and a silicon nitride film 4c are sequentially formed by a chemical vapor deposition method, and contact holes for the emitter, base and collector regions are simultaneously opened by a dry etching technique. Next, a polysilicon film is deposited by chemical vapor deposition, and arsenic (As) is ion-implanted to a predetermined concentration to form an arsenic-doped polysilicon film 12 [(c) of FIG. 5].
【０００６】その後、ドライエッチおよびウエットエッ
チにてエミッタおよびコレクタコンタクト部以外のヒ素
ドープト・ポリシリコン膜を除去し、アニーリングによ
りエミッタ領域１３を形成する。最後に、電極部にメタ
ル配線１４を施してｎｐｎバイポーラトランジスタの製
作を完了する〔図５の（ｄ）〕。Thereafter, the arsenic-doped polysilicon film other than the emitter and collector contact portions is removed by dry etching and wet etching, and the emitter region 13 is formed by annealing. Finally, metal wiring 14 is applied to the electrode portion to complete the fabrication of the npn bipolar transistor [(d) of FIG. 5].
【０００７】[0007]
【発明が解決しようとする課題】バイポーラトランジス
タを高性能化するには、ベース・コレクタ接合における
寄生容量の低減化とエミッタおよびベース接合の浅接合
化が不可欠である。しかし、ベース接合を浅接合化した
場合、ベース抵抗が高くなってしまう。この対策とし
て、図５の従来例ではベース領域に隣接してベース取り
出し領域を設けてコンタクトおよびベース抵抗の低抵抗
化を図っているが、この対策では高濃度のベース領域が
コレクタ領域内に形成されることになるため、ベース・
コレクタ耐圧が低下する上にベース・コレクタ間接合容
量の増大を招く。ベース・コレクタ間接合容量は両者間
の接合面積に依存するものであるため、フォトリソグラ
フィ技術の進歩につれ徐々に低下する傾向にはあるもの
の従来の半導体装置では、上述の理由により、トランジ
スタの高速動作化に対応した寄生容量低減化の要求に応
えることができなかった。To improve the performance of a bipolar transistor, it is essential to reduce the parasitic capacitance at the base-collector junction and to make the emitter and base junctions shallow. However, when the base junction is made shallow, the base resistance becomes high. As a countermeasure against this, in the conventional example of FIG. 5, a base take-out region is provided adjacent to the base region to reduce the resistance of the contact and the base resistance. With this measure, a high-concentration base region is formed in the collector region. Because it will be done
The collector breakdown voltage is lowered and the junction capacitance between the base and collector is increased. Since the base-collector junction capacitance depends on the junction area between the base and collector, it tends to gradually decrease with the progress of photolithography technology. However, it has not been possible to meet the demand for a reduction in parasitic capacitance corresponding to the trend.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体装置は、
バーティカルバイポーラトランジスタを有するものであ
って、コレクタ埋め込み層上には、エミッタ領域直下の
部分に開口を有する酸化膜が形成されていることを特徴
としている。The semiconductor device of the present invention comprises:
It has a vertical bipolar transistor, and is characterized in that an oxide film having an opening is formed on a portion immediately below the emitter region on the collector buried layer.
【０００９】また、その製造方法は、ｎ+ 型コレクタ埋
め込み層を形成する工程と、その上にｎ- 型エピタキシ
ャル層を形成する工程と、少なくとも後に形成されるエ
ミッタ領域を除く領域のエピタキシャル層（コレクタ
層）内部に酸素イオンを注入して酸化膜を形成する工程
と、前記酸化膜上にベース取り出し領域を形成する工程
と、ベース領域を形成する工程と、エミッタ領域を形成
する工程と、を備えている。Further, the manufacturing method thereof includes a step of forming an n+ type collector buried layer, a step of forming an n− type epitaxial layer on the n+ type collector embedded layer, and an epitaxial layer (at least in a region excluding an emitter region) to be formed later. A step of implanting oxygen ions inside the collector layer) to form an oxide film, a step of forming a base extraction region on the oxide film, a step of forming a base region, and a step of forming an emitter region. I have it.
【００１０】[0010]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１、図２、図３は、本発明の第１の実施
例の製造工程を示す工程断面図である。ｐ型シリコン基
板１上にシリコン酸化膜を形成し、これをフォトリソグ
ラフィ技術によりパターニングした後、イオン注入法ま
たはスピンオン拡散法によりｎ+ 型埋め込み拡散層２を
形成する。表面上のシリコン酸化膜を除去した後、気相
エピタキシャル成長法によりｎ- 型エピタキシャル層３
を形成する〔図１の（ａ）〕。Embodiments of the present invention will now be described with reference to the drawings. 1, 2 and 3 are process cross-sectional views showing the manufacturing process of the first embodiment of the present invention. A silicon oxide film is formed on the p-type silicon substrate 1, patterned by a photolithography technique, and then an n+ -type buried diffusion layer 2 is formed by an ion implantation method or a spin-on diffusion method. After removing the silicon oxide film on the surface, the n− type epitaxial layer 3 is formed by the vapor phase epitaxial growth method.
Are formed [(a) in FIG. 1].
【００１１】次に、化学気相成長法により基板上にシリ
コン窒化膜４ａを形成し、ｎ+ 型埋め込み拡散層２上
の、エミッタ領域形成個所およびコレクタ取り出し領域
形成個所を除く領域の窒化膜４ａをエッチング除去す
る。残されたシリコン窒化膜４ａをマスクとして、１０
０ｋｅＶ以上の加速エネルギーで酸素イオン（Ｏ+ ）を
注入して、０．２μｍより深い領域に酸素イオン注入領
域５ａを形成する〔図１の（ｂ）〕。Next, a silicon nitride film 4a is formed on the substrate by chemical vapor deposition, and the nitride film 4a in the region on the n+ type buried diffusion layer 2 excluding the emitter region forming portion and the collector extraction region forming portion. Are removed by etching. Using the remaining silicon nitride film 4a as a mask, 10
Oxygen ions (O+ ) are implanted with an acceleration energy of 0 keV or more to form oxygen ion-implanted regions 5a in regions deeper than 0.2 μm (FIG. 1 (b)).
【００１２】次に、ボロンのイオン注入とシリコン窒化
膜４ｂをマスクとした選択酸化によりｐ+ 型拡散層６と
素子分離酸化膜７を形成する。このとき、酸素イオン注
入領域５ａはシリコン酸化膜５に変換される〔図１の
（ｃ）〕。Then, ap+ type diffusion layer 6 and an element isolation oxide film 7 are formed by boron ion implantation and selective oxidation using the silicon nitride film 4b as a mask. At this time, the oxygen ion implantation region 5a is converted into the silicon oxide film 5 [(c) of FIG. 1].
【００１３】次に、パターニングされたフォトレジスト
膜８ａをマスクとしてリンをイオン注入して、コレクタ
取り出し領域９を形成する〔図１の（ｄ）〕。フォトレ
ジスト膜８ｂをマスクに、高濃度にボロンをイオン注入
してベース取り出し領域１０を形成する。この時、ボロ
ンプロファイルのテールは上記シリコン酸化膜５に到達
している〔図２の（ａ）〕。Next, phosphorus is ion-implanted using the patterned photoresist film 8a as a mask to form a collector extraction region 9 [(d) of FIG. 1]. Using the photoresist film 8b as a mask, boron is ion-implanted at a high concentration to form the base extraction region 10. At this time, the tail of the boron profile reaches the silicon oxide film 5 [(a) of FIG. 2].
【００１４】次に、パターニングされたシリコン酸化膜
をマスクとして、ポリ・ボロン・フィルム〔商品名：東
京応化工業（株）製〕を用いた７５０℃前後の低温拡散
により接合深さ４００Å前後のベース領域１１を形成す
る〔図２の（ｂ）〕。Next, using the patterned silicon oxide film as a mask, a poly boron film [trade name: manufactured by Tokyo Ohka Kogyo Co., Ltd.] is used to diffuse the base material at a low temperature of about 750 ° C. and a junction depth of about 400 Å. The region 11 is formed [(b) of FIG. 2].
【００１５】次に、化学気相成長法によりシリコン酸化
膜とシリコン窒化膜４ｃを順次堆積し〔図２の
（ｃ）〕、続いてフォトリソグラフ技術およびドライエ
ッチング法を用いてエミッタ、コレクタおよびベース領
域に対するコンタクト孔を開口する〔図２の（ｄ）〕。Next, a silicon oxide film and a silicon nitride film 4c are sequentially deposited by chemical vapor deposition [FIG. 2 (c)], and then the emitter, collector and base are formed by photolithography and dry etching. A contact hole for the region is opened [(d) of FIG. 2].
【００１６】次に、化学気相成長法により全面にポリシ
リコンを堆積し、所定の濃度にヒ素をイオン注入してヒ
素ドープト・ポリシリコン膜１２を形成する。然る後、
パターニングされたフォトレジスト膜をマスクとしてド
ライエッチおよびウエットエッチ法によりエミッタおよ
びコレクタ領域に対するコンタクト孔以外の部分のドー
プト・ポリシリコンを除去する。続いてランプアニール
によりヒ素拡散を行ってエミッタ領域１３を形成し〔図
３の（ａ）〕、最後に、各電極にバリアメタルを含むメ
タル配線１４を施す〔図３の（ｂ）〕。Next, polysilicon is deposited on the entire surface by chemical vapor deposition, and arsenic is ion-implanted at a predetermined concentration to form an arsenic-doped polysilicon film 12. After that,
Using the patterned photoresist film as a mask, the doped polysilicon except the contact holes for the emitter and collector regions is removed by dry etching and wet etching. Subsequently, arsenic is diffused by lamp annealing to form an emitter region 13 [(a) in FIG. 3], and finally, metal wiring 14 including a barrier metal is applied to each electrode [(b) in FIG. 3].
【００１７】以上のように形成されたトランジスタで
は、高不純物濃度のベース取り出し領域１０がシリコン
酸化膜５上に形成されているため、ベース・コレクタ間
の耐圧を低下させることなくベース抵抗の低抵抗化を図
ることができる。また、ベース取り出し領域とコレクタ
領域との接合部分が少くなることにより接合容量を格段
と低減化させることができる。In the transistor formed as described above, since the high-impurity-concentration base take-out region 10 is formed on the silicon oxide film 5, the base resistance is low without lowering the breakdown voltage between the base and the collector. Can be promoted. Further, the junction capacitance between the base extraction region and the collector region is reduced, so that the junction capacitance can be remarkably reduced.
【００１８】図４は、本発明の第２の実施例を示す断面
図である。本実施例は、自己整合技術であるＳＳＴ（Su
per Self-aligned process Technology ）プロセスに本
発明を適用したものである。本実施例の半導体装置を製
造するにはシリコン酸化膜５、素子分離絶縁膜７、コレ
クタ取り出し領域９、ベース領域１１を形成した後、シ
リコン窒化膜４を堆積する。これに窓明けを行いボロン
ドープト・ポリシリコン膜１５を形成してベース取り出
し領域１０ａを形成する。ＣＶＤ酸化膜１６を形成し、
窓明け後、ヒ素ドープト・ポリシリコン膜１２を設けて
エミッタ領域１３を形成し、最後にメタル配線１４を形
成する。FIG. 4 is a sectional view showing a second embodiment of the present invention. In this embodiment, SST (Su
The present invention is applied to a per self-aligned process technology) process. In order to manufacture the semiconductor device of this embodiment, after forming the silicon oxide film 5, the element isolation insulating film 7, the collector extraction region 9 and the base region 11, the silicon nitride film 4 is deposited. A window is opened in this to form a boron-doped polysilicon film 15 to form a base extraction region 10a. Forming a CVD oxide film 16,
After opening the window, an arsenic-doped polysilicon film 12 is provided to form an emitter region 13, and finally a metal wiring 14 is formed.
【００１９】[0019]
【発明の効果】以上説明したように、本発明の半導体装
置は、ベース取り出し領域直下に酸素イオン注入により
シリコン酸化膜を形成したものであるので、ベース領域
を浅接合化した際にベース・コレクタ耐圧を低下させる
ことなくベース抵抗の低抵抗化を図ることができ、しか
も、同時にベース・コレクタ間接合容量の低減化を図る
ことができるため、トランジスタの性能を飛躍的に向上
させることができる。As described above, in the semiconductor device of the present invention, the silicon oxide film is formed immediately below the base extraction region by oxygen ion implantation. Therefore, when the base region is made shallow junction, The base resistance can be reduced without lowering the breakdown voltage, and at the same time, the base-collector junction capacitance can be reduced, so that the performance of the transistor can be dramatically improved.
【図１】 本発明の第１の実施例の製造工程を説明する
ための工程断面図。FIG. 1 is a process sectional view for explaining a manufacturing process of a first embodiment of the present invention.
【図２】 本発明の第１の実施例の製造工程を説明する
ための工程断面図。FIG. 2 is a process sectional view for explaining a manufacturing process for the first embodiment of the present invention.
【図３】 本発明の第１の実施例の製造工程を説明する
ための工程断面図。FIG. 3 is a process sectional view for explaining the manufacturing process for the first embodiment of the present invention.
【図４】 本発明の第２の実施例を示す断面図。FIG. 4 is a sectional view showing a second embodiment of the present invention.
【図５】 従来例の製造工程を説明するための工程断面
図。FIG. 5 is a process cross-sectional view for explaining a manufacturing process of a conventional example.
１ ｐ型シリコン基板 ２ ｎ+ 型埋め込み拡散層 ３ ｎ- 型エピタキシャル層 ４、４ａ、４ｂ、４ｃ シリコン窒化膜 ５ シリコン酸化膜 ５ａ 酸素イオン注入領域 ６ ｐ+ 型拡散層 ７ 素子分離酸化膜 ８ａ、８ｂ フォトレジスト膜 ９ コレクタ取り出し領域 １０、１０ａ ベース取り出し領域 １１ ベース領域 １２ ヒ素ドープト・ポリシリコン膜 １３ エミッタ領域 １４ メタル配線 １５ ボロンドープト・ポリシリコン膜 １６ ＣＶＤ酸化膜1 p-type silicon substrate 2 n+ type buried diffusion layer 3 n− type epitaxial layer 4, 4a, 4b, 4c silicon nitride film 5 silicon oxide film 5a oxygen ion implantation region 6 p+ type diffusion layer 7 element isolation oxide film 8a, 8b Photoresist film 9 Collector extraction region 10, 10a Base extraction region 11 Base region 12 Arsenic-doped polysilicon film 13 Emitter region 14 Metal wiring 15 Boron-doped polysilicon film 16 CVD oxide film
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078494AJPH05243247A (en) | 1992-02-28 | 1992-02-28 | Semiconductor device and manufacture thereof |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078494AJPH05243247A (en) | 1992-02-28 | 1992-02-28 | Semiconductor device and manufacture thereof |
| Publication Number | Publication Date |
|---|---|
| JPH05243247Atrue JPH05243247A (en) | 1993-09-21 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078494APendingJPH05243247A (en) | 1992-02-28 | 1992-02-28 | Semiconductor device and manufacture thereof |
| Country | Link |
|---|---|
| JP (1) | JPH05243247A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02265247A (en)* | 1989-04-05 | 1990-10-30 | Nec Corp | Semiconductor device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02265247A (en)* | 1989-04-05 | 1990-10-30 | Nec Corp | Semiconductor device |
| Publication | Publication Date | Title |
|---|---|---|
| US4784971A (en) | Process for manufacturing semiconductor BICMOS device | |
| JP2744808B2 (en) | Manufacturing method of self-aligned transistor | |
| US4412378A (en) | Method for manufacturing semiconductor device utilizing selective masking, etching and oxidation | |
| JPH03145759A (en) | Manufacturing method of semiconductor device | |
| US20030080394A1 (en) | Control of dopant diffusion from polysilicon emitters in bipolar integrated circuits | |
| US4674173A (en) | Method for fabricating bipolar transistor | |
| JPH0646638B2 (en) | Vertical bipolar transistor and method of manufacturing the same | |
| US6362025B1 (en) | Method of manufacturing a vertical-channel MOSFET | |
| US4979010A (en) | VLSI self-aligned bipolar transistor | |
| KR100346010B1 (en) | Method of forming a bipolar transistor for suppressing variation in base width | |
| JPH0557741B2 (en) | ||
| JPS63200568A (en) | Bipolar transistor using CMOS technology and its manufacturing method | |
| KR100245813B1 (en) | Self-aligned type double polysilicon bipolar transistor and the manufacturing method thereof | |
| KR0182000B1 (en) | Manufacturing method of bipolar transistor | |
| US6740562B2 (en) | Manufacturing method of a semiconductor device having a polysilicon electrode | |
| EP0253538B1 (en) | A vlsi self-aligned bipolar transistor | |
| JP2586395B2 (en) | Method for manufacturing semiconductor device | |
| JPH05243247A (en) | Semiconductor device and manufacture thereof | |
| JP2809662B2 (en) | Method for manufacturing double-diffused MOSFET device | |
| JP2635439B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2858510B2 (en) | Method for manufacturing semiconductor device | |
| KR100422360B1 (en) | Bipolar transistor and fabricating method thereof | |
| JP3612193B2 (en) | Bipolar transistor manufacturing method | |
| JP3609906B2 (en) | Bipolar transistor manufacturing method | |
| JP2836393B2 (en) | Semiconductor device and manufacturing method thereof |