【０００１】[0001]
【産業上の利用分野】本発明は、画像信号を処理する装
置に関し、特に任意の画像に対応した画像信号を該画像
を鏡に映した鏡像に対応した鏡像画像信号に変換処理す
る画像信号処理装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for processing an image signal, and more particularly to an image signal processing for converting an image signal corresponding to an arbitrary image into a mirror image signal corresponding to a mirror image of the image reflected on a mirror. It relates to the device.
【０００２】[0002]
【従来の技術】従来より、例えばテレビ電話等のシステ
ムにおいては、ビデオカメラ等により撮像され、相手方
に送信される当方の送信画像信号の内容を確認する為
に、相手方から伝送される画像信号に対応した受信画像
を表示するテレビジョンモニタ装置を用いて、該テレビ
ジョンモニタ装置の画面上において受信画像に送信画像
をスーパーインポーズし、表示する様に構成されてい
る。2. Description of the Related Art Conventionally, in a system such as a videophone, in order to confirm the contents of an image signal transmitted from the other party, which is imaged by a video camera and transmitted to the other party, the image signal transmitted from the other party is used. A television monitor device that displays a corresponding received image is used to superimpose and display the transmitted image on the screen of the television monitor device.
【０００３】また、上述の様に送信画像をテレビジョン
モニタ装置にて表示する場合に、送信画像が当方の自画
像である場合には、自分自身を鏡に映した鏡像を表示す
る事により自分の動作あるいは表情等を違和感無く確認
する事ができ、また、送信画像が文書や地図等をビデオ
カメラにて撮像する事により得られる情報画像である場
合には、そのままの画像（すなわち、正像）を表示する
事により内容の確認を容易に行う事ができる事から、表
示される送信画像をそのまま表示する正像表示モードと
送信画像を鏡に映した鏡像を表示する鏡像表示モードと
を有し、何れかの表示モードに従ってテレビジョンモニ
タ装置の画面に送信画像を正像あるいは鏡像として切り
換えて表示する事ができる様になっている。Further, when the transmitted image is displayed on the television monitor device as described above, and if the transmitted image is the self-portrait of the user, the self-portrait is displayed by displaying a mirror image of the self. It is possible to confirm movements and facial expressions without discomfort, and when the transmitted image is an information image obtained by capturing a document or map with a video camera, the image as it is (that is, a normal image) Since it is possible to easily confirm the contents by displaying, there is a normal image display mode that displays the transmitted image as it is and a mirror image display mode that displays the mirror image of the transmitted image. The transmission image can be switched and displayed as a normal image or a mirror image on the screen of the television monitor according to any one of the display modes.
【０００４】そして、上述の様に鏡像表示に従って送信
画像を表示する場合には、送信画像に対応した画像信号
を鏡像に対応した画像信号に変換する為の鏡像変換回路
によって変換し、テレビジョンモニタ装置に供給してい
た。When the transmitted image is displayed according to the mirror image display as described above, the image signal corresponding to the transmitted image is converted by the mirror image conversion circuit for converting the image signal corresponding to the mirror image, and the television monitor is displayed. Was feeding the equipment.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上述のテレ
ビ電話等のシステムにおいて、送信画像信号は例えば赤
成分（Ｒ）信号と緑成分（Ｇ）信号と青成分（Ｂ）信号
あるいは輝度信号（Ｙ）と２種類の色差信号（Ｒ−Ｙ、
Ｂ−Ｙ）により構成されるコンポーネント画像信号であ
る為、各信号成分毎に夫々鏡像変換回路を３系統設け、
夫々の鏡像変換回路により変換処理を行っており、同様
の鏡像変換回路が３系統必要となるため、システムの構
成及び回路規模が複雑になり、コスト的に高価であると
いう問題があった。By the way, in the system of the above-mentioned videophone, the transmitted image signal is, for example, a red component (R) signal, a green component (G) signal, a blue component (B) signal or a luminance signal (Y). ) And two types of color difference signals (RY,
Since it is a component image signal composed of BY, three mirror image conversion circuits are provided for each signal component,
Since the conversion processing is performed by each mirror image conversion circuit, and three similar mirror image conversion circuits are required, there is a problem that the system configuration and the circuit scale become complicated and the cost is high.
【０００６】本発明は、簡単かつ低コストな構成によ
り、任意の画像に対応した画像信号を該画像を鏡に映し
た鏡像に対応した鏡像画像信号に変換処理する事ができ
る画像信号処理装置を提供する事を目的とする。The present invention provides an image signal processing apparatus capable of converting an image signal corresponding to an arbitrary image into a mirror image image signal corresponding to a mirror image of the image by a simple and low cost structure. The purpose is to provide.
【０００７】[0007]
【課題を解決するための手段】本発明の画像信号処理装
置は、入力される画像信号の内の第１の成分信号と第２
の成分信号とを用いて、所定の期間毎に第１の成分信号
と第２の成分信号とが交互に現れる順次信号を形成する
順次信号形成手段と、前記順次信号形成手段において形
成された順次信号を、該順次信号が示す画像を鏡に映し
た鏡像に対応した鏡像画像信号に変換処理する変換処理
手段とを備えたものである。An image signal processing apparatus according to the present invention includes a first component signal and a second component signal of an input image signal.
And a sequential signal forming means for forming a sequential signal in which the first component signal and the second component signal alternately appear every predetermined period, and the sequential signal forming means. And a conversion processing means for converting the signal into a mirror image signal corresponding to a mirror image of the image represented by the sequential signal.
【０００８】[0008]
【作用】上述の構成によれば、簡単かつ低コストな構成
により、任意の画像に対応した画像信号を該画像を鏡に
映した鏡像に対応した鏡像画像信号に変換処理する事が
できる様になる。According to the above structure, the image signal corresponding to an arbitrary image can be converted into the mirror image image signal corresponding to the mirror image of the image by a simple and low cost structure. Become.
【０００９】[0009]
【実施例】以下、本発明を本発明の実施例を用いて説明
する。EXAMPLES The present invention will be described below with reference to examples of the present invention.
【００１０】図１は本発明の一実施例として、本発明を
適用した画像信号処理装置の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an image signal processing apparatus to which the present invention is applied, as an embodiment of the present invention.
【００１１】尚、本実施例においては送信画像信号は輝
度信号（Ｙ）と２種類の色差信号（Ｒ−Ｙ、Ｂ−Ｙ）に
より構成されるコンポーネント画像信号であるものとす
る。In this embodiment, the transmission image signal is a component image signal composed of a luminance signal (Y) and two kinds of color difference signals (RY, BY).
【００１２】図１において、１０１は輝度信号用鏡像変
換回路、１０２は色差信号用鏡像変換回路、１０３はＲ
−Ｙ信号とＢ−Ｙ信号とを各々切り換えて前記色差信号
用鏡像変換回路１０２に入力する為の切り換えスイッ
チ、１０４は前記色差信号用鏡像変換回路１０２より順
次に出力されるＲ−Ｙ信号とＢ−Ｙ信号とを切り換えて
出力する為の切り換えスイッチ、１０５はクロック信号
を１／２分周する１／２分周器である。In FIG. 1, 101 is a luminance signal mirror image conversion circuit, 102 is a color difference signal mirror image conversion circuit, and 103 is R.
A change-over switch for switching between the -Y signal and the BY signal and inputting them to the color-difference signal mirror image conversion circuit 102, and 104 and an R-Y signal sequentially output from the color-difference signal mirror image conversion circuit 102. A changeover switch for switching between the BY signal and the output, and 105 is a 1/2 frequency divider for dividing the clock signal by 1/2.
【００１３】尚、上記１／２分周回路１０５より出力さ
れる１／２分周されたクロック信号により上記切り換え
スイッチ１０３、１０４の切り換え動作は制御され、該
１／２分周器１０５より出力される１／２分周されたク
ロック信号に同期して切り換えスイッチ１０３を切り換
える事により、色差信号用鏡像変換回路１０２には色差
信号が例えばＲ−Ｙ、Ｂ−Ｙ、Ｒ−Ｙ・・・の順で順次
入力され、また、該１／２分周器１０５より出力される
１／２分周されたクロック信号に同期して切り換えスイ
ッチ１０４を切り換える事により、色差信号用鏡像変換
回路１０２より例えばＲ−Ｙ、Ｂ−Ｙ、Ｒ−Ｙ・・・の
順で順次出力される色差信号を、Ｒ−Ｙ信号とＢ−Ｙ信
号とに分けて出力される。The switching operation of the changeover switches 103 and 104 is controlled by the clock signal divided by 1/2 outputted from the 1/2 divider circuit 105, and output from the 1/2 divider 105. By changing over the change-over switch 103 in synchronization with the clock signal divided by ½, the color difference signals in the color difference signal mirror image conversion circuit 102 are, for example, RY, BY, RY ... Are sequentially input in this order, and by changing over the changeover switch 104 in synchronization with the ½ frequency-divided clock signal output from the ½ frequency divider 105, the color difference signal mirror image conversion circuit 102 For example, the color difference signals that are sequentially output in the order of RY, BY, RY, ... Are divided into the RY signal and the BY signal and output.
【００１４】尚、図２は図１の鏡像変換回路１０１、１
０２の構成を示したブロック図である。2 is a mirror image conversion circuit 101, 1 of FIG.
It is a block diagram showing a configuration of 02.
【００１５】図２において、不図示のビデオカメラから
入力される画像信号はＡ／Ｄ変換器４００に供給され、
該Ａ／Ｄ変換器４００によってディジタル化され、ゲー
ト回路４０２、４０３に供給される。In FIG. 2, an image signal input from a video camera (not shown) is supplied to the A / D converter 400,
It is digitized by the A / D converter 400 and supplied to the gate circuits 402 and 403.
【００１６】前記ゲート回路４０２、４０３は不図示の
ビデオカメラから入力される画像信号から分離された水
平同期信号を１／２分周器４０１によって１／２分周し
た信号に従って、１水平同期期間毎に交互に切り換えて
ゲートを開き、前記Ａ／Ｄ変換器４００より供給される
ディジタルデータを１水平同期期間毎に交互に切り換え
て信号伝送路Ｓ１、Ｓ２を介して後述の記憶回路４０
８、４０９に供給する。The gate circuits 402 and 403 divide the horizontal synchronizing signal separated from the image signal input from the video camera (not shown) by 1/2 by the 1/2 divider 401 to generate one horizontal synchronizing period. The gate is opened by alternately switching each time, and the digital data supplied from the A / D converter 400 is alternately switched every horizontal synchronization period, and the memory circuit 40 described later via the signal transmission paths S1 and S2.
8 and 409.
【００１７】また、信号伝送路Ｓ４、Ｓ５はゲート回路
４０４、４０５に接続されており、該ゲート回路４０
４、４０５は前記ゲート回路４０２、４０３と同様に、
１水平同期期間毎に交互に切り換えてゲートを開く様に
構成されており、後述の記憶回路４０８、４０９より前
記信号伝送路Ｓ４、Ｓ５を介して出力されるディジタル
データを１水平同期間期毎に交互にＤ／Ａ変換器４１３
に供給し、該Ｄ／Ａ変換器４１３では供給されるディジ
タルデータをアナログ化し、例えばテレビジョンモニタ
装置等の不図示の表示部に水平同期信号及び垂直同期信
号と共に供給される。The signal transmission lines S4 and S5 are connected to gate circuits 404 and 405, respectively.
4, 405, like the gate circuits 402, 403,
The gate is opened alternately by switching every horizontal synchronization period, and the digital data output from the storage circuits 408 and 409 described later via the signal transmission paths S4 and S5 is transferred every horizontal synchronization period. Alternately to the D / A converter 413
The D / A converter 413 converts the supplied digital data into an analog signal and supplies it to a display unit (not shown) such as a television monitor together with a horizontal synchronizing signal and a vertical synchronizing signal.
【００１８】尚、ゲート回路４０２はゲート回路４０５
と、ゲート回路４０３はゲート回路４０４と連動して、
ゲートを開く様に構成されている。The gate circuit 402 is a gate circuit 405.
Then, the gate circuit 403 works in conjunction with the gate circuit 404,
It is configured to open the gate.
【００１９】また、ゲート回路４０６には不図示のシス
テムコントローラより正像表示モード（Ｎｏｒｍａｌ）
か鏡像表示モード（Ｍｉｒｒｏｒ）かを指示する為のＮ
／Ｍ信号と前記１／２分周器４０１から水平同期信号を
１／２分周した信号とが入力されており、前記Ｎ／Ｍ信
号により鏡像表示モードが指示されている時には、可逆
カウンタ４１０の計数動作を１水平同期期間毎にカウン
トアップ動作とカウントダウン動作とを切り換え、ま
た、前記Ｎ／Ｍ信号により正像表示モードが指示されて
いる時には、可逆カウンタ４１０の計数動作をカウント
アップ動作のみを行う様に構成されている。In the gate circuit 406, a normal image display mode (Normal) is displayed by a system controller (not shown).
N for instructing whether to use the mirror image display mode (Mirror)
/ M signal and a signal obtained by dividing the horizontal synchronizing signal by 1/2 from the 1/2 frequency divider 401 are input, and when the mirror image display mode is instructed by the N / M signal, the reversible counter 410 The count operation of the reversible counter 410 is switched between the count-up operation and the count-down operation for each horizontal synchronization period, and when the normal image display mode is instructed by the N / M signal, only the count-up operation of the reversible counter 410 Is configured to do.
【００２０】また、ゲート回路４０７にも前記水平同期
信号とＮ／Ｍ信号とが入力されており、前記Ｎ／Ｍ信号
により正像表示モードが指示されている時には、前記可
逆カウンタ４０１を水平同期信号に同期してクリアし、
また、前記Ｎ／Ｍ信号により鏡像表示モードが指示され
ている時には、前記可逆カウンタ４０１をクリアしない
様に構成されている。The horizontal synchronizing signal and the N / M signal are also input to the gate circuit 407. When the normal image display mode is instructed by the N / M signal, the reversible counter 401 is horizontally synchronized. Clear in sync with the signal,
The reversible counter 401 is not cleared when the mirror image display mode is instructed by the N / M signal.
【００２１】尚、前記可逆カウンタ４１０は、不図示の
同期信号発生器より発生されるクロック信号に同期して
カウント動作を行っており、該可逆カウンタ４０１にお
ける計数出力は信号伝送路Ｓ３を介して記憶回路４０
８、４０９のアドレス指定端子に供給される様に構成さ
れている。The reversible counter 410 performs a counting operation in synchronization with a clock signal generated by a synchronizing signal generator (not shown), and the count output of the reversible counter 401 is transmitted via a signal transmission line S3. Storage circuit 40
It is configured to be supplied to 8, 409 addressing terminals.
【００２２】一方、ゲート回路４１１、４１２には前記
クロック信号と前記１／２分周器４０１から水平同期信
号を１／２分周した信号とが供給されており、該ゲート
回路４１１、４１２からは前記記憶回路４０８、４０９
におけるディジタルデータの読み出し動作及びディジタ
ルデータの書き込み動作を制御する為のクロック信号が
出力される様に構成されており、前記記憶回路４０８、
４０９では夫々ディジタルデータの書き込み動作とディ
ジタルデータの読み出し動作とが１水平同期期間毎に交
互に切り換えて行われる。On the other hand, the gate circuits 411 and 412 are supplied with the clock signal and a signal obtained by dividing the horizontal synchronizing signal by ½ from the ½ divider 401, and the gate circuits 411 and 412 are supplied with the clock signals. Is the storage circuits 408 and 409.
Is configured to output a clock signal for controlling the digital data read operation and the digital data write operation in the memory circuit 408.
In 409, the digital data write operation and the digital data read operation are alternately switched every horizontal synchronization period.
【００２３】以下、図２に示した構成の動作について説
明する。The operation of the configuration shown in FIG. 2 will be described below.
【００２４】図２において、まず、Ｎ／Ｍ信号により鏡
像表示モードが指示されている時に、１／２分周器４０
１の出力端子Ｑより出力されている信号が１水平同期期
間ハイレベルとなると、この期間中、ゲート回路４０３
はゲートを開いた状態となり、Ａ／Ｄ変換器４００より
出力されるディジタルデータは信号伝送路Ｓ２に送出さ
れ、該信号伝送路Ｓ２を介して記憶回路４０９に供給さ
れる。Referring to FIG. 2, first, when the mirror image display mode is instructed by the N / M signal, the 1/2 frequency divider 40 is used.
When the signal output from the output terminal Q of 1 becomes high level during one horizontal synchronization period, the gate circuit 403 is supplied during this period.
Is opened, and the digital data output from the A / D converter 400 is sent to the signal transmission path S2 and supplied to the memory circuit 409 via the signal transmission path S2.
【００２５】尚、この時、ゲート回路４１１はゲートを
閉じた状態となり、ゲート回路４１２はゲートを開いた
状態となる為、該ゲート回路４１２を介してクロック信
号が記憶回路４０９の書き込みクロック信号入力端子Ｗ
に供給され、前記Ａ／Ｄ変換器４００から供給されるデ
ィジタルデータは記憶回路４０９に書き込まれる。At this time, the gate circuit 411 is closed and the gate circuit 412 is opened. Therefore, the clock signal is input to the memory circuit 409 via the gate circuit 412. Terminal W
And the digital data supplied from the A / D converter 400 is written into the memory circuit 409.
【００２６】また、この時、記憶回路４０９の書き込み
アドレスは前記可逆カウンタ４１０における計数出力に
より指示されており、前記可逆カウンタ４１０における
計数動作はゲート回路４０６からの出力信号に従って、
まず、カウントアップする様に動作している。At this time, the write address of the memory circuit 409 is instructed by the count output of the reversible counter 410, and the counting operation of the reversible counter 410 is performed according to the output signal from the gate circuit 406.
First, it works to count up.
【００２７】一方、記憶回路４０８の読み出しクロック
信号入力端子Ｒには前記ゲート回路４１２を介してクロ
ック信号が供給されている為、該記憶回路４０８からは
１水平同期期間前に書き込まれたディジタルデータが読
み出され、信号伝送路Ｓ４に出力され、この時、ゲート
回路４０４はゲートを開いた状態となり、ゲート回路４
０５はゲートを閉じた状態となる為、前記記憶回路４０
８から読み出され、信号伝送路Ｓ４に出力されたディジ
タルデータは該ゲート回路４０４を介してＤ／Ａ変換器
４１３に供給される事になる。On the other hand, since the clock signal is supplied to the read clock signal input terminal R of the memory circuit 408 via the gate circuit 412, the digital data written from the memory circuit 408 one horizontal synchronizing period before. Is read out and output to the signal transmission path S4. At this time, the gate circuit 404 is in a state where the gate is opened, and the gate circuit 4
Since 05 is in a state in which the gate is closed, the memory circuit 40
The digital data read out from No. 8 and output to the signal transmission line S4 is supplied to the D / A converter 413 via the gate circuit 404.
【００２８】尚、この時、記憶回路４０８の読み出しア
ドレスは前記可逆カウンタ４１０における計数出力によ
り指示されており、前記可逆カウンタ４１０における計
数動作はゲート回路４０６からの出力信号に従って、ま
ず、カウントアップする様に動作している。At this time, the read address of the memory circuit 408 is instructed by the count output of the reversible counter 410, and the counting operation of the reversible counter 410 first counts up according to the output signal from the gate circuit 406. Is working like.
【００２９】そして、１水平同期期間後には、前記１／
２分周器４０１の出力端子Ｑより出力されている信号が
ローレベルとなり、この期間中、ゲート回路４０２はゲ
ートを開いた状態となり、Ａ／Ｄ変換器４００より出力
されるディジタルデータは信号伝送路Ｓ１に送出され、
該信号伝送路Ｓ１を介して記憶回路４０８に供給され
る。After one horizontal synchronization period, the above 1 /
The signal output from the output terminal Q of the divide-by-two frequency divider 401 becomes low level, the gate circuit 402 keeps its gate open during this period, and the digital data output from the A / D converter 400 is transmitted as a signal. Sent to road S1,
It is supplied to the memory circuit 408 via the signal transmission path S1.
【００３０】尚、この時、ゲート回路４１１はゲートを
開いた状態となり、ゲート回路４１２はゲートを閉じた
状態となる為、該ゲート回路４１１を介してクロック信
号が記憶回路４０８の書き込みクロック信号入力端子Ｗ
に供給され、前記Ａ／Ｄ変換器４００から供給されるデ
ィジタルデータは記憶回路４０８に書き込まれる。At this time, since the gate circuit 411 is in a state where the gate is opened and the gate circuit 412 is in a state where the gate is closed, the clock signal is input through the gate circuit 411 to the write clock signal input to the memory circuit 408. Terminal W
And the digital data supplied from the A / D converter 400 is written in the memory circuit 408.
【００３１】また、この時、記憶回路４０８の書き込み
アドレスは前記可逆カウンタ４１０における計数出力に
より指示されており、前記可逆カウンタ４１０における
計数動作はゲート回路４０６からの出力信号に従って、
今度は、１水平同期期間前のカウントアップ動作により
計数した値から順次カウントダウンする様に動作してい
る。At this time, the write address of the memory circuit 408 is instructed by the count output of the reversible counter 410, and the counting operation of the reversible counter 410 is performed according to the output signal from the gate circuit 406.
This time, it operates so as to sequentially count down from the value counted by the count-up operation one horizontal synchronization period before.
【００３２】一方、記憶回路４０９の読み出しクロック
信号入力端子Ｒには前記ゲート回路４１１を介してクロ
ック信号が供給されている為、該記憶回路４０９からは
１水平同期期間前に書き込まれたディジタルデータが読
み出され、信号伝送路Ｓ５に出力され、この時、ゲート
回路４０４はゲートを閉じた状態となり、ゲート回路４
０５はゲートを開いた状態となる為、前記記憶回路４０
９から読み出され、信号伝送路Ｓ５に出力されたディジ
タルデータは該ゲート回路４０５を介してＤ／Ａ変換器
４１３に供給される事になる。On the other hand, since the clock signal is supplied to the read clock signal input terminal R of the memory circuit 409 through the gate circuit 411, the digital data written from the memory circuit 409 one horizontal sync period before. Is read out and output to the signal transmission path S5. At this time, the gate circuit 404 is in a state in which the gate is closed, and the gate circuit 4
Since 05 has the gate opened, the storage circuit 40
The digital data read out from the No. 9 and output to the signal transmission line S5 is supplied to the D / A converter 413 via the gate circuit 405.
【００３３】尚、この時、記憶回路４０９の読み出しア
ドレスは前記可逆カウンタ４１０における計数出力によ
り指示されており、前記可逆カウンタ４１０における計
数動作はゲート回路４０６からの出力信号に従って、今
度は、１水平同期期間前のカウントアップ動作により計
数した値から順次カウントダウンする様に動作してい
る。At this time, the read address of the memory circuit 409 is instructed by the count output of the reversible counter 410, and the count operation of the reversible counter 410 follows the output signal from the gate circuit 406, this time by one horizontal. It operates so as to sequentially count down from the value counted by the count-up operation before the synchronization period.
【００３４】以上の様に、記憶回路４０８におけるディ
ジタルデータの書き込み／読み出し動作は、ディジタル
データの書き込み時には書き込みアドレスを順次カウン
トダウンしながらディジタルデータを書き込み、ディジ
タルデータの読み出し時には読み出しアドレスを順次カ
ウントアップしながらディジタルデータを読み出す様に
し、また、記憶回路４０９におけるディジタルデータの
書き込み／読み出し動作は、ディジタルデータの書き込
み時には書き込みアドレスを順次カウントアップしなが
らディジタルデータを書き込み、ディジタルデータの読
み出し時には読み出しアドレスを順次カウントダウンし
ながらディジタルデータを読み出す様にする事により、
各記憶回路４０８、４０９におけるディジタルデータの
書き込み順序と読み出し順序を逆にする事により、入力
される画像信号を鏡像変換し、鏡像画像信号として出力
する様にしている。As described above, in the digital data write / read operation in the memory circuit 408, the digital data is written while the write address is sequentially counted down when the digital data is written, and the read address is sequentially incremented when the digital data is read. However, the digital data is read out, and the digital data write / read operation in the memory circuit 409 is performed by writing the digital data while sequentially incrementing the write address when writing the digital data and sequentially reading the read address when reading the digital data. By reading digital data while counting down,
By reversing the writing order and the reading order of the digital data in each of the storage circuits 408 and 409, the input image signal is mirror-image converted and output as a mirror image signal.
【００３５】尚、Ｎ／Ｍ信号により正像表示モードが指
示されている時には、各記憶回路４０８、４０９に対す
るディジタルデータの書き込み動作を行う前に、ゲート
回路４０７からの出力信号によって必ず前記可逆カウン
タ４１０をクリアし、ゲート回路４０６からの出力信号
によって前記可逆カウンタ４１０をカウントアップする
様に構成されているので、各記憶回路４０８、４０９に
対するディジタルデータの書き込み時には、書き込みア
ドレスを”０”から順次カウントアップし、記憶回路４
０８、４０９にディジタルデータを書き込んで行き、各
記憶回路４０８、４０９からのディジタルデータの読み
出し時にも、読み出しアドレスを”０”から順次カウン
トアップし、記憶回路４０８、４０９からディジタルデ
ータを読み出す様に制御する事により、入力される画像
信号を鏡像変換せずに、そのまま出力する事によって正
像画像信号として出力する様にしている。When the normal image display mode is instructed by the N / M signal, the reversible counter is always output by the output signal from the gate circuit 407 before writing the digital data to the memory circuits 408 and 409. Since it is configured to clear 410 and count up the reversible counter 410 by the output signal from the gate circuit 406, when writing digital data to the memory circuits 408 and 409, the write address is sequentially changed from "0". Count up and memory circuit 4
Even when the digital data is written to the memory circuits 408 and 409 and the digital data is read from the memory circuits 408 and 409, the read address is sequentially incremented from “0” and the digital data is read from the memory circuits 408 and 409. By controlling, the input image signal is output as it is as a normal image signal by directly outputting it without being mirror-image converted.
【００３６】以上説明した様に、本実施例においては送
信画像信号を輝度信号（Ｙ）と２種類の色差信号（Ｒ−
Ｙ、Ｂ−Ｙ）により構成されるコンポーネント画像信号
とし、該送信画像信号を鏡像変換処理する際に、該コン
ポーネント画像信号におけるＹ信号に関しては、１系統
の鏡像変換回路により鏡像変換処理を行い、Ｙ信号より
周波数帯域の狭い色差信号Ｒ−Ｙ、Ｂ−Ｙに関しては、
Ｙ信号におけるサンプリング周期を２倍のサンプリング
周期にて粗くサンプリングし、更にサンプリングされた
Ｒ−Ｙ信号とＢ−Ｙ信号とを交互に切り換え、点順次色
差信号に変換してから１系統の鏡像変換回路により鏡像
変換処理を行う様に構成した事により、従来、３系統必
要であった鏡像変換回路を２系統の鏡像変換回路にて、
従来と同等の効果を得られる様に構成する事ができ、シ
ステムの構成及び回路規模を簡略化し、コストの低減を
図る事ができる様になる。As described above, in this embodiment, the transmission image signal is a luminance signal (Y) and two types of color difference signals (R-
Y, B-Y), and when the transmission image signal is subjected to mirror image conversion processing, the Y signal in the component image signal is subjected to mirror image conversion processing by one system of mirror image conversion circuit, Regarding the color difference signals RY and BY having a narrower frequency band than the Y signal,
The sampling cycle of the Y signal is roughly sampled at twice the sampling cycle, and the sampled RY signal and BY signal are alternately switched and converted into a dot-sequential color difference signal before one-system mirror image conversion. Since the circuit is configured to perform the mirror image conversion processing, the mirror image conversion circuit, which has conventionally required three systems, is replaced by the two systems of mirror image conversion circuits.
It can be configured to obtain the same effect as the conventional one, the system configuration and the circuit scale can be simplified, and the cost can be reduced.
【００３７】尚、本実施例では色差信号Ｒ−Ｙ、Ｂ−Ｙ
をＹ信号におけるサンプリング周期の２倍の周期でサン
プリングし、点順次色差信号に変換してから鏡像変換処
理を行っているが、色差信号Ｒ−Ｙ、Ｂ−ＹをＹ信号に
おけるサンプリング周期の４倍の周期でサンプリング
し、点順次色差信号に変換してから鏡像変換処理を行う
様に構成しても同様の効果を得る事ができる。In this embodiment, the color difference signals R-Y and B-Y are used.
Is sampled at a cycle twice as long as the sampling cycle of the Y signal, and is converted into the dot-sequential color difference signal before the mirror image conversion process. However, the color difference signals RY and BY are 4 times the sampling cycle of the Y signal. The same effect can be obtained even if the mirror image conversion processing is performed after sampling is performed at a double cycle and converted into a dot-sequential color difference signal.
【００３８】[0038]
【発明の効果】以上説明した様に、本発明によれば、簡
単かつ低コストな構成により、任意の画像に対応した画
像信号を該画像を鏡に映した鏡像に対応した鏡像画像信
号に変換処理する事ができる画像信号処理装置を提供す
る事ができる様になる。As described above, according to the present invention, an image signal corresponding to an arbitrary image is converted into a mirror image signal corresponding to a mirror image of the image with a simple and low-cost structure. It becomes possible to provide an image signal processing device capable of processing.
【図１】本発明の一実施例として、本発明を適用した画
像信号処理装置の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an image signal processing apparatus to which the present invention has been applied, as an embodiment of the present invention.
【図２】図１に示す鏡像変換回路の構成を示すブロック
図である。FIG. 2 is a block diagram showing a configuration of a mirror image conversion circuit shown in FIG.
１０１ 鏡像変換回路 １０２ 鏡像変換回路 １０３ スイッチ １０４ スイッチ １０５ １／２分周器 101 mirror image conversion circuit 102 mirror image conversion circuit 103 switch 104 switch 105 1/2 divider
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30470491AJPH05145842A (en) | 1991-11-20 | 1991-11-20 | Picture signal processor |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30470491AJPH05145842A (en) | 1991-11-20 | 1991-11-20 | Picture signal processor |
| Publication Number | Publication Date |
|---|---|
| JPH05145842Atrue JPH05145842A (en) | 1993-06-11 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30470491APendingJPH05145842A (en) | 1991-11-20 | 1991-11-20 | Picture signal processor |
| Country | Link |
|---|---|
| JP (1) | JPH05145842A (en) |
| Publication | Publication Date | Title |
|---|---|---|
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