【０００１】（目次） ・産業上の利用分野 ・従来の技術（図６） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用（図１，図２） ・実施例（図３，図４，図５） ・発明の効果(Table of contents) -Industrial application field-Conventional technology (Fig. 6) -Problems to be solved by the invention-Means for solving the problem-Action (Figs. 1 and 2) -Examples (Fig. (3, Fig. 4, Fig. 5) ・ Effects of the invention
【０００２】[0002]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、半導体基板に浅いイオン注
入層を形成する工程を含む半導体装置の製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a step of forming a shallow ion implantation layer on a semiconductor substrate.
【０００３】近年、半導体装置の高密度化，高性能化に
伴い、浅い導電型領域層を形成することが要望されてい
る。このような方法として、イオン注入を行い半導体基
板の表層を非晶質化した後、導電型不純物を導入する方
法がある。In recent years, with the increase in density and performance of semiconductor devices, it has been desired to form a shallow conductive type region layer. As such a method, there is a method in which ion implantation is performed to amorphize the surface layer of the semiconductor substrate and then conductivity type impurities are introduced.
【０００４】[0004]
【従来の技術】従来、導電型領域層の形成には、制御性
に優れるイオン注入法が用いられている。しかし、注入
された粒子はチャネリングを起こすため、理論値よりも
深くまで分布してしまい、浅い導電型領域層を得ること
は困難である。このため、チャネリングを防止すべく、
イオン注入を行い半導体基板の表層を非晶質化した後、
導電型不純物を導入する方法がある。これにより、イオ
ン注入時に浅い注入領域層を得ることが可能となった。
このような公知例として、例えば、特開昭62-36866, 特
開平2-2117及び特開平3-11731 等が挙げられる。2. Description of the Related Art Conventionally, an ion implantation method excellent in controllability has been used for forming a conductive type region layer. However, since the injected particles cause channeling, they are distributed deeper than the theoretical value, and it is difficult to obtain a shallow conductive type region layer. Therefore, to prevent channeling,
After ion implantation to amorphize the surface layer of the semiconductor substrate,
There is a method of introducing conductivity type impurities. This makes it possible to obtain a shallow implantation region layer during ion implantation.
Examples of such known examples include JP-A-62-36866, JP-A-2-2117, and JP-A-3-17331.
【０００５】図６（ａ）〜（ｃ）は，従来例の導電型領
域層の形成について説明する断面図である。まず、Si基
板１にSi粒子を含む中性粒子をイオン注入し、Si基板１
の表層に非晶質層２を形成する（図６（ａ））。FIGS. 6A to 6C are sectional views for explaining the formation of the conductive type region layer in the conventional example. First, neutral particles including Si particles are ion-implanted into the Si substrate 1 and the Si substrate 1
The amorphous layer 2 is formed on the surface layer of (FIG. 6A).
【０００６】次に、非晶質層２内に又は非晶質層２を介
して導電型不純物粒子をイオン注入し、イオン注入層３
ａを形成する（図６（ｂ））。次いで、加熱処理により
イオン注入層３ａの導電型不純物粒子を活性化するとと
もに拡散し、導電型領域層３を形成する（図６
（ｃ））。Next, conductive type impurity particles are ion-implanted into or through the amorphous layer 2 to form the ion-implanted layer 3
a is formed (FIG. 6B). Then, the conductivity type impurity particles of the ion implantation layer 3a are activated and diffused by heat treatment to form the conductivity type region layer 3 (FIG. 6).
(C)).
【０００７】[0007]
【発明が解決しようとする課題】ところで、上記の従来
例においては、Si基板１の表層を非晶質化するためのイ
オン注入により結晶欠陥が導入される。この結晶欠陥は
導電型不純物粒子の拡散を促進するため、イオン注入時
に浅いイオン注入層３ａが得られても、加熱処理を行っ
て再分布させた場合、理論的に求められる再分布の仕方
よりも広く、即ち深いところまで分布してしまう（図６
（ｃ））。従って、更なる微細化のため、一層浅い導電
型領域層３を形成する場合には問題がある。By the way, in the above conventional example, crystal defects are introduced by ion implantation for amorphizing the surface layer of the Si substrate 1. Since this crystal defect promotes the diffusion of the conductivity type impurity particles, even if the shallow ion-implanted layer 3a is obtained at the time of ion-implantation, when it is redistributed by the heat treatment, the re-distribution that is theoretically obtained may lead to Is also wide, that is, distributed even deep (Fig. 6
(C)). Therefore, there is a problem in forming the shallower conductivity type region layer 3 for further miniaturization.
【０００８】本発明は、かかる従来の問題点に鑑みてな
されたもので、浅いイオン注入層を形成するため非晶質
層を形成した場合でも、加熱処理による増速拡散を抑制
して、浅い導電型領域層を形成することができる半導体
装置の製造方法を提供することを目的とするものであ
る。The present invention has been made in view of the above conventional problems. Even when an amorphous layer is formed to form a shallow ion-implanted layer, the accelerated diffusion due to the heat treatment is suppressed, and the shallow ion-implanted layer is formed. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of forming a conductive type region layer.
【０００９】[0009]
【課題を解決するための手段】上記課題は、第１に、半
導体基板４に中性粒子のイオン注入を行って、前記半導
体基板４の表層に非晶質層５を形成する工程と、前記非
晶質層５を介して前記半導体基板４に導電型不純物粒子
をイオン注入し、イオン注入層６ａを形成する工程と、
前記非晶質層５上にキャップ層７を形成した後、加熱処
理して前記イオン注入層６ａの導電型不純物粒子を活性
化する又は活性化するとともに拡散し、導電型領域層６
を形成する工程とを有することを特徴とする半導体装置
の製造方法によって達成され、第２に、前記キャップ層
７はポリシリコン膜，酸化膜又は窒化膜からなり、かつ
該キャップ層７をＣＶＤ法により形成することを特徴と
する第１の発明に記載の半導体装置の製造方法によって
達成され、第３に、前記中性粒子はシリコン粒子であ
り、かつ前記イオン注入のドーズ量は４×１０14ｃｍ-2
以下であることを特徴とする第１又は第２の発明に記載
の記載の半導体装置の製造方法によって達成され、第４
に、前記中性粒子はゲルマニウム粒子であり、かつ前記
イオン注入のドーズ量は２×１０14ｃｍ-2以下であるこ
とを特徴とする第１又は第２の発明に記載の記載の半導
体装置の製造方法によって達成され、第５に、前記導電
型不純物粒子はボロン（Ｂ）粒子又はＢＦ2粒子である
ことを特徴とする第１，第２，第３又は第４の発明に記
載の半導体装置の製造方法によって達成され、第６に、
前記加熱処理の温度は６００℃以上、８００℃以下であ
ることを特徴とする第１，第２，第３，第４又は第５の
発明に記載の半導体装置の製造方法によって達成され
る。The above-mentioned problems are as follows. First, a step of performing ion implantation of neutral particles into the semiconductor substrate 4 to form an amorphous layer 5 on the surface layer of the semiconductor substrate 4, Ion-implanting conductive type impurity particles into the semiconductor substrate 4 through the amorphous layer 5 to form an ion-implanted layer 6a,
After forming the cap layer 7 on the amorphous layer 5, heat treatment is performed to activate or diffuse the conductivity type impurity particles of the ion implantation layer 6a, and the conductivity type region layer 6 is formed.
And a cap layer 7 is formed of a polysilicon film, an oxide film, or a nitride film, and the cap layer 7 is formed by a CVD method. It is achieved by the method for manufacturing a semiconductor device according to the first aspect of the present invention, and thirdly, the neutral particles are silicon particles, and the dose amount of the ion implantation is 4 × 1014. cm-2
This is achieved by the method for manufacturing a semiconductor device according to the first or second invention, characterized in that
In the semiconductor device according to the first or second invention, the neutral particles are germanium particles, and a dose amount of the ion implantation is 2 × 1014 cm−2 or less. Fifth, the semiconductor device according to the first, second, third or fourth aspect of the present invention is achieved by a manufacturing method, and fifthly, the conductivity type impurity particles are boron (B) particles or BF2 particles. And the sixth,
The temperature of the heat treatment is 600 ° C. or higher and 800 ° C. or lower, which is achieved by the method for manufacturing a semiconductor device according to the first, second, third, fourth or fifth invention.
【００１０】[0010]
【作用】図１（ａ）〜（ｄ），図２は本願発明者の実験
結果を示す図で、それぞれ実験に用いた試料の作成方法
について説明する図、及び、加熱処理により再分布させ
た後の導電型不純物分布について示す図である。1 (a) to 1 (d) and FIG. 2 are diagrams showing the results of experiments conducted by the inventor of the present application, which are diagrams for explaining the method of preparing the samples used in the experiments and redistributed by heat treatment. It is a figure which shows the conductivity type impurity distribution after.
【００１１】（１）実験に用いた試料は、図１（ａ）〜
（ｄ）に示すように、次のようにして作成された。即
ち、 （ａ）ｎ型のSi基板からなる半導体基板４に、打ち込み
エネルギ４０keV ，ドーズ量２×１０14ｃｍ-2でSi粒子
からなる中性粒子をイオン注入して半導体基板４の表層
に非晶質層５を形成する（図１（ａ））。 （ｂ）打ち込みエネルギ１０keV ，ドーズ量３×１０13
ｃｍ-2でＢＦ2 粒子からなる導電型不純物粒子をイオン
注入してイオン注入層６ａを形成する（図１（ｂ））。 （ｃ）ＣＶＤ法により膜厚1000ÅのSiO2膜からなるキャ
ップ層７を形成する（図１（ｃ））。 （ｄ）温度８００℃，時間３０分の加熱処理を行い、イ
オン注入層６ａの導電型不純物粒子を活性化するととも
に再分布させて導電型領域層６を形成する（図１
（ｄ））。(1) The samples used in the experiment are shown in FIGS.
As shown in (d), it was prepared as follows. That is, (a) the semiconductor substrate 4 made of an n-type Si substrate is ion-implanted with neutral particles made of Si particles at an implantation energy of 40 keV and a dose amount of 2 × 1014 cm−2 , so that the surface layer of the semiconductor substrate 4 is not exposed. A crystalline layer 5 is formed (FIG. 1 (a)). (B) Implantation energy 10 keV, dose amount 3 × 1013
The ion-implanted layer 6a is formed by ion-implanting conductive impurity particles composed of BF2 particles at a cm−2 (FIG. 1B). (C) The cap layer 7 made of a SiO2 film having a film thickness of 1000 Å is formed by the CVD method (FIG. 1C). (D) A heat treatment at a temperature of 800 ° C. for 30 minutes is performed to activate and redistribute the conductive impurity particles of the ion-implanted layer 6a to form the conductive region layer 6 (FIG. 1).
(D)).
【００１２】（２）実験結果 図２は実験結果を示す図で、Si基板４の表面からの深さ
ｘ（横軸）に対する導電型不純物濃度（縦軸）の分布を
示している。なお、比較のため、キャップ層７を形成し
ない従来例の場合についても示す。図２によれば、深さ
1500〜2000Åのところで顕著に現れているように、従来
例の場合と比較して増速拡散が抑制されることが判明し
た。(2) Experimental Results FIG. 2 shows the experimental results, showing the distribution of the conductivity type impurity concentration (vertical axis) with respect to the depth x (horizontal axis) from the surface of the Si substrate 4. For comparison, the case of the conventional example in which the cap layer 7 is not formed is also shown. According to Figure 2, depth
As is apparent from 1500 to 2000Å, it was found that the enhanced diffusion was suppressed compared to the case of the conventional example.
【００１３】これは、キャップ層７の形成により、Si基
板４側の欠陥の移動が抑えられる。増速拡散はこの欠陥
の移動時に生ずるので、キャップ層７を形成することに
より拡散は抑えられる。The formation of the cap layer 7 suppresses the movement of defects on the Si substrate 4 side. Since enhanced diffusion occurs when this defect moves, diffusion is suppressed by forming the cap layer 7.
【００１４】なお、結晶欠陥の導入を抑えるため、非晶
質層５の形成のための中性粒子としてのＳｉ粒子のイオ
ン注入のドーズ量は４×１０14ｃｍ-2以下であることが
望ましい。また、ゲルマニウム（Ｇｅ）粒子の場合には
２×１０14ｃｍ-2以下であることが望ましい。更に、浅
い導電型領域層を形成するための加熱処理の温度は導電
型不純物が動きうる温度６００℃以上、再分布が余り広
がらないような温度８００℃以下であることが望まし
い。In order to suppress the introduction of crystal defects, the ion implantation dose of Si particles as neutral particles for forming the amorphous layer 5 is preferably 4 × 1014 cm-2 or less. .. Further, in the case of germanium (Ge) particles, it is desirable that it is 2 × 1014 cm−2 or less. Further, the temperature of the heat treatment for forming the shallow conductive type region layer is preferably 600 ° C. or higher at which the conductive impurities can move, and 800 ° C. or lower at which the redistribution does not spread very much.
【００１５】[0015]
【実施例】図３（ａ）〜（ｄ），図４（ｅ），（ｆ）
は、本発明の実施例の半導体基板に浅いＳ／Ｄ領域層を
形成する工程を含むＭＯＳトランジスタの製造方法につ
いて説明する断面図である。EXAMPLE FIG. 3 (a)-(d), FIG. 4 (e), (f)
FIG. 6 is a cross-sectional view illustrating a method of manufacturing a MOS transistor including a step of forming a shallow S / D region layer on a semiconductor substrate according to an example of the present invention.
【００１６】まず、図３（ａ）に示すように、不純物濃
度約１×１０17ｃｍ-3を有するｎ型のSi基板（半導体基
板）８の素子分離領域を選択的に酸化してフィールド酸
化膜９を形成する。続いて、フィールド酸化膜９により
囲まれた素子形成領域に熱酸化によりゲート絶縁膜とな
る膜厚約２００ÅのSiO2膜を形成した後、ゲート電極と
なる膜厚約3000Åのポリシリコン膜を形成する。次い
で、ポリシリコン膜及びSiO2膜をパターニングしてゲー
ト電極１１及びゲート絶縁膜１０を形成する。このと
き、次の工程の非晶質化を確実に行うため、ゲート電極
１１の両側のSi基板８を表出する。First, as shown in FIG. 3A, the element isolation region of the n-type Si substrate (semiconductor substrate) 8 having an impurity concentration of about 1 × 1017 cm-3 is selectively oxidized to perform field oxidation. The film 9 is formed. Subsequently, a SiO2 film having a film thickness of about 200 Å to be a gate insulating film is formed by thermal oxidation in an element formation region surrounded by the field oxide film 9, and then a polysilicon film having a film thickness of about 3000 Å to be a gate electrode is formed. To do. Next, the polysilicon film and the SiO2 film are patterned to form the gate electrode 11 and the gate insulating film 10. At this time, the Si substrate 8 on both sides of the gate electrode 11 is exposed in order to surely perform the amorphization in the next step.
【００１７】次に、ゲート電極１１及びフィールド酸化
膜９をマスクとしてゲート電極１１の両側の表出してい
るSi基板８に打ち込みエネルギ４０keV ，ドーズ量２×
１０14ｃｍ-2でSi粒子（中性粒子）をイオン注入して非
晶質層12ａ，12ｂを形成する（図３（ｂ））。Next, the gate electrode 11 and the field oxidation
Both sides of the gate electrode 11 are exposed using the film 9 as a mask
Energy of 40 keV into Si substrate 8 and dose 2 ×
1014cm-2Si particles (neutral particles) are ion-implanted with
Crystalline layers 12a and 12b are formed (FIG. 3B).
【００１８】次いで、同じ表出しているSi基板８に打ち
込みエネルギ１０keV ，ドーズ量３×１０13ｃｍ-2でＢ
Ｆ2 粒子（導電型不純物粒子）をイオン注入して、Ｓ／
Ｄ領域層となるイオン注入層13ａ，13ｂを形成する（図
３（ｃ））。Then, the same exposed Si substrate 8 was implanted with B at an implantation energy of 10 keV and a dose of 3 × 1013 cm-2 .
F2 particles (conductivity type impurity particles) are ion-implanted and S /
Ion implantation layers 13a and 13b to be the D region layers are formed (FIG. 3C).
【００１９】次に、ＳｉＨ4を用いたＣＶＤ法により膜
厚約5000ÅのSiO2膜（キャップ層）１４を形成する（図
３（ｄ））。このとき、SiO2膜１４を形成するのに熱酸
化を用いるのはイオン注入層13ａ，13ｂのＢＦ2 粒子又
はＢＦ2 粒子から遊離したＢ粒子が必要な深さ以上に再
分布するので、浅いＳ／Ｄ領域層を形成するためには好
ましくない。Next, a SiO2 film (cap layer) 14 having a film thickness of about 5000 Å is formed by the CVD method using SiH4 (FIG. 3D). At this time, thermal oxidation is used to form the SiO2 film 14 because the BF2 particles of the ion-implanted layers 13a and 13b or the B particles released from the BF2 particles are redistributed to a depth greater than a necessary depth, so that it is shallow. It is not preferable for forming the S / D region layer.
【００２０】次に、温度８００℃で３０分間加熱処理を
行い、イオン注入層13ａ，13ｂのＢＦ2 粒子又はＢＦ2
粒子から遊離したＢ粒子を活性化するとともに再分布さ
せる。これにより、深さ約1500Åのｐ型のＳ／Ｄ領域層
15ａ，15ｂが形成される（図４（ｅ））。この後、SiO2
膜１４を除去してもよいし、残しておいてもよい。Next, heat treatment is performed at a temperature of 800 ° C. for 30 minutes to obtain BF2 particles or BF2 particles in the ion implantation layers 13a and 13b.
The B particles released from the particles are activated and redistributed. As a result, a p-type S / D region layer with a depth of about 1500Å
15a and 15b are formed (FIG. 4E). After this, SiO2
The film 14 may be removed or may be left.
【００２１】次いで、SiO2膜１４を除去した場合は、Ｃ
ＶＤ法により新たに膜厚約5000ÅのSiO2膜１６を形成し
た後、又はSiO2膜１４を残した場合は続いて、Ｓ／Ｄ領
域層15ａ，15ｂ上のSiO2膜１４又は１６にコンタクトホ
ール17ａ，17ｂを形成する。その後、コンタクトホール
17ａ，17ｂ底部のＳ／Ｄ領域層15ａ，15ｂと接続するよ
うにＡｌ膜等からなるＳ／Ｄ電極18ａ，18ｂを形成する
とＭＯＳトランジスタが完成する（図４（ｆ））。Next, when the SiO2 film 14 is removed, C
After newly forming the SiO2 film 16 having a film thickness of about 5000Å by the VD method or when the SiO2 film 14 is left, the SiO2 film 14 or 16 on the S / D region layers 15a and 15b is subsequently contacted. The holes 17a and 17b are formed. Then the contact hole
MOS transistors are completed by forming S / D electrodes 18a and 18b made of an Al film or the like so as to be connected to the S / D region layers 15a and 15b at the bottoms of 17a and 17b (FIG. 4 (f)).
【００２２】以上のように、本発明の実施例によれば、
図３（ｃ）に示すように、表層が非晶質層１２となって
いるSi基板８にイオン注入により導入されたＢＦ2 粒子
（導電型不純物粒子）を、非晶質層１２上にキャップ層
１３を形成して（図３（ｄ））から、図４（ｅ）に示す
ように、加熱処理により活性化するとともに再分布して
いる。従って、非晶質層１２を形成するためイオン注入
を行った結果、結晶欠陥が生じていても、増速拡散を防
止し、再分布の広がりを抑制することができる。これに
より、浅いＳ／Ｄ領域層14ａ，14ｂを形成して、更なる
微細化を計ることができる。As described above, according to the embodiment of the present invention,
As shown in FIG. 3C, BF2 particles (conductivity-type impurity particles) introduced by ion implantation into the Si substrate 8 whose surface layer is the amorphous layer 12 are capped on the amorphous layer 12. After forming the layer 13 (FIG. 3D), as shown in FIG. 4E, the layer 13 is activated by heat treatment and redistributed. Therefore, even if a crystal defect is generated as a result of ion implantation to form the amorphous layer 12, accelerated diffusion can be prevented and spread of redistribution can be suppressed. Thereby, the shallow S / D region layers 14a and 14b can be formed and further miniaturization can be achieved.
【００２３】なお、上記の実施例では、中性粒子として
Si粒子を用いているがゲルマニウム（Ｇｅ）粒子を用い
てもよい。この場合には、結晶欠陥の導入を抑えるた
め、イオン注入のドーズ量は２×１０14ｃｍ-2以下であ
ることが望ましい。In the above embodiment, the neutral particles are
Although Si particles are used, germanium (Ge) particles may be used. In this case, the dose of ion implantation is preferably 2 × 1014 cm−2 or less in order to suppress the introduction of crystal defects.
【００２４】また、キャップ層としてSiO2膜１３を用い
ているが、ＣＶＤ法により形成された窒化膜や下地SiO2
膜／窒化膜の２層の膜を用いてもよい。また、ポリシリ
コン膜を用いることもできる。この場合、例えば、図５
（ａ），（ｂ）に示すように、バイポーラトランジスタ
のエミッタ領域層２０を形成するのに適用することがで
きる。即ち、エミッタ領域層となるイオン注入層20ａを
形成した後、キャップ層としてのポリシリコン膜１９を
形成する。続いて、加熱処理してイオン注入層20ａの導
電型不純物粒子を活性化及び再分布してエミッタ領域層
２０を形成する。使用したポリシリコン膜１９はそのま
まエミッタ引出し電極として用いてもよいし、除去して
新たにエミッタ引出し電極を形成してもよい。Further, although the SiO2 film 13 is used as the cap layer, a nitride film formed by the CVD method or an underlying SiO2 film is used.
A two-layer film of film / nitride film may be used. Alternatively, a polysilicon film can be used. In this case, for example, FIG.
It can be applied to form the emitter region layer 20 of a bipolar transistor as shown in (a) and (b). That is, after forming the ion implantation layer 20a to be the emitter region layer, the polysilicon film 19 as the cap layer is formed. Subsequently, heat treatment is performed to activate and redistribute the conductive impurity particles of the ion implantation layer 20a to form the emitter region layer 20. The used polysilicon film 19 may be used as it is as an emitter extraction electrode, or may be removed and a new emitter extraction electrode may be formed.
【００２５】[0025]
【発明の効果】以上のように、本発明の半導体装置の製
造方法によれば、表層が非晶質層となっている半導体基
板にイオン注入により導入された導電型不純物粒子を、
非晶質層上にキャップ層を形成してから加熱処理により
活性化するとともに再分布している。As described above, according to the method for manufacturing a semiconductor device of the present invention, conductive impurity particles introduced by ion implantation into a semiconductor substrate having an amorphous surface layer,
After the cap layer is formed on the amorphous layer, it is activated by heat treatment and redistributed.
【００２６】従って、非晶質層を形成するためイオン注
入を行った結果、結晶欠陥が生じていても、増速拡散を
防止し、再分布の広がりを抑制することができる。これ
により、浅い導電型領域層を形成して、更なる微細化を
計ることができる。Therefore, even if a crystal defect occurs as a result of ion implantation to form an amorphous layer, accelerated diffusion can be prevented and redistribution spread can be suppressed. As a result, a shallow conductivity type region layer can be formed and further miniaturization can be achieved.
【図１】本発明の半導体装置の製造方法について説明す
る原理断面図である。FIG. 1 is a principle cross-sectional view illustrating a method for manufacturing a semiconductor device of the present invention.
【図２】本発明の半導体装置の製造方法の作用・効果に
ついて説明する図である。FIG. 2 is a diagram for explaining the operation and effect of the method for manufacturing a semiconductor device of the present invention.
【図３】本発明の実施例のＭＯＳトランジスタの製造方
法について説明する断面図（その１）である。FIG. 3 is a cross-sectional view (1) for explaining the method of manufacturing a MOS transistor according to the embodiment of the present invention.
【図４】本発明の実施例のＭＯＳトランジスタの製造方
法について説明する断面図（その２）である。FIG. 4 is a sectional view (No. 2) for explaining the method of manufacturing the MOS transistor according to the embodiment of the present invention.
【図５】本発明の他の実施例のバイポーラトランジスタ
の製造方法について説明する断面図である。FIG. 5 is a cross-sectional view illustrating a method of manufacturing a bipolar transistor according to another embodiment of the present invention.
【図６】従来例の半導体装置の製造方法について説明す
る図である。FIG. 6 is a diagram illustrating a method of manufacturing a conventional semiconductor device.
４ 半導体基板、 ５，12ａ，12ｂ 非晶質層、 ６ 導電型領域層、 ６ａ，13ａ，13ｂ，20ａ イオン注入層、 ７ キャップ層、 ８ Si基板（半導体基板）、 ９ フィールド酸化膜、 １０ ゲート絶縁膜、 １１ ゲート電極、 １４ SiO2膜（キャップ層）、 15ａ，15ｂ Ｓ／Ｄ領域層（導電型領域層）、 １６ SiO2膜、 17ａ，17ｂ コンタクトホール、 18ａ，18ｂ Ｓ／Ｄ電極、 １９ ポリシリコン膜（キャップ層）、 ２０ エミッタ領域層。4 semiconductor substrate, 5, 12a, 12b amorphous layer, 6 conductivity type region layer, 6a, 13a, 13b, 20a ion implantation layer, 7 cap layer, 8 Si substrate (semiconductor substrate), 9 field oxide film, 10 gate Insulating film, 11 gate electrode, 14 SiO2 film (cap layer), 15a, 15b S / D region layer (conductive type region layer), 16 SiO2 film, 17a, 17b contact hole, 18a, 18b S / D electrode, 19 polysilicon film (cap layer), 20 emitter region layer.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30057891AJPH05136075A (en) | 1991-11-15 | 1991-11-15 | Method for manufacturing semiconductor device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30057891AJPH05136075A (en) | 1991-11-15 | 1991-11-15 | Method for manufacturing semiconductor device |
| Publication Number | Publication Date |
|---|---|
| JPH05136075Atrue JPH05136075A (en) | 1993-06-01 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30057891AWithdrawnJPH05136075A (en) | 1991-11-15 | 1991-11-15 | Method for manufacturing semiconductor device |
| Country | Link |
|---|---|
| JP (1) | JPH05136075A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182336A (en)* | 2009-03-31 | 2009-08-13 | Renesas Technology Corp | Method of manufacturing semiconductor device |
| US7960281B2 (en) | 2002-11-20 | 2011-06-14 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7960281B2 (en) | 2002-11-20 | 2011-06-14 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US8372747B2 (en) | 2002-11-20 | 2013-02-12 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US8586475B2 (en) | 2002-11-20 | 2013-11-19 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US8809186B2 (en) | 2002-11-20 | 2014-08-19 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US9209191B2 (en) | 2002-11-20 | 2015-12-08 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US9412867B2 (en) | 2002-11-20 | 2016-08-09 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US9614081B2 (en) | 2002-11-20 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US9847417B2 (en) | 2002-11-20 | 2017-12-19 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| US12198987B2 (en) | 2002-11-20 | 2025-01-14 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| JP2009182336A (en)* | 2009-03-31 | 2009-08-13 | Renesas Technology Corp | Method of manufacturing semiconductor device |
| Publication | Publication Date | Title |
|---|---|---|
| JPH05183159A (en) | Semiconductor device and manufacturing method thereof | |
| CN1841680A (en) | Semiconductor device and manufacturing method thereof | |
| JP3199452B2 (en) | Method of manufacturing P buried layer for PNP device | |
| JPH09135025A (en) | Method for manufacturing semiconductor device | |
| JP3189872B2 (en) | Method for forming triple well of semiconductor device | |
| JPH08321511A (en) | Method for manufacturing vertical bipolar transistor | |
| JP2003142420A (en) | Manufacturing method of integrated circuit | |
| US5443994A (en) | Method of fabricating a semiconductor device having a borosilicate glass spacer | |
| US6057209A (en) | Semiconductor device having a nitrogen bearing isolation region | |
| JPH05136075A (en) | Method for manufacturing semiconductor device | |
| JPH04225568A (en) | Contact structure of semiconductor device and manufacture thereof | |
| JPH05304158A (en) | Semiconductor device and manufacturing method thereof | |
| JP2850813B2 (en) | Method for manufacturing semiconductor device | |
| JP2920912B2 (en) | Method for manufacturing semiconductor device | |
| JPH04196525A (en) | Manufacture of semiconductor device | |
| JPH04255233A (en) | Semiconductor device and manufacture thereof | |
| JP3523627B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH05166823A (en) | Method for manufacturing semiconductor device | |
| JP3041886B2 (en) | Method for manufacturing semiconductor device | |
| JP2846329B2 (en) | Method for manufacturing semiconductor device | |
| JP2576664B2 (en) | Method for manufacturing NPN transistor | |
| JP3384439B2 (en) | Method for manufacturing semiconductor device | |
| JPH11204783A (en) | Semiconductor device and manufacturing method thereof | |
| JP2626485B2 (en) | Method for manufacturing semiconductor device | |
| JPH0727916B2 (en) | Semiconductor device manufacturing method |
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination | Free format text:JAPANESE INTERMEDIATE CODE: A300 Effective date:19990204 |