【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にデータバスを有する半導体集積回路装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having a data bus.
【０００２】[0002]
【従来の技術】従来のこの種の半導体集積回路装置（以
下、ＩＣと記す）におけるデータバス部分の構成を、半
導体記憶装置を例にして、図４に示す。図４を参照する
と、このデータバス部分は、デジット線信号Ｄをゲート
入力とするインバータ１と、このインバータ１の出力を
ゲートに受けるＮチャンネルＭＯＳ電界効果トランジス
タＮ1（以後、ＮＭＯＳトラジスタと記す）と、このＮ
ＭＯＳトランジスタＮ1のドレインとＮＭＯＳトランジ
スタＮ2のソースとが接続されている。ＮＭＯＳトラン
ジスタＮ1のソースは、接地ライン２に接続されてい
る。ＮＭＯＳトランジスタＮ2は、ゲートにポインタ信
号Ｓが入力され、ドレインがデータバス３に接続されて
いる。このデータバス３には、ＰチャンネルＭＯＳ電界
効果トランジスタ（以後、ＰＭＯＳトランジスタと記
す）Ｐ1のドレインが接続されている。ＰＭＯＳトラン
ジスタＰ1は、ゲートにバスプリチャージ信号ＰＲが入
力され、ソースが高位電源ライン４に接続されている。
データバス３とＰＭＯＳトランジスタＰ1のドレインと
の接続点には直列２段のインバータ５および６が接続さ
れている。これ等のインバータ５および６は、バッファ
としての作用をするものである。2. Description of the Related Art FIG. 4 shows a structure of a data bus portion in a conventional semiconductor integrated circuit device (hereinafter referred to as an IC) of this type, taking a semiconductor memory device as an example. Referring to FIG. 4, the data bus portion includes an inverter 1 having a digit line signal D as a gate input, and an N-channel MOS field effect transistor N1 (hereinafter referred to as an NMOS transistor) which receives the output of the inverter 1 at its gate. And this N
The drain of the MOS transistor N1 and the source of the NMOS transistor N2 are connected. The source of the NMOS transistor N1 is connected to the ground line 2. The pointer signal S is input to the gate of the NMOS transistor N2 , and the drain thereof is connected to the data bus 3. A drain of a P-channel MOS field effect transistor (hereinafter referred to as a PMOS transistor) P1 is connected to the data bus 3. The PMOS transistor P1 has a gate to which the bus precharge signal PR is input and a source connected to the high potential power line 4.
Inverters 5 and 6 in two stages in series are connected to a connection point between the data bus 3 and the drain of the PMOS transistor P1 . These inverters 5 and 6 act as buffers.
【０００３】尚、図４にはＮＭＯＳトランジスタＮ1お
よびＮ2からなる１デジット線の回路を１個しか描いて
ないが、実際には、任意のｎ個の回路がデータバス３に
接続されていることは、いうまでもない。Although only one 1-digit line circuit composed of the NMOS transistors N1 and N2 is shown in FIG. 4, in actuality, arbitrary n circuits are connected to the data bus 3. Needless to say.
【０００４】以下に、このデータバス部分の動作につい
て述べる。図５（ａ）および（ｂ）には、このデータバ
ス部分の各信号のタイミング図である。The operation of the data bus portion will be described below. 5 (a) and 5 (b) are timing charts of each signal of the data bus portion.
【０００５】先ず、図５（ａ）に示すように、デジット
線信号Ｄが“Ｌ”レベルであるとする。この状態で、バ
スプリチャージ信号ＰＲの“Ｌ”レベルワンショットパ
ルスでデータバス３を“Ｈ”レベルにプリチャージす
る。その後、ポインタ信号Ｓが“Ｈ”レベルになりＮＭ
ＯＳトランジスタＮ2をオンする。この時、ＮＭＯＳト
ランジスタＮ1がオンしているので、データバス３の
“Ｈ”レベルは接地ライン２へぬけて“Ｌ”レベルにな
る。First, it is assumed that the digit line signal D is at "L" level as shown in FIG. In this state, the data bus 3 is precharged to the "H" level by the "L" level one-shot pulse of the bus precharge signal PR. After that, the pointer signal S becomes "H" level and NM
The OS transistor N2 is turned on. At this time, since the NMOS transistor N1 is on, the “H” level of the data bus 3 goes to the ground line 2 and becomes the “L” level.
【０００６】次に、図５（ｂ）に示すように、デジット
線Ｄが“Ｈ”レベルであるとする。この状態でバスプリ
チャージ信号ＰＲの“Ｌ”レベルワンショットパルスで
データバス３を“Ｈ”レベルにプリンチャージする。そ
の後ポインタ信号Ｓが“Ｈ”レベルになりＮＭＯＳトラ
ンジスタＮ2をオンする。ところがこの時は、ＮＭＯＳ
トランジスタＮ1がオフしているので、データバス３の
“Ｈ”レベルは接地ラインへぬけず、図５（ｂ）に示す
ように、“Ｈ”レベルが保たれる。Next, as shown in FIG. 5B, it is assumed that the digit line D is at "H" level. In this state, the data bus 3 is precharged to the "H" level by the "L" level one-shot pulse of the bus precharge signal PR. After that, the pointer signal S goes to "H" level to turn on the NMOS transistor N2 . However, at this time, NMOS
Since the transistor N1 is off, the “H” level of the data bus 3 does not pass to the ground line, and the “H” level is maintained as shown in FIG. 5B.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来のＩＣで
は、データバス部分において、デジット線信号Ｄが
“Ｌ”レベルの場合、ＮＭＯＳトランジスタＮ1がオン
状態である。この時、ポインタ信号Ｓが“Ｈ”レベルに
なるので、ＮＭＯＳトランジスタＮ2がオンする。よっ
て、データバス３はＮＭＯＳトランジスタＮ1およびＮ
2により、常に接地電位にひかれる。In the conventional IC described above, in the data bus portion, when the digit line signal D is at "L" level, the NMOS transistor N1 is in the ON state. At this time, the pointer signal S becomes "H" level, NMOS transistor N2 is turned on. Therefore, the data bus 3 is connected to the NMOS transistors N1 and N.
2 always pulls to ground potential.
【０００８】ところが、デジット線信号Ｄが“Ｈ”レベ
ルの場合は、ＮＭＯＳトランジスタＮ1はオフ状態であ
る。この時、ポインタ信号Ｓが“Ｈ”レベルになってＮ
ＭＯＳトランジスタＮ2がオンするのであるが、データ
バス３は、ＮＭＯＳトランジスタＮ1がオフしているた
め、接地ライン２にひかれることはなく“Ｈ”レベルが
保たれる。However, when the digit line signal D is at "H" level, the NMOS transistor N1 is off. At this time, the pointer signal S becomes "H" level and N
Although the MOS transistor N2 is turned on, the data bus 3 is kept at the “H” level without being caught by the ground line 2 because the NMOS transistor N1 is turned off.
【０００９】しかしながら、この場合、データバス３が
フローティング状態であるため、外部からのクロックが
とまって内部の動作が停止すると、データバス３の
“Ｈ”レベルは、電流のリークにより時間がたつにつれ
て次第に“Ｌ”レベルになって行って、ついには誤動作
するに至る。In this case, however, since the data bus 3 is in a floating state, if the clock from the outside stops and the internal operation is stopped, the "H" level of the data bus 3 will change with time due to current leakage. The level gradually becomes "L", and finally a malfunction occurs.
【００１０】[0010]
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、少なくとも、データバスと、このデータ
バスと高位電源端子との間に設けられデータバスをハイ
レベルにプリチャージする第１のＰチャンネルＭＯＳ電
界効果トランジスタとを含む半導体集積回路装置におい
て、前記データバスは、データバスと高位電源端子との
間に設けられ前記データバスの信号とは逆位相の信号を
ゲートに受けて前記データバスをハイレベルにプリチャ
ージする第２のＰチャンネルＭＯＳ電界効果トランジス
タを有することを特徴としている。According to a first aspect of the present invention, there is provided a semiconductor integrated circuit device comprising: a data bus; and a first data bus provided between the data bus and a high-potential power supply terminal for precharging the data bus to a high level. In the semiconductor integrated circuit device including the P-channel MOS field effect transistor, the data bus is provided between the data bus and the high-potential power supply terminal, and the gate receives a signal having a phase opposite to that of the signal of the data bus. It is characterized by having a second P-channel MOS field effect transistor for precharging the data bus to a high level.
【００１１】又、請求項２記載の半導体集積回路装置
は、第２のＰチャンネルＭＯＳ電界効果トランジスタと
して、データバスと高位電源端子との間に設けられゲー
トに固定電位を入力されて前記データバスをハイレベル
にプリチャージするＰチャンネルＭＯＳ電界効果トラン
ジスタを有することを特徴としている。According to another aspect of the semiconductor integrated circuit device of the present invention, the second P-channel MOS field effect transistor is provided between the data bus and the high-potential power supply terminal, and a fixed potential is input to the gate of the data bus. Is precharged to a high level with a P-channel MOS field effect transistor.
【００１２】[0012]
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は本発明の第１の実施例におけ
るデータバス部分の回路図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an optimum embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a data bus portion in the first embodiment of the present invention.
【００１３】図１を参照すると、本実施例が従来のＩＣ
におけるデータバス部分と異なるのは、データバス３と
高位電源端子４との間に、ＰＭＯＳトランジスタＰ2が
設けられていることである。このＰＭＯＳトランジスタ
Ｐ2は、ドレインがデータバス３に接続され、ソースが
高位電源端子４に接続されている。ゲートは、インバー
タ５とインバータ６との接続点に接続されている。すな
わち、ＰＭＯＳトランジスタＰ2のゲートには、データ
バス３の信号が、インバータ５によって反転されて入力
されている。Referring to FIG. 1, this embodiment is a conventional IC.
The difference from the data bus portion in is that the PMOS transistor P2 is provided between the data bus 3 and the high potential power supply terminal 4. The drain of the PMOS transistor P2 is connected to the data bus 3 and the source is connected to the high potential power supply terminal 4. The gate is connected to a connection point between the inverter 5 and the inverter 6. That is, the signal of the data bus 3 is inverted by the inverter 5 and input to the gate of the PMOS transistor P2 .
【００１４】以下に、本実施例の回路動作について説明
する。図２（ａ）および図２（ｂ）は、本実施例におけ
る各信号のタイミング図である。The circuit operation of this embodiment will be described below. FIG. 2A and FIG. 2B are timing charts of respective signals in this embodiment.
【００１５】先ず、図２（ａ）に示すように、デジット
線信号Ｄが“Ｌ”レベルであるものとする。この状態で
バスプリチャージ信号ＰＲの“Ｌ”レベルワンショット
パルスで、データバス３を“Ｈ”レベルにプリチャージ
する。その後、ポインタ信号Ｓが“Ｈ”レベルになり、
ＮＭＯＳトランジスタＮ2をオンする。この時、ＮＭＯ
ＳトランジスタＮ1がオンしているので、データバス３
の“Ｈ”レベルは、図２（ａ）に示すように、接地端子
２へぬけ、“Ｌ”レベルになる。この時、ＰＭＯＳトラ
ンジスタＰ2のゲートのレベルは、データバス３のレベ
ルが“Ｈ”レベルから“Ｌ”レベルへ変わるため、
“Ｌ”レベルから“Ｈ”レベルに変化する。従ってＰＭ
ＯＳトランジスタＰ2は、オフする。First, as shown in FIG. 2A, it is assumed that the digit line signal D is at "L" level. In this state, the data bus 3 is precharged to the "H" level by the "L" level one-shot pulse of the bus precharge signal PR. After that, the pointer signal S becomes "H" level,
The NMOS transistor N2 is turned on. At this time, NMO
Since the S transistor N1 is on, the data bus 3
"H" level goes to the ground terminal 2 and becomes "L" level, as shown in FIG. At this time, the level of the gate of the PMOS transistor P2 changes from “H” level to “L” level of the data bus 3,
The "L" level changes to the "H" level. Therefore PM
The OS transistor P2 is turned off.
【００１６】次に、図２（ｂ）に示すように、デジット
線Ｄが“Ｈ”レベルであるとする。この状態でバスプリ
チャージ信号ＰＲの“Ｌ”レベルワンショットパルスに
よってデータバス３を“Ｈ”レベルにプリチャージす
る。その後、ポインタ信号Ｓが“Ｈ”レベルになり、Ｎ
ＭＯＳトランジスタＮ2をオンする。その時、ＮＭＯＳ
トランジスタＮ1がオフしているので、データバス３の
“Ｈ”レベルは接地ライン２へぬけず維持される。従っ
て、ＰＭＯＳトランジスタＰ2のゲートのレベルは、デ
ータバス３のレベルが“Ｈ”レベルのままなので、
“Ｌ”レベルのままである。すなわち、ＰＭＯＳトラン
ジスタＰ2はオンしてままになり、図２（ｂ）に示すよ
うに、データバス３を“Ｈ”レベルに保持する。Next, as shown in FIG. 2B, assume that the digit line D is at "H" level. In this state, the data bus 3 is precharged to the "H" level by the "L" level one-shot pulse of the bus precharge signal PR. After that, the pointer signal S becomes "H" level, and N
The MOS transistor N2 is turned on. At that time, NMOS
Since the transistor N1 is off, the “H” level of the data bus 3 is continuously maintained to the ground line 2. Therefore, as for the gate level of the PMOS transistor P2 , the level of the data bus 3 remains “H” level.
It remains at "L" level. That is, the PMOS transistor P2 remains on and holds the data bus 3 at the “H” level as shown in FIG.
【００１７】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例におけるデータバ
ス部分の回路図である。Next, a second embodiment of the present invention will be described. FIG. 3 is a circuit diagram of a data bus portion in the second embodiment of the present invention.
【００１８】図３を参照すると、本実施例が第１の実施
例と異なるのは、ＰＭＯＳトランジスタＰ2のゲート電
位の与えられ方である。本実施例においては、ＰＭＯＳ
トランジスタＰ2のゲートは、接地電位に固定されてい
る。Referring to FIG. 3, the present embodiment is different from the first embodiment in how the gate potential of the PMOS transistor P2 is applied. In this embodiment, the PMOS
The gate of the transistor P2 is fixed to the ground potential.
【００１９】このため、このＰＭＯＳトランジスタＰ2
は常にオンしている。これによってデータバス３は
“Ｈ”レベルにプリチャージされる。但し、本実施例に
おけるＰＭＯＳトランジスタＰ2は、第１の実施例にお
けるＰＭＯＳトランジスタに比べて、電流供給能力を十
分低くしておく必要がある。これは、このトランジスタ
が供給する電流の大きさとしては、データバス３が
“Ｈ”レベルでフローティングしている時のわずかなリ
ーク電流を補償する程度でよいからである。又、データ
バス３が“Ｌ”レベルになる時には、このＰＭＯＳトラ
ンジスタＰ2からＮＭＯＳトランジスタＮ1およびＮ2
を通して流れる電流を低く抑えて、データバス３を確実
に“Ｌ”レベルにすると同時に消費電流を少なく抑える
ためである。従って、ＰＭＯＳトランジスタＰ2のゲー
トに与える電位としては、必ずしも接地電位に限られる
ものではなく、上記のような条件を考慮した別の固定電
位を与えてもよい。Therefore, this PMOS transistor P2
Is always on. As a result, the data bus 3 is precharged to "H" level. However, the PMOS transistor P2 in this embodiment needs to have a sufficiently lower current supply capability than the PMOS transistor P2 in the first embodiment. This is because the magnitude of the current supplied by this transistor is sufficient to compensate for a slight leak current when the data bus 3 is floating at the "H" level. Further, when the data bus 3 becomes "L" level, the PMOS transistor P2 to the NMOS transistors N1 and N2
This is because the current flowing therethrough is suppressed to a low level, the data bus 3 is surely set to the “L” level, and at the same time, the consumption current is suppressed. Therefore, the potential applied to the gate of the PMOS transistor P2 is not necessarily limited to the ground potential, and another fixed potential in consideration of the above conditions may be applied.
【００２０】尚、以上の実施例において、データバス３
には１デジット線分の回路が接続されているものとして
説明したが、これは、実際には任意の複数のデジット線
分の回路が接続されていても構わないことは前述した通
りである。In the above embodiments, the data bus 3
Although the circuit for one digit line has been described as being connected to the above, it is as described above that actually, a plurality of circuits for any digit line may be connected.
【００２１】[0021]
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路装置のデータバスに、“Ｈ”レベルを保
持するためのＰＭＯＳトランジスタを付加することによ
り、データバスがフローディング状態になることを解消
し、外部からのクロックがとまって内部の動作が停止し
た時でも、リークによってデータバスの“Ｈ”レベルが
“Ｌ”レベルになってしまうという誤動作をふせぐこと
ができる。As described above, according to the present invention,
By adding a PMOS transistor for holding the "H" level to the data bus of the semiconductor integrated circuit device, the floating state of the data bus is eliminated, and the clock from the outside stops and the internal operation is stopped. Even when stopped, it is possible to prevent an erroneous operation in which the "H" level of the data bus becomes "L" level due to the leak.
【図１】本発明の第１の実施例におけるデータバス部分
の回路図である。FIG. 1 is a circuit diagram of a data bus portion in a first embodiment of the present invention.
【図２】図１に示す回路の動作を説明するための各信号
のタイミング図である。FIG. 2 is a timing diagram of each signal for explaining the operation of the circuit shown in FIG.
【図３】本発明の第２の実施例におけるデータバス部分
の回路図である。FIG. 3 is a circuit diagram of a data bus portion in the second embodiment of the present invention.
【図４】従来の半導体集積回路装置におけるデータバス
部分の回路図である。FIG. 4 is a circuit diagram of a data bus portion in a conventional semiconductor integrated circuit device.
【図５】図４に示す回路の動作を説明するための各信号
のタイミング図である。FIG. 5 is a timing chart of each signal for explaining the operation of the circuit shown in FIG.
【符号の説明】 １，５，６ インバータ ２ 接地ライン ３ データバス ４ 高位電源ライン[Explanation of symbols] 1, 5, 6 Inverter 2 Ground line 3 Data bus 4 High-level power supply line
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265804AJPH05108562A (en) | 1991-10-15 | 1991-10-15 | Semiconductor integrated circuit device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265804AJPH05108562A (en) | 1991-10-15 | 1991-10-15 | Semiconductor integrated circuit device |
| Publication Number | Publication Date |
|---|---|
| JPH05108562Atrue JPH05108562A (en) | 1993-04-30 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265804APendingJPH05108562A (en) | 1991-10-15 | 1991-10-15 | Semiconductor integrated circuit device |
| Country | Link |
|---|---|
| JP (1) | JPH05108562A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997038444A1 (en)* | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| KR100374467B1 (en)* | 1996-08-01 | 2003-03-04 | 마이크론 테크놀로지, 인크. | Antifuse detect circuit |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484321A (en)* | 1987-09-25 | 1989-03-29 | Mitsubishi Electric Corp | Precharging type bus device |
| JPH02144782A (en)* | 1988-11-28 | 1990-06-04 | Mitsubishi Electric Corp | Microcontroller with built-in EPROM |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484321A (en)* | 1987-09-25 | 1989-03-29 | Mitsubishi Electric Corp | Precharging type bus device |
| JPH02144782A (en)* | 1988-11-28 | 1990-06-04 | Mitsubishi Electric Corp | Microcontroller with built-in EPROM |
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| WO1997038444A1 (en)* | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6307236B1 (en) | 1996-04-08 | 2001-10-23 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6500715B2 (en) | 1996-04-08 | 2002-12-31 | Hitachi, Ltd. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US7427791B2 (en) | 1996-04-08 | 2008-09-23 | Renesas Technology Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US7781814B2 (en) | 1996-04-08 | 2010-08-24 | Renesas Technology Corp. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US8674419B2 (en) | 1996-04-08 | 2014-03-18 | Renesas Electronics Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US9111909B2 (en) | 1996-04-08 | 2015-08-18 | Tessera Advanced Technologies, Inc. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| KR100374467B1 (en)* | 1996-08-01 | 2003-03-04 | 마이크론 테크놀로지, 인크. | Antifuse detect circuit |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal | Free format text:JAPANESE INTERMEDIATE CODE: A02 Effective date:19971104 |