【発明の詳細な説明】［産業上の利用分野］この発明は、半導体記憶装置に関し、さらに詳しくは、
任意の記憶情報をランダムに入出力可能にした１トラン
ジスタ・１キヤパシタ型の半導体記憶装置において、高
集積化のための表面平坦化構造の改良に係るものである
。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor memory device, and more specifically,
The present invention relates to an improvement in the surface flattening structure for higher integration in a one-transistor, one-capacitor type semiconductor memory device that can randomly input and output arbitrary storage information.
［従来の技術］近年、半導体記憶装置に関しては、コンピュータなどの
情報機器の目覚ましい普及によって、その需要が急速に
拡大され、機能的にも、比較的大規模な記憶容量を備え
て高速動作の可能な装置構成が要求されており、これに
伴って、当該半導体記憶装置における高集積化、および
高速応答性ならびに高信頼性に関する技術開発が盛んに
進められている。[Prior Art] In recent years, the demand for semiconductor memory devices has expanded rapidly due to the remarkable spread of information devices such as computers, and in terms of functionality, semiconductor memory devices have a relatively large storage capacity and are capable of high-speed operation. There is a demand for a more sophisticated device configuration, and in accordance with this demand, technological development regarding higher integration, high-speed response, and high reliability of the semiconductor memory device is actively progressing.
また、前記半導体記憶装置のうち、記憶情報のランダム
な入出力を可能にした装置としては、従来から、いわゆ
る、 Ｄ ＲＡＭ （Ｄｙｎａｍｉｃ Ｒａｎｄｏｍａ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が一般に知られており、
この種のＤＲＡＭについては、通常の場合、多数の記憶
情報を蓄積する記憶領域としてのメモリアレイと、それ
に、外部との入出力に必要な周辺回路とのそれぞれによ
って構成される。Furthermore, among the semiconductor memory devices, so-called DRAM (Dynamic Random RAM) has conventionally been used as a device that enables random input/output of stored information.
Access Memory) is generally known as
This type of DRAM is usually configured with a memory array as a storage area that stores a large amount of storage information, and peripheral circuits required for input/output with the outside.
こＳで、第３図には、−船釣なりＲＡＭの概要をブロッ
ク系統図によって示し、また、第４図には、同上ＤＲＡ
Ｍにおけるメモリセルアレイを構成する４ビツト分のメ
モリセルの等価回路を示しである。In this case, Fig. 3 shows an overview of the boat fishing RAM as a block system diagram, and Fig. 4 shows the same DRA.
This figure shows an equivalent circuit of 4-bit memory cells constituting a memory cell array in M.
まず、第３図に示す従来の装置構成において、対象とな
るＤＲＡＭ５０は、記憶情報のデータ信号を蓄積するメ
モリセルアレイ５１と、個々の単位記憶回路としてのメ
モリセルを選択するためのアドレス信号を外部から受け
るロウアンドカラムアドレスバッファ５２と、当該アド
レス信号を解読することによって該当メモリセルを指定
するロウデコーダ５３．およびカラムデコーダ５４と、
指定メモリセルに蓄積された信号を増幅して読み出すセ
ンスノフレッシュアンブ５５と、データ入出力のための
データインバッファ５６ およびデータアウトバッフ
ァ５７と、クロック信号を発生するクロックジェネレー
タ５８とを含んでいる。なお、同図中、 ＡＯ〜Ａ９は
アドレス入力端子である。First, in the conventional device configuration shown in FIG. 3, the target DRAM 50 includes a memory cell array 51 that stores data signals of storage information, and an address signal that externally transmits address signals for selecting memory cells as individual unit storage circuits. a row and column address buffer 52 that receives the address signal from the row and column address buffer 52, and a row decoder 53 that specifies the corresponding memory cell by decoding the address signal. and a column decoder 54,
It includes a sense fresh amplifier 55 that amplifies and reads signals stored in designated memory cells, a data in buffer 56 and a data out buffer 57 for data input/output, and a clock generator 58 that generates a clock signal. . In the figure, AO to A9 are address input terminals.
しかして、前記メモリセルアレイ５１は、単位記憶情報
を蓄積するための複数個のメモリセルをマトリックス状
に配列して構成させたものであり、半導体チップ上にお
いては、最も大きな面積を占める。すなわち、第４図の
メモリセルの場合は、１個のＭ ＯＳ （Ｍｅｔａｌ
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トラン
ジスタと、これに接続される１個の容量素子とからなる
。いわゆる、１トランジスタ・ｌキャパシタ型の装置構
成が示されており、この形式によるメモリセルの構成は
、構造自体が比較的簡単であって、メモリセルアレイ自
体の集積度向上もまた容易であることから、大容量のＤ
ＲＡＭに広く採用されている。The memory cell array 51 is constructed by arranging a plurality of memory cells in a matrix for storing unit storage information, and occupies the largest area on the semiconductor chip. That is, in the case of the memory cell in FIG. 4, one MOS (Metal
(Oxide Sem1conductor) Consists of a transistor and one capacitive element connected to it. A so-called 1-transistor/1-capacitor type device configuration is shown, and this type of memory cell configuration has a relatively simple structure, and it is also easy to improve the degree of integration of the memory cell array itself. , large capacity D
It is widely used in RAM.
また、ＤＲＡＭの高集積化に伴い、メモリサイズが縮小
されると、これに対応してキャパシタなどの面積自体も
縮小されるが、一方では、記憶装置としてのＤＲＡＭの
安定化動作１ならびに信頼性の観点から、たとえ、高集
積化により１個当たりの単位面積自体が縮小されても、
１ビツトのメモリセルに蓄えられる電荷量をはヌ一定に
維持する必要があり、このために従来のＤＲＡＭの構成
においては、キャパシタを素子分離領域上に重ねて配置
するようにした。いわゆる三次元化構造などの手段によ
って、蓄積可能な電荷量を増加させている。In addition, as DRAM becomes more highly integrated and the memory size is reduced, the area of capacitors and the like will also be reduced accordingly. From the viewpoint of
It is necessary to maintain a constant amount of charge stored in a 1-bit memory cell, and for this reason, in the conventional DRAM configuration, a capacitor is placed over the element isolation region. The amount of charge that can be stored is increased by means such as a so-called three-dimensional structure.
こ＼で、第５図には、素子間分離領域のワード線上にキ
ャパシタを重ねて構成した場合の従来例によるＤＲＡＭ
でのメモリセル部の断面構成を模式的に示しである。Here, FIG. 5 shows a conventional DRAM in which a capacitor is stacked on a word line in an element isolation region.
3 schematically shows a cross-sectional configuration of a memory cell portion in FIG.
すなわち、この第５図に示す従来のＤＲＡＭにおけるメ
モリセル部の構成において、符号ｌは第１導電型、こＳ
では、ｐ型の半導体基板であり、２は半導体基板ｌの主
面上に形成された厚い絶縁膜からなる素子間分離領域、
３はアクセストランジスタ１５のゲート電極を兼ねてワ
ード線となるそれぞれの各導電膜、４ａ、 ５ａはアク
セストランジスタ１５の高濃度不純物拡散領域となる第
２導電型。That is, in the configuration of the memory cell section in the conventional DRAM shown in FIG.
Here, it is a p-type semiconductor substrate, and 2 is an element isolation region made of a thick insulating film formed on the main surface of the semiconductor substrate l;
Reference numeral 3 denotes respective conductive films which also serve as word lines and serve as gate electrodes of the access transistor 15; 4a and 5a denote second conductive films which serve as high-concentration impurity diffusion regions of the access transistor 15;
こ＼では、ｎ゛型の不純物拡散領域、６はキャパシタ１
６の下部電極となる導電膜、７はキャパシタ１６の誘電
層となる誘電体膜、８はキャパシタ１６の上部電極とな
る導電膜、９は眉間絶縁膜、１０はビット線となる導電
膜、１１．１２はワード線３のまわりを覆う絶縁膜、１
３は接続用の上面が平坦化された導電膜である。In this case, the n-type impurity diffusion region, 6 is the capacitor 1.
6, a conductive film that becomes a lower electrode; 7, a dielectric film that becomes a dielectric layer of the capacitor 16; 8, a conductive film that becomes an upper electrode of the capacitor 16; 9, an insulating film between the eyebrows; 10, a conductive film that becomes a bit line; .12 is an insulating film that covers the word line 3, 1
3 is a conductive film with a flattened upper surface for connection.
このように従来の装置構成におけるメモリセル部は、１
個のアクセストランジスタ１５と１個のキャパシタ１６
とからなり、個々のメモリセルについては、半導体基板
１の表面に形成される素子間分離領域２により周囲が囲
まれて、隣接するセル相互間が絶縁分離されると共に、
当該素子間分離領域２上には、所定方向で相互に所定間
隔を隔て＼並設される複数本、こＳでは、１組２本のワ
ード線３，３が形成され、かつこれらの各ワード線３．
３上に重ねて個々のメモリセルの部分が形成されている
。In this way, the memory cell section in the conventional device configuration is 1
access transistors 15 and one capacitor 16
Each memory cell is surrounded by an element isolation region 2 formed on the surface of the semiconductor substrate 1, and adjacent cells are insulated and isolated from each other.
On the inter-element isolation region 2, a plurality of word lines 3, 3, which are arranged in parallel at a predetermined distance from each other in a predetermined direction, are formed, in this case, two word lines in a set, and each of these word lines Line 3.
Individual memory cell portions are formed overlappingly on 3.
そして、前記アクセストランジスタ１５は、半導体基板
１の主面上に形成されたソース、あるいはドレインとし
ての高濃度不純物拡散領域４ａ、 ５ａと、これらの各
高濃度不純物拡散領域４ａ、 ５ａ間に位置して、薄い
ゲート酸化膜１１を隔てＳ形成されたワード線３とによ
って構成される。The access transistor 15 is located between high concentration impurity diffusion regions 4a and 5a as a source or drain formed on the main surface of the semiconductor substrate 1, and each of these high concentration impurity diffusion regions 4a and 5a. A word line 3 is formed with a thin gate oxide film 11 in between.
また、前記キャパシタ１６は、多結晶シリコンなどの導
電材料による下部電極６．および上部電極８と、これら
の各電極６，８間に形成された窒化膜と酸化膜との積層
膜、あるいはタンタル酸化膜などの誘電膜７とからなっ
ており、一方の下部電極６については、アクセストラン
ジスタ１５のソース。The capacitor 16 also has a lower electrode 6. made of a conductive material such as polycrystalline silicon. It consists of an upper electrode 8 and a dielectric film 7 such as a laminated film of a nitride film and an oxide film or a tantalum oxide film formed between each of these electrodes 6 and 8. , the source of access transistor 15.
あるいはドレインとしての高濃度不純物拡散領域５ａに
接続されている。Alternatively, it is connected to the high concentration impurity diffusion region 5a as a drain.
さらに、前記ビット線１０は、層間絶縁膜９上にあって
、前記各ワード線３．３に直交する方向に形成され、ア
クセストランジスタ１５のソース、あるいはドレインと
しての高濃度不純物拡散領域４ａと直接的に、あるいは
導電層１３を介して接続されている。Furthermore, the bit line 10 is formed on the interlayer insulating film 9 in a direction perpendicular to each of the word lines 3. The conductive layer 13 may be connected directly or via the conductive layer 13.
しかしながら、前記のように構成される従来のメモリセ
ル部構造においては、第５図の断面構成からも明らかな
ように、素子間分離領域２上での相互に所定間隔を隔て
Ｓ並設される各ワード線３３間の部分が溝状に形成され
ることになって、このために、これらの各ワード線３．
３上で導電膜８゜および眉間絶縁膜９を介して直交方向
に配線される上部のビット線１０が、当該溝状部に対応
する部分で厚くなる傾向を有しており、製造過程でのエ
ツチング加工時に残渣を生じ易く、このビット線１０に
短絡などを起こし易いという不利を生じ、結果的に、装
置の信頼性低下を招くという問題点があった。However, in the conventional memory cell structure configured as described above, as is clear from the cross-sectional structure of FIG. The portion between each word line 33 is formed in a groove shape, so that each word line 3.
The upper bit line 10, which is wired in the orthogonal direction on the conductive film 8° and the glabellar insulating film 9, tends to become thicker in the part corresponding to the groove-shaped part, and this is caused by This has the disadvantage that residues are likely to be produced during etching, and short circuits are likely to occur in the bit line 10, resulting in a reduction in the reliability of the device.
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、加工表面部
を可及的に平坦化形成させるようにして、当該表面部に
設けられるビット線に短絡などを生じないようにした。This invention was made in order to solve these conventional problems, and its purpose is to flatten the processed surface part as much as possible, This prevents short circuits from occurring on the bit lines.
この種の半導体記憶装置を提供することである。An object of the present invention is to provide a semiconductor memory device of this type.
前記目的を達成するために、この発明に係る半導体記憶
装置は、素子間分離領域上にあって、所定方向で相互に
所定間隔を隔てＳ並設される複数本の各ワード線間にお
ける溝状部分を、多結晶シリコンなどの導電膜、あるい
は酸化膜などの絶縁膜からなる埋め込み層によって埋め
込むようにしたものである。In order to achieve the above object, a semiconductor memory device according to the present invention provides groove-like grooves between a plurality of word lines arranged in parallel at a predetermined interval in a predetermined direction on an element isolation region. The portion is buried with a buried layer made of a conductive film such as polycrystalline silicon or an insulating film such as an oxide film.
すなわち、この発明は、素子間分離領域によって囲まれ
る半導体基板の主面上に配設されるアクセストランジス
タと、前記素子間分離領域上を含んで配設されるキャパ
シタとを組み合わせた１トランジスタ・１キヤパシタ型
のメモリセルを備え、前記素子間分離領域上には、各ワ
ード線の少なくとも複数本を所定方向、所定間隔で絶縁
的に並設させると共に、前記キャパシタの少なくとも一
部を当該各ワード線上に形成させてなる半導体記憶装置
において、前記素子間分離領域上の各ワード線間に形成
される溝状部分を、多結晶シリコンなどの導電膜、ある
いは酸化膜などの絶縁膜からなる埋め込み層により埋め
込んで構成したことを特徴とする半導体記憶装置である
。In other words, the present invention provides a one-transistor one combination of an access transistor disposed on the main surface of a semiconductor substrate surrounded by an element isolation region and a capacitor disposed including above the element isolation region. A capacitor-type memory cell is provided, and at least a plurality of word lines are insulatively arranged in parallel in a predetermined direction at a predetermined interval on the element isolation region, and at least a part of the capacitor is arranged on each word line. In the semiconductor memory device formed in the semiconductor memory device, the groove-shaped portion formed between each word line on the element isolation region is formed by a buried layer made of a conductive film such as polycrystalline silicon or an insulating film such as an oxide film. This is a semiconductor memory device characterized by an embedded structure.
従って、この発明に係る半導体記憶装置では、素子間分
離領域上にあって、所定方向で相互に所定間隔を隔てＳ
並設される複数本の各ワード線間に形成される溝状部分
を、多結晶シリコンなどの導電膜、あるいは酸化膜など
の絶縁膜からなる埋め込み層により埋め込んで構成した
から、製造時における加工表面部を平坦化されることに
なり、上部に形成されるビット線に短絡などを生ずる惧
れがない。Therefore, in the semiconductor memory device according to the present invention, S
Since the groove-shaped portions formed between the word lines arranged in parallel are filled with a buried layer made of a conductive film such as polycrystalline silicon or an insulating film such as an oxide film, processing during manufacturing is easy. Since the surface portion is flattened, there is no risk of short circuits occurring in the bit lines formed above.
以下、この発明に係る半導体装置の製造方法の一実施例
につき、第１図および第２図を参照して詳細に説明する
。Hereinafter, one embodiment of the method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to FIGS. 1 and 2.
これらの第１図、および第２図はこの実施例を適用した
半導体記憶装置でのＤＲＡＭにおけるメモリセル部の概
要構成を模式的に示す断面図、および平面パターン図で
あって、第１図の断面は第２図のＩ−Ｉ線部に対応して
おり、これらの第１図、第２図実施例構成において、前
記第５図従来個構成と同一符号は同一または相当部分を
示している。These FIGS. 1 and 2 are a cross-sectional view and a planar pattern diagram schematically showing the general structure of a memory cell portion in a DRAM in a semiconductor memory device to which this embodiment is applied, and are similar to those in FIG. The cross section corresponds to the line I-I in FIG. 2, and in the embodiment configurations in FIGS. 1 and 2, the same reference numerals as in the conventional individual configuration in FIG. 5 indicate the same or equivalent parts. .
すなわち、第１図、第２図に示す実施例構成においても
、符号１はｐ型の半導体基板であり、２は半導体基板ｌ
の主面上に形成された厚い絶縁膜からなる素子間分離領
域、３はアクセストランジスタ１５のゲート電極を兼ね
てワード線となる導電膜、４ａ、 ５ａおよび４ｂ、
５ｂはアクセストランジスタ１５の高濃度不純物拡散領
域となるｎ゛型の不純物拡散領域、および低濃度不純物
拡散領域となるｎ−型の不純物拡散領域、６はキャパシ
タ１６の下部電極となる導電膜、７はキャパシタ１６の
誘電層となる誘電体膜、８はキャパシタ托の上部電極と
なる導電膜、９は眉間絶縁膜、１０はビット線となる導
電膜、１１．】２はワード線のまわりを覆う絶縁膜、１
３は接続用の上面が平坦化された導電膜、１４は埋め込
み用の同様に上面が平坦化された導電膜からなる埋め込
み層である。That is, also in the embodiment configuration shown in FIGS. 1 and 2, reference numeral 1 is a p-type semiconductor substrate, and reference numeral 2 is a semiconductor substrate l.
3 is a conductive film which also serves as a gate electrode of the access transistor 15 and becomes a word line; 4a, 5a and 4b;
Reference numeral 5b denotes an n-type impurity diffusion region serving as a high-concentration impurity diffusion region of the access transistor 15, and an n-type impurity diffusion region serving as a low-concentration impurity diffusion region, 6 a conductive film serving as a lower electrode of the capacitor 16, and 7 8 is a dielectric film that becomes a dielectric layer of the capacitor 16; 8 is a conductive film that becomes an upper electrode of the capacitor; 9 is an insulating film between the eyebrows; 10 is a conductive film that becomes a bit line; 11. ]2 is an insulating film that covers around the word line, 1
3 is a conductive film with a flattened top surface for connection, and 14 is a buried layer made of a conductive film with a flattened top surface for embedding.
この実施例装置の場合にも、メモリセル部は、１個のア
クセストランジスタ１５と１個のキャパシタ１６とによ
り構成されており、個々のメモリセルについては、半導
体基板１の表面に形成される素子間分離領域２により周
囲が囲まれて、隣接するセル相互間が絶縁分離されると
共に、当該素子間分離領域２上には、所定方向で相互に
所定間隔を隔てＳ並設される複数本、こ５では、１組２
本のワード線３．３が形成され、かつこれらの各ワード
線３．３上に重ねて個々のメモリセルの部分が形成され
る。Also in the case of the device of this embodiment, the memory cell section is composed of one access transistor 15 and one capacitor 16, and each memory cell consists of an element formed on the surface of the semiconductor substrate 1. Surrounded by an element isolation region 2, adjacent cells are insulated and isolated, and on the element isolation region 2, a plurality of cells are arranged in parallel at a predetermined interval in a predetermined direction. In this 5, 1 group 2
A series of word lines 3.3 are formed, and overlying each of these word lines 3.3 the parts of the individual memory cells are formed.
そして、前記アクセストランジスタ１５についても、半
導体基板ｌの主面上に形成されたソースあるいはドレイ
ンとしての低濃度不純物拡散領域４ｂ、 ５ｂを含む高
濃度不純物拡散領域４ａ、 ５ａと、これらの各高濃度
不純物拡散領域４ａ、 ５ａ間に位置して、薄いゲート
酸化膜１１を隔て＼形成されたゲート電極を兼ねるワー
ド線３とによって構成されており、かつまた、前記キャ
パシタ１６は、多結晶シリコンなどの導電材料による下
部電極６．および上部電極８と、これらの各電極６．８
間に形成された窒化膜と酸化膜との積層膜、あるいはタ
ンクル酸化膜などの誘電体膜７とから構成され、一方の
下部電極６については、アクセストランジスタ１５のソ
ース、あるいはドレインとしての高濃度不純物拡散領域
５ａに接続されている。The access transistor 15 also includes high concentration impurity diffusion regions 4a and 5a including low concentration impurity diffusion regions 4b and 5b as sources or drains formed on the main surface of the semiconductor substrate l, and each of these high concentration impurity diffusion regions 4b and 5b. The word line 3 is formed between the impurity diffusion regions 4a and 5a and serves as a gate electrode with a thin gate oxide film 11 in between.The capacitor 16 is made of polycrystalline silicon or the like. Lower electrode made of conductive material6. and the upper electrode 8 and each of these electrodes 6.8
It is composed of a dielectric film 7 such as a laminated film of a nitride film and an oxide film or a tank oxide film formed between them, and one of the lower electrodes 6 is made of a high concentration film as the source or drain of the access transistor 15. It is connected to impurity diffusion region 5a.
しかして、この場合、前記ビット線１０については、層
間絶縁膜９上にあって、前記各ワード線３゜３に直交す
る方向に形成され、アクセストランジスタ１５のソース
、あるいはドレインとしての高濃度不純物拡散領域４ａ
に対しては、上面が平坦化された多結晶シリコンなどの
導電膜１３を介して接続されるが、こＳでの当該導電膜
１３の形成時に、前記素子間分離領域２上に所定間隔を
隔てＳ並設される各ワード１１３．３間に対しても、同
時に、同様な上面が平坦化された埋め込み層としての多
結晶シリコンなどの導電膜１４を形成させることによっ
て、これらの各ワード線３．３間に形成される溝状部分
を、当該導電膜１４により埋め込んで、該当する加工表
面部の平坦化を容易に図り得るのである。In this case, the bit line 10 is formed on the interlayer insulating film 9 in a direction perpendicular to each word line 3, and is doped with a high concentration impurity as the source or drain of the access transistor 15. Diffusion area 4a
are connected to each other through a conductive film 13 made of polycrystalline silicon or the like whose upper surface is flattened, but when forming the conductive film 13 in this step, a predetermined interval is formed on the inter-element isolation region 2. At the same time, a conductive film 14 made of polycrystalline silicon or the like is formed as a buried layer with a flattened top surface between each of the words 113.3 arranged in parallel at a distance of S. By filling the groove-like portion formed between 3.3 and 3 with the conductive film 14, the corresponding processed surface portion can be easily flattened.
従って、このように各ワード線３．３間の溝状部分を上
面が平坦化された埋め込み層としての導電膜】４で埋め
込むことにより、これ以後の工程で順次に形成されるキ
ャパシタ１６の誘電体膜７、導電膜８と、層間絶縁膜９
と、ビット線となる導電膜ｌＯとのそれぞれを、共に平
坦化し得るもので、このために、これらの菌膜の形成に
伴うエツチング時に残渣を生じたすせず、ビット線の短
絡などの不良を効果的に抑制できるのである。Therefore, by burying the groove-shaped portion between each word line 3.3 with the conductive film 4 as a buried layer whose top surface is flattened, the dielectric of the capacitor 16, which will be formed sequentially in subsequent steps, is body film 7, conductive film 8, and interlayer insulating film 9
It is possible to planarize both the conductive film 10 and the conductive film 10, which becomes the bit line, and therefore, it prevents residues from being generated during etching due to the formation of these bacterial films, and defects such as short circuits of the bit line. can be effectively suppressed.
なお、前記実施例においては、各ワード線間に形成され
る溝状部分を埋め込み層としての多結晶シリコンなどの
導電膜によって埋め込むようにしているが、必要に応じ
ては、酸化膜などの絶縁膜によって埋め込むようにして
もよく、同様な作用１効果が得られる。In the above embodiment, the groove-shaped portion formed between each word line is buried with a conductive film such as polycrystalline silicon as a buried layer, but if necessary, an insulating film such as an oxide film may be used. It may be embedded with a film, and the same effect 1 can be obtained.
［発明の効果〕以上詳述したように、この発明によれば、素子間分離領
域によって囲まれる半導体基板の主面上に配設されるア
クセストランジスタと、前記素子間分離領域上を含んで
配設されるキャパシタとを組み合わせたｌトランジスタ
・１キヤパシタ型のメモリセルを備え、素子間分離領域
上には、各ワード線の少な（とも複数本を所定方向、所
定間隔で絶縁的に並設させると共に、キャパシタの少な
くとも一部を当該各ワード線上に形成させてなる半導体
記憶装置において、素子間分離領域上の各ワード線間に
形成される溝状部分を、多結晶シリコンなどの導電膜、
あるいは酸化膜などの絶縁膜からなる埋め込み層によっ
て埋め込むようにしたから、加工表面部を極めて容易に
平坦化できるもので、製造に伴うエツチング時に残渣を
生じたすせず、上部に形成されるビット線の短絡などの
慣れを解消して、製造の際での装置のバラツキを少な（
でき、ひいては装置の信頼性を格段に向上し得るなどの
優れた特長がある。[Effects of the Invention] As described in detail above, according to the present invention, an access transistor disposed on the main surface of a semiconductor substrate surrounded by an element isolation region, and an access transistor disposed on the main surface of a semiconductor substrate surrounded by an element isolation region, and It is equipped with a memory cell of 1 transistor and 1 capacitor type, which is a combination of a capacitor and a capacitor. In addition, in a semiconductor memory device in which at least a portion of a capacitor is formed on each word line, a groove-shaped portion formed between each word line on the element isolation region is formed by using a conductive film such as polycrystalline silicon,
Alternatively, since it is buried with a buried layer made of an insulating film such as an oxide film, the processed surface can be flattened very easily, and the bits formed on the top can be easily flattened. Eliminates the habit of shorting wires and reduces equipment variations during manufacturing (
It has excellent features such as being able to significantly improve the reliability of the device.
第１図、および第２図はこの発明に係る半導体記憶装置
の一実施例を適用したＤＲＡＭにおけるメモリセル部の
概要構成を模式的に示す断面図および平面パターン図で
、第１図断面は第２図、ＩＩ線部に対応しており、また
、第３図は一般的な半導体記憶装置としてのＤＲＡＭの
概要を示すブロック系統図、第４図は同上半導体記憶装
置におけるメモリセル４ビツト分相当の等価回路を示す
回路接続図、第５図は従来例による同上ＤＲＡＭにおけ
るメモリセル部の概要構成を模式的に示す断面図である
。ｌ・・・・半導体基板、 ２・・・・素子間分離領域、
３・・・・導電膜（ワード線）、４ａ、 ４ｂ・・・・高濃度不純物拡散領域、５ａ、
５ｂ・・・・低濃度不純物拡散領域、６・・・・導電膜
（下部電極）、７・・・・誘電体膜、８・・・・導電膜（上部電極）、９・・・・層間絶縁膜、１０・・・・導電膜（ビット線）、１１、１２・・・・絶縁膜、１３・・・・導電膜（接続用）、１４・・・・導電膜（埋め込み層）、１５・・・・アクセストランジスタ、１６・・・・キャパシタ。第図第図1 and 2 are a sectional view and a plane pattern diagram schematically showing the general structure of a memory cell portion in a DRAM to which an embodiment of the semiconductor memory device according to the present invention is applied, and the cross section in FIG. Fig. 2 corresponds to the line II, Fig. 3 is a block system diagram showing an overview of a DRAM as a general semiconductor memory device, and Fig. 4 corresponds to 4 bits of memory cells in the same semiconductor memory device. FIG. 5 is a sectional view schematically showing the general structure of the memory cell section in the conventional DRAM of the same type. l... Semiconductor substrate, 2... Inter-element isolation region,
3... Conductive film (word line), 4a, 4b... High concentration impurity diffusion region, 5a,
5b... Low concentration impurity diffusion region, 6... Conductive film (lower electrode), 7... Dielectric film, 8... Conductive film (upper electrode), 9... Interlayer Insulating film, 10... Conductive film (bit line), 11, 12... Insulating film, 13... Conductive film (for connection), 14... Conductive film (buried layer), 15 ...Access transistor, 16...Capacitor. Figure Figure
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| JP2217881AJPH0499375A (en) | 1990-08-17 | 1990-08-17 | semiconductor storage device |
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| JPH0499375Atrue JPH0499375A (en) | 1992-03-31 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1996026544A1 (en)* | 1995-02-22 | 1996-08-29 | Micron Technology, Inc. | Method of forming a dram bit line contact |
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