【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置に関するもので、特に、電気的に
書換え可能な半導体不揮発性メモリーに関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to an electrically rewritable semiconductor nonvolatile memory.
電気的に書換え可能な半導体不揮発性メモリは、データ
の書換え時に、コントロールゲートに２０Ｖ程度の電圧
パルスを印加する。この電圧パルスの立上がり時間は、
データの書込みと消去を繰返すことによって起こるメモ
リーの不良に影響する。そして、この電圧パルスの立上
がり時間は短い程、書込みと消去の繰返しによって起こ
る不良は、多くなる。ここで立上がり時間は、電圧パル
スの電圧値か最大値の９０％とに達する時間を示す。ま
た、この立上がり時間は、パルスか印加される端子から
、コントロールゲートまて等価的に接続される抵抗と容
量の大きさによって決定される。An electrically rewritable semiconductor nonvolatile memory applies a voltage pulse of about 20 V to a control gate when rewriting data. The rise time of this voltage pulse is
Affects memory defects caused by repeated writing and erasing of data. The shorter the rise time of this voltage pulse, the more defects occur due to repeated writing and erasing. Here, the rise time indicates the time required for the voltage value of the voltage pulse to reach 90% of the maximum value. Further, this rise time is determined by the resistance and capacitance equivalently connected from the terminal to which the pulse is applied to the control gate.
従来の電気的に書換え可能な１４導体不揮発性メモリー
においては、フローティングゲート下に不純物拡散層で
形成されるコントロールゲートの配線は、コントロール
ケートの不純物濃度と同し不純物濃度であった。In a conventional electrically rewritable 14-conductor nonvolatile memory, the control gate wiring formed by an impurity diffusion layer under the floating gate had the same impurity concentration as the control gate.
しかし、その配線のもつ抵抗は小さく、データ書換え時
の立上がり時間は短い為、データの書込みと消去の繰返
しによる不良は、起こり易いという課題がある。However, since the resistance of the wiring is small and the rise time during data rewriting is short, there is a problem that defects are likely to occur due to repeated data writing and erasing.
そこで、本発明は、このような課題を解決するもので、
その目的とするところは、３書換えによる不良が起き難
い電気的に書換え可能な半導体不揮発性メモリーを提供
するところにある。Therefore, the present invention is intended to solve such problems,
The purpose is to provide an electrically rewritable semiconductor nonvolatile memory that is less likely to cause defects due to three rewrites.
本発明の半導体装置は、半導体基板上にゲート絶縁膜を
介して形成されたフローティングゲート下の一部に設け
られた不純物拡散層によって形成されたコントロールゲ
ートを具備する半導体不揮発性メモリーにおいてコント
ロールゲートと接続される配線の一部を１０１８ｃｍ−
２以下の不純物濃度の拡散層であることを特徴とする。The semiconductor device of the present invention is a semiconductor nonvolatile memory having a control gate formed by an impurity diffusion layer provided in a part under a floating gate formed on a semiconductor substrate with a gate insulating film interposed therebetween. A part of the wiring to be connected is 1018cm-
The diffusion layer is characterized by having an impurity concentration of 2 or less.
第１図は、本発明における平面図および、断面図であり
、以下に詳組（に説明する。FIG. 1 is a plan view and a sectional view of the present invention, which will be explained in detail below.
ます、製造方法を主要工程に従って順次説明する。First, the manufacturing method will be explained sequentially according to the main steps.
Ｐ型シリコン基板１００上の全面にシリコン窒化膜を堆
積した後、写真食刻法により素子形成領域にのみシリコ
ン窒化膜を残し、更にレジストを塗布し、写真食刻して
Ｐ型ストッパ形成部分のレジスト開口を行い、エネルギ
−３５ＫｅＶ、３ｘ１０”ｃｍ−２の条件てＢ（ホロン
）のイオン注入を行なう。ついて、レジストを除去して
から熱処理してＰチャネル・ストッパ領域を形成した。After a silicon nitride film is deposited on the entire surface of the P-type silicon substrate 100, the silicon nitride film is left only in the element formation area by photolithography, and a resist is further applied and photoetched to form the P-type stopper formation area. A resist opening was made, and B (holon) ions were implanted under the conditions of an energy of 35 KeV and 3 x 10'' cm -2 .Then, the resist was removed and a heat treatment was performed to form a P channel stopper region.
レジストを除去した後、シリコン窒化膜をマスクとして
、９５０℃のウェット酸化により選択的なフィールド酸
化を行ない厚さ９０００ＡのＬＯＧＯ８酸化膜を形成す
る。ついて、シリコン窒化膜を除去し更に素子形成領域
上のシリコン酸化膜も除去した。After removing the resist, selective field oxidation is performed by wet oxidation at 950° C. using the silicon nitride film as a mask to form a LOGO8 oxide film with a thickness of 9000 Å. Then, the silicon nitride film was removed, and the silicon oxide film on the element formation region was also removed.
そして、素子形成領域上に９００℃のドライ酸化により
約４００Ａシリコン酸化膜を形成した後、レジストを塗
布し、写真食刻法によりコントロルゲート形成予定領域
および、トンネル現象を起こすために設ける領域（以降
、これをトンネル領域と称する）を開孔し、エネルギ−
８０ＫｅＶ、ドーズ量４ｘ １０”ｃｍ−’の条件で、
Ｐ（リン）のイオン注入を行ない、コントロールゲート
１〔〕３、］１５を形成する。After forming a silicon oxide film of approximately 400A on the element formation area by dry oxidation at 900°C, a resist is applied and photolithography is applied to the area where the control gate is to be formed and the area to be provided to cause the tunnel phenomenon (hereinafter referred to as , this is called the tunnel region), and the energy is
Under the conditions of 80 KeV and a dose of 4 x 10"cm-',
P (phosphorus) ions are implanted to form control gates 1[]3, ]15.
そして、レジストを取除いた後、１１００℃の酸素雰囲
気中で約１５分間のドライ酸化により約６００人のゲー
ト酸化膜を形成する。更に、写真食刻法により、ｎチャ
ネル領域の開口を行なった後、しきい値電圧調整用のイ
オン注入をＢ（ボロン）を用いエネルギ−４０ＫｅＶ、
ドーズＭ５×１０目ｃｍ−２の条件で行なう。After removing the resist, a gate oxide film of about 600 layers is formed by dry oxidation for about 15 minutes in an oxygen atmosphere at 1100°C. Furthermore, after opening the n-channel region by photolithography, ion implantation for threshold voltage adjustment was performed using B (boron) at an energy of 40 KeV.
The test was carried out under the conditions of a dose of M5×10 cm −2 .
次に、写真食刻法により、トンネル領域１０４を開孔し
、シリコン酸化膜を沸酸により除去した後、９００℃の
酸素雰囲気中で、１０分間のドライ酸化を行ない、１０
０人程層上シリコン酸化膜を形成する。Next, a tunnel region 104 is opened by photolithography, the silicon oxide film is removed with boiling acid, and then dry oxidation is performed for 10 minutes in an oxygen atmosphere at 900°C.
A silicon oxide film is formed on the layer.
それから、全面に約４００ＯＡの厚さの多結晶性シリコ
ン層をＣＶＤ法により堆積し、Ｐ（リン）イオンを拡散
した後、写真食刻法により、ゲート電極１０５、フロー
ティングケート］０１を形成する。Then, a polycrystalline silicon layer with a thickness of about 400 OA is deposited on the entire surface by CVD, and after P (phosphorus) ions are diffused, a gate electrode 105 and a floating gate 01 are formed by photolithography.
次いで、写真食刻法により、レジストおよび、ゲート電
極をマスクとしてｎチャネル素子形成領域に、エネルギ
ー８０ Ｋ ｅ Ｖ、ドース量５×１Ｑ１２ａｍ−２の
条件てＰ（リン）のイオン打込みを行ない、ｎ型低濃度
拡散層１〔１ｑ、１１０、］１１を形成する。この工程
により、コントロールゲートの配線の一部として用いら
れる領域を低濃度不純物拡散層で形成するために、その
部分の抵抗は高くなる。Next, by photolithography, P (phosphorus) ions were implanted into the n-channel element forming region using the resist and the gate electrode as masks at an energy of 80 K e V and a dose of 5 x 1 Q12 am-2. A type low concentration diffusion layer 1 [1q, 110, ]11 is formed. In this step, a region used as a part of the control gate wiring is formed with a low concentration impurity diffusion layer, so that the resistance of that portion becomes high.
その後、写真食刻法により、ゲート電極を掩うレジスト
をマスクとして、エネルギー８０ＫｅＶ、ドーズ量４
Ｘ １．０ ”ｃ ｍ−２の条件てＰ（リン）のイオン
注入を行ない、トランジスタのソース／トレイン領域の
ｎ型高濃度拡散層〕０６．１．０７．１０８を形成する
。この段階てｎチャネルＬＤＤ構造の高耐圧用マスクド
・オフセット型Ｍ′ＣｉＳトランジスタが形成される。After that, by photolithography, a resist covering the gate electrode was used as a mask, and the energy was 80 KeV and the dose was 4.
P (phosphorus) ion implantation is performed under the condition of A high voltage masked offset type M'CiS transistor with an n-channel LDD structure is formed.
前工程で得られたｎチャネルＭσＳトランジスタの部分
のみに写真食刻法によりレジストを塗布したのち、Ｐチ
ャネルＭ′ＣｉＳ ｌ−ランジスタ形成領域のデー１−
電極、ＬσＣσＳ酸化膜をマスクとして、エネルギー３
５ＫｅＶ、ドーズ量２Ｘ１０”ｃｍ−２の条件でＢ（ホ
ロン）のイオン打込みを行ない、レジストを除去したの
ち熱処理を行なってＰ゛型型数散層形成しソース／トレ
イン領域を形成する。After applying a resist by photolithography only to the n-channel MσS transistor portion obtained in the previous step, pattern 1- of the P-channel M′CiS l-transistor formation region is applied.
Using the electrode and LσCσS oxide film as a mask, energy 3
B (holon) ions are implanted under the conditions of 5 KeV and a dose of 2.times.10" cm.sup.-2, and after removing the resist, heat treatment is performed to form a P" type scattering layer to form a source/train region.
それから、全面に層間絶縁膜であるＰＳＧ膜をＣＶＤ法
により堆稙する。Then, a PSG film, which is an interlayer insulating film, is deposited over the entire surface by CVD.
以後の工程は、連携の方法に従って写真食刻法によりソ
ース／ドレイン引出し用のコンタクトホールを形成した
後、電極配線用のＡ９膜をスバ・フタしてから、写真食
刻法によるＡｇ配線のバターニンクを行ないＡＮ配線膜
を形成することにより、本発明の電気的に書換え可能な
ヱ１−導体不揮発性メモリーを得る。The subsequent steps are to form contact holes for source/drain extraction by photo-etching according to the linked method, then cover the A9 film for electrode wiring, and then butter nick the Ag wiring by photo-etching. By carrying out the above steps and forming an AN wiring film, the electrically rewritable E1-conductor nonvolatile memory of the present invention is obtained.
特に、本発明のコントロールゲートからのびる配線の断
面図は第１．［Ｆ（ｂ）のような構造を得る。In particular, the cross-sectional view of the wiring extending from the control gate of the present invention is shown in the first section. [A structure like F(b) is obtained.
電気的に書換え可能な半導体不揮発性メモリーでは、書
込み・消去時に１〜］、ｎｍ５ｅｃのパルス幅をもつ電
圧を印加する。この時、パルス電圧の立上がり時間は、
コントロールゲートに接続された抵抗、容量およびその
配線などに寄生する抵抗や容量により決定される。In an electrically rewritable semiconductor nonvolatile memory, a voltage having a pulse width of 1 to 5 ec is applied during writing and erasing. At this time, the rise time of the pulse voltage is
It is determined by the resistance and capacitance connected to the control gate and the parasitic resistance and capacitance of its wiring.
したかって、本発明のようにコントロールケトに接続さ
れる配線部分は、不純物拡散層によ−って形成され、そ
の不純物濃度が低いため、抵抗値は、高くなる。そのた
め、書込みパルス電圧かコントロールゲートに到達した
時には、立上がり時間は、長くなる。Therefore, as in the present invention, the wiring portion connected to the control layer is formed of an impurity diffusion layer, and the impurity concentration thereof is low, so that the resistance value becomes high. Therefore, when the write pulse voltage reaches the control gate, the rise time becomes longer.
これは、書込み消去を繰返しにおいて、立上がり時間が
短い程、書込み消去の繰返し回数が少ない時に不良が起
き、書込み消去が不可能となることから、本発明の１！
導体不揮発性メモリーは、書込み消去の繰返しに対する
不良は起き難い。This is because when repeating programming and erasing, the shorter the rise time, the fewer times the programming and erasing is repeated, defects will occur and programming and erasing will become impossible.
Conductive non-volatile memories are less prone to defects due to repeated writing and erasing.
以上、述べたように本発明によれば、データの書換えに
よって起こる不良か発生し難くなる。そのため、半導体
装置としての信頼性が向上する。As described above, according to the present invention, defects caused by rewriting data are less likely to occur. Therefore, reliability as a semiconductor device is improved.
第１図（ａ）、（ｂ、）は、本発明の半導体不揮発性メ
モリーの一実弛例を示す平面図および、断面図。１００ ・３ ０ ］ 、１０２．１０３ ・］ ０４ ・１０５ ・１０６ ・］ ０７ ・１０８・１０９ ・１１０、］ １２ ・１ ］ ３・・シリコン基板・フローチイングツアート・コントロールゲート・コンタクトホール・トンネル領域・選択トランジスタのゲート・選択トランジスタのトレイン・選択トランジスタのソースまたはメモリートランジスタのドレイン・メモリートランジスタのソース・トランジスタのオフセット領域・低不純物濃度の配線・層間絶縁膜・ゲート絶縁膜第１図（ａ）第１図（ｂ）FIGS. 1(a) and 1(b) are a plan view and a sectional view showing an example of a semiconductor nonvolatile memory according to the present invention. 100・30], 102. 103 ・ ] 04 ・ 105 ・ 106 ・ ] 07 ・ 108 ・ 109 ・ 110, ] 12 ・ 1 ] 3. ・Silicon substrate, floating tour, control gate, contact hole, tunnel region, gate of selection transistor, selection transistor - Source of selection transistor or drain of memory transistor - Source of memory transistor - Offset region of transistor - Low impurity concentration wiring - Interlayer insulating film - Gate insulating film Figure 1 (a) Figure 1 (b)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20981490AJPH0492476A (en) | 1990-08-08 | 1990-08-08 | Semiconductor device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20981490AJPH0492476A (en) | 1990-08-08 | 1990-08-08 | Semiconductor device |
| Publication Number | Publication Date |
|---|---|
| JPH0492476Atrue JPH0492476A (en) | 1992-03-25 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20981490APendingJPH0492476A (en) | 1990-08-08 | 1990-08-08 | Semiconductor device |
| Country | Link |
|---|---|
| JP (1) | JPH0492476A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5383162A (en)* | 1991-08-26 | 1995-01-17 | Hitachi, Ltd. | Semiconductor memory device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5383162A (en)* | 1991-08-26 | 1995-01-17 | Hitachi, Ltd. | Semiconductor memory device |
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