【発明の詳細な説明】〔発明の目的］（産業上の利用分野）この発明はダイナミック型の半導体メモリ装置に係り、
信号の読み出しをビット線に接続されたセンスアンプで
行うようにした半導体メモリ装置に関する。[Detailed Description of the Invention] [Object of the Invention] (Field of Industrial Application) This invention relates to a dynamic semiconductor memory device,
The present invention relates to a semiconductor memory device in which signals are read by a sense amplifier connected to a bit line.
（従来の技術）ダイナミック型の半導体メモリ装置（以下、ＤＲＡＭと
称する）のメモリセルアレイ構成には、オープンビット
線方式や、フォールプツトビット線方式（折り返しビッ
ト線方式）が良く知られている。(Prior Art) As the memory cell array configuration of a dynamic semiconductor memory device (hereinafter referred to as DRAM), an open bit line method and a folded bit line method are well known.
第１０図はオープンビット線方式のメモリセルアレイを
含む従来のＤＲＡＭの構成を示すものである。このＤＲ
ＡＭは、説明を簡略化するためにカラム０〜カラム３の
３つのカラムで構成されており、各カラムにはそれぞれ
８個のメモリセルが設けられているものとする。図にお
いて、ＷＬＯ。FIG. 10 shows the structure of a conventional DRAM including an open bit line type memory cell array. This DR
To simplify the explanation, it is assumed that the AM is composed of three columns, column 0 to column 3, and each column is provided with eight memory cells. In the figure, WLO.
ＷＬＩ、・・・ＷＬ７はそれぞれワード線、ＢＬＯ。WLI, . . . WL7 are word lines and BLO, respectively.
ＢＬＯ，ＢＬＩ、ＢＬＩ、・・・ＢＬ３．ＢＬ３はそれ
ぞれビット線対、Ｉｌｏ、Ｉｌｏはデータ入出力線対、
ＭＣ０Ｏ，ＭＣ０Ｉ、・・・Ｍ Ｃ０３，・・・はそれ
ぞれメモリセル、ＥＱＬはプリチャージ制御線、ＱＰ、
ＱＰ、・・・ＱＰはそれぞれプリチャージ用のトランジ
スタ、ＶＢＬはプリチャージ用の電圧であり、例えば電
源電圧Ｖｃｃの１／２の電圧、ＳＡＯ。BLO, BLI, BLI,...BL3. BL3 is a bit line pair, Ilo, Ilo is a data input/output line pair,
MC0O, MC0I,...MC03,... are memory cells, EQL is a precharge control line, QP,
QP, . . . QP are transistors for precharging, and VBL is a voltage for precharging, for example, a voltage of 1/2 of the power supply voltage Vcc, and SAO.
ＳＡＩ、・・・ＳＡ３はそれぞれＣＭＯ５型のセンスア
ンプ、ＳＡＰ及びＳＡＮはセンスアンプ制御線、ＣＤＣ
はカラムデコーダ、Ｃ３ＬＯ，Ｃ３ＬＩ。SAI,...SA3 are CMO5 type sense amplifiers, SAP and SAN are sense amplifier control lines, CDC
are column decoders, C3LO, C3LI.
・・・Ｃ３Ｌ３はカラム選択線、ＲＤＣはロウデコーダ
である。...C3L3 is a column selection line, and RDC is a row decoder.
第１１図は上記第１０図のＤＲＡＭの動作の一例を示す
タイミングチャートであり、例えば１本のワード線ＷＬ
ＯがロウデコーダＲＤＣによって選択駆動されると、こ
のワード線ＷＬＯに接続されている各カラムのメモリセ
ルＭＣ０Ｏ，ＭＣ０Ｉ・・・Ｍ Ｃ０３に蓄えられてい
る電荷に従って、各ビット線対の一方であるＢＬＯ，Ｂ
ＬＩ、・・・ＢＬ３にそれぞれ信号が読み出される。そ
の後、センスアンプ制御線ＳＡＮの信号が立ち下げられ
、さらにセンスアンプ制御線ＳＡＰの信号が立ち上げら
れることにより、センスアンプＳＡＯ，ＳＡ１．・・・
ＳＡ３が活性化され、各ビット線の情報が増幅され、デ
ータ入出力線対Ｉ１０．Ｉ１０に出力される。FIG. 11 is a timing chart showing an example of the operation of the DRAM shown in FIG. 10. For example, one word line WL
When O is selectively driven by the row decoder RDC, one of the bit line pairs is selected according to the charges stored in the memory cells MC0O, MC0I...MC03 of each column connected to this word line WLO. BLO,B
Signals are read out to LI, . . . BL3, respectively. Thereafter, the signal on the sense amplifier control line SAN falls, and the signal on the sense amplifier control line SAP rises, thereby causing the sense amplifiers SAO, SA1 . ...
SA3 is activated, information on each bit line is amplified, and data input/output line pair I10. It is output to I10.
第１２図は上記第１０図のＤＲＡＭにおけるセンスアン
プの周辺部分を抜き出して示すものである。図示するよ
うに、互いに隣接するビット線相互間には結合容量Ｃ８
ｌ＋ ＣＩ２＋ Ｃ２Ｂ・・・及びＣ８１ＣＩ’２’
＋ ０２３ ・・・か存在している。このため、
第１図のＤＲＡＭにおいて、各メモリセルに蓄えられた
データが読み出され、センスアンプで増幅される際に、
上記ビット線間の結合容量の影響により、あるビット線
の電位が変化すると、この電位変化により他のビット線
にノイズが発生することかある。例えば、ビット線ＢＬ
Ｉの電位が変化すると、これと隣接している２本のビッ
ト線ＢＬＯ。FIG. 12 shows a portion around the sense amplifier in the DRAM shown in FIG. 10. As shown in the figure, there is a coupling capacitance C8 between adjacent bit lines.
l+ CI2+ C2B... and C81CI'2'
+ 023 ... exists. For this reason,
In the DRAM shown in FIG. 1, when the data stored in each memory cell is read out and amplified by the sense amplifier,
When the potential of a certain bit line changes due to the influence of the coupling capacitance between the bit lines, this potential change may generate noise in other bit lines. For example, bit line BL
When the potential of I changes, the two adjacent bit lines BLO.
ＢＬ２にノイズが現れる。この結果、センスアンプで増
幅を行う際にＳ／Ｎ比が悪くなる。特に高集積化が進み
、１６Ｍビットや６４Ｍビット以上になるのに伴い、ビ
ット線のピッチは小さくなり、ビット線全体の寄生容量
に対するビット線相互間の結合容量の割合が大きくなり
、ビット線の読み出しマージンが低下していくことにな
る。Noise appears in BL2. As a result, the S/N ratio deteriorates when the sense amplifier performs amplification. In particular, as higher integration progresses to 16 Mbits, 64 Mbits, or more, the pitch of bit lines becomes smaller, and the ratio of coupling capacitance between bit lines to the parasitic capacitance of the entire bit line increases. The read margin will decrease.
上記のような問題は、第１３図に示すような折り返しビ
ット線方式のメモリセルアレイを含む従来のＤＲＡＭの
場合にも同様に発生する。すなわち、上記第１３図のＤ
ＲＡＭからセンスアンプの周辺部分を抜き出した第１４
図に示すように、ビット線ＢＬＯとＢＬＯとの間には結
合容量Ｃ６０が、ビット線ＢＬＯとＢＬＩとの間には結
合容量Ｃ８゜か、ビット線ＢＬＩとＢＬＩとの間には結
合容量Ｃ１１かそれぞれ存在しているため、ビット線間
に干渉ノイズか発生し、Ｓ／Ｎ比が低下する。The above problem similarly occurs in a conventional DRAM including a memory cell array of a folded bit line type as shown in FIG. That is, D in FIG. 13 above.
The 14th image of the peripheral part of the sense amplifier extracted from RAM
As shown in the figure, there is a coupling capacitance C60 between bit lines BLO and BLO, a coupling capacitance C8° between bit lines BLO and BLI, or a coupling capacitance C11 between bit lines BLI and BLI. Therefore, interference noise occurs between the bit lines, and the S/N ratio decreases.
また、上記折り返しビット線方式のＤＲＡＭにおけるビ
ット線間の干渉ノイズを低減させるため、さらに従来て
は、第１５図に示すようにビット線を交差させることに
より、隣接するビット線対からの結合容量による影響を
軽減し、ビット線間の干渉ノイズをキャンルする方法も
考えられている（特開昭６３−１０３９６号公報）。Furthermore, in order to reduce the interference noise between the bit lines in the above-mentioned folded bit line type DRAM, conventionally, the bit lines are crossed as shown in FIG. A method of reducing the influence of noise and canceling interference noise between bit lines has also been considered (Japanese Unexamined Patent Publication No. 10396/1983).
（発明か解決しようとする課題）しかし、従来のビット線交差を行う方法では、１本のビ
ット線に対し、隣接するビット線対の各ビット線との間
の結合容量を完全にバランスさせなければ、隣り合うビ
ット線を同時に活性化する限りは、ビット線間の干渉ノ
イズは完全にキャンセルされないし、間に他のビット線
を介在したビット線がらの干渉ノイズも抑えることはで
きない。(Problem to be solved by the invention) However, in the conventional method of bit line crossing, it is necessary to completely balance the coupling capacitance between one bit line and each bit line of an adjacent bit line pair. For example, as long as adjacent bit lines are activated at the same time, interference noise between bit lines cannot be completely canceled, and interference noise from bit lines with other bit lines interposed between them cannot be suppressed.
さらに、ビット線を交差させるための特別な領域が必要
になるため、チップ面積が増大するという問題も発生す
る。また、ビット線を交差させるには、ビット線とは異
なる他の配線層を用いる必要があり、ビット線における
インピーダンスのアンバランスも考慮しなければならな
い。Furthermore, since a special area is required for crossing the bit lines, a problem arises in that the chip area increases. Furthermore, in order to cross the bit lines, it is necessary to use another wiring layer different from the bit lines, and impedance imbalance in the bit lines must also be taken into consideration.
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ビット線の信号読み出し、増幅時に
、ビット線相互間の結合容量に基づく干渉ノイズが除去
でき、もって信頼性の高い半導体メモリ装置を提供する
ことにある。This invention was made in consideration of the above circumstances, and its purpose is to eliminate interference noise based on coupling capacitance between bit lines when reading and amplifying bit line signals, thereby improving reliability. An object of the present invention is to provide a high quality semiconductor memory device.
［発明の構成］（課題を解決するための手段）この発明の半導体メモリ装置は、複数のワード線と、複
数のビット線と、上記複数の各ワード線と上記複数の各
ビット線との交点に配置されるメモリセルと、上記複数
のビット線のうち各一対のビット線が接続され、各ビッ
ト線対間の電位差をそれぞれ感知増幅する複数のセンス
アンプと、上記ビット線対のうち互いに隣接したビ・ソ
ト線対に接続されたセンスアンプか同時に活性化されな
いように上記複数のセンスアンプの活性化制御を行う活
性化制御手段とを具備したことを特徴とする。[Structure of the Invention] (Means for Solving the Problems) A semiconductor memory device of the present invention includes a plurality of word lines, a plurality of bit lines, and an intersection between each of the plurality of word lines and each of the plurality of bit lines. A plurality of sense amplifiers each sensing and amplifying the potential difference between each bit line pair are connected to each pair of bit lines of the plurality of bit lines, and a plurality of sense amplifiers are connected to each pair of bit lines of the bit line pairs adjacent to each other. The present invention is characterized by comprising activation control means for controlling the activation of the plurality of sense amplifiers so that the sense amplifiers connected to the Bi/Soto line pairs are not activated at the same time.
（作用）互いに隣接したビット線対に接続されたセンスアンプは
同時に活性化されることかないので、活性化されない側
のセンスアンプに接続されたビット線対では電位変化が
起こらず、活性化される側のセンスアンプに接続された
ビット線対では干渉ノイズは発生しない。(Function) Since sense amplifiers connected to adjacent bit line pairs are not activated at the same time, no potential change occurs in the bit line pair connected to the sense amplifier on the side that is not activated, and the bit line pair is activated. No interference noise occurs in the bit line pair connected to the side sense amplifier.
（実施例）以下、図面を参照してこの発明を実施例により説明する
。(Examples) Hereinafter, the present invention will be explained by examples with reference to the drawings.
第１図はこの発明をオープンビット線方式のメモリセル
アレイを含むＤＲＡＭに実施例した、この発明の第１の
実施例に係る構成を示す回路図である。なお、この実施
例の場合も説明を簡略化するために、前記第１０図のＤ
ＲＡＭと同様に、カラム０〜カラム３の３つのカラムで
構成されており、各カラムにはそれぞれ８個のメモリセ
ルが設けられているものとする。FIG. 1 is a circuit diagram showing the structure of a first embodiment of the present invention, in which the present invention is implemented in a DRAM including an open bit line type memory cell array. In this embodiment as well, in order to simplify the explanation, D in FIG.
It is assumed that, like a RAM, it is composed of three columns, column 0 to column 3, and each column is provided with eight memory cells.
図において、ＷＬＯ，ＷＬＩ、・・・ＷＬ７はそれぞれ
ワード線であり、ＢＬＯ，ＢＬＯ，ＢＬＩ。In the figure, WLO, WLI, . . . WL7 are word lines, respectively, and BLO, BLO, BLI.
ＢＬＩ、・・・ＢＬ３．ＢＬ３はそれぞれビット線対で
ある。上記各ビット線対ＢＬＯ’、ＢＬＯＢＬＩ、ＢＬ
ｌ、・・・ＢＬ３．ＢＬ３は、オープンビット線方式の
名の如く、センスアンプＳＡＯ。BLI,...BL3. Each of BL3 is a bit line pair. Each of the above bit line pairs BLO', BLOBLI, BL
l,...BL3. BL3, as the name of the open bit line method suggests, is a sense amplifier SAO.
ＳＡＩ、・・・ＳＡ３それぞれの両側から左右に伸びた
状態で各センスアンプに接続されている。また、上記各
ワード線ＷＬＯ，ＷＬＩ、・・・ＷＬ７と上記各ビット
線ＢＬＯ，ＢＬＯ，ＢＬＩ、ＢＬＩ、 ９．。SAI, . . . extend left and right from both sides of each SA3 and are connected to each sense amplifier. Further, each of the word lines WLO, WLI, . . . WL7 and each of the bit lines BLO, BLO, BLI, BLI, 9. .
ＢＬ３．ＢＬ３の交点には１個おきにメモリセルが配置
されている。すなわち、例えばワード線ＷＬＯについて
みると、ビット線ＢＬＯとの交点にメモリセルＭ ＣＧ
ｏが配置され、さらに１本のビット線ＢＬＩを飛び越え
た次のビット線ＢＬ２との交点にメモリセルＭ Ｃ０２
が配置され、以下、同様に１個おきにメモリセルか配置
されている。また、上記ワード線ＷＬＯと隣接している
ワード線ＷＬＩについては、ビット線ＢＬ］との交点に
メモリセルＭＣ１２が配置され、さらに１本のビット線
ＢＬ２を飛び越えた次のビット線ＢＬ３との交点にメモ
リセルＭＣ１３が配置され、以下、同様に１個おきにメ
モリセルが配置されている。さらに、上記ワード線ＷＬ
Ｉと隣接しているワード線ＷＬ２については、ワード線
ＷＬＩの場合と同様に、ビット線ＢＬＩとの交点にメモ
リセルＭ Ｃ２１か配置され、さらに１本のビット線Ｂ
Ｌ２を飛び越えた次のビット線ＢＬ３との交点にメモリ
セルＭ Ｃ２３が配置され、以下、同様に１個おきにメ
モリセルが配置されている。また、ワード線ＷＬ４〜Ｗ
Ｌ７についても、上記ワード線ＷＬＩ〜ＷＬ３の場合と
同様の配置状態で各メモリセルＭＣ４０，ＭＣ４２，・
・・ＭＣ５１，ＭＣ５３，・・・Ｍ Ｃ６１Ｍ Ｃ６３
，・・・ＭＣ７０，ＭＣ７２が設けられている。BL3. Memory cells are arranged at every other intersection of BL3. That is, for example, when looking at the word line WLO, there is a memory cell MCG at the intersection with the bit line BLO.
A memory cell M C02 is placed at the intersection with the next bit line BL2 that jumps over one bit line BLI.
are arranged, and thereafter memory cells are similarly arranged every other memory cell. Furthermore, regarding the word line WLI adjacent to the word line WLO, a memory cell MC12 is arranged at the intersection with the bit line BL, and further, at the intersection with the next bit line BL3 that jumps over one bit line BL2. A memory cell MC13 is arranged at , and memory cells are arranged every other memory cell thereafter. Furthermore, the word line WL
As for the word line WL2 adjacent to the word line WLI, a memory cell MC21 is arranged at the intersection with the bit line BLI, and one bit line B
A memory cell MC23 is placed at the intersection with the next bit line BL3 that has jumped over L2, and thereafter memory cells are placed every other memory cell in the same manner. In addition, word lines WL4 to WL
Regarding L7, each memory cell MC40, MC42, .
...MC51, MC53, ...MC61M C63
, . . MC70, MC72 are provided.
上記ビット線ＢＬＯ，ＢＬＯ，ＢＬＩ、ＢＬＩ。The above bit lines BLO, BLO, BLI, BLI.
・・・ＢＬ３．ＢＬ３それぞれと一方及び他方のデ−タ
入出力線Ｉ１０．Ｉ１０との間にはデータ転送用のＭＯ
ＳトランジスタＱＴ、ＱＴ、・・・がそれぞれ接続され
ている。これらデータ転送用のトランジスタＱＴ、ＱＴ
、・・・のゲートは各カラム毎に共通接続されており、
各共通ゲートはカラム選択線Ｃ３ＬＯ，Ｃ３ＬＩ、・・
・Ｃ５Ｌ３にそれぞれ接続されている。また、上記ビッ
ト線ＢＬＯ，ＢＬＯ。...BL3. BL3 and one and the other data input/output lines I10. There is an MO for data transfer between I10 and I10.
S transistors QT, QT, . . . are connected to each other. These data transfer transistors QT, QT
,... gates are commonly connected for each column,
Each common gate has column selection lines C3LO, C3LI,...
- Each is connected to C5L3. Also, the bit lines BLO, BLO.
ＢＬＩ、ＢＬＩ、・・・ＢＬ３．ＢＬ３それぞれとプリ
チャージ用の電圧ＶＢＬ（例えば電源電圧ＶＣＣの１／
２の電圧）との間にはプリチャージ用のＭＯＳトランジ
スタＱＰ、ＱＰ、・・・がそれぞれ接続されており、こ
れらトランジスタＱＰのうちカラム０とカラム２のビッ
ト線ＢＬＯ，ＢＬＯ，ＢＬ２゜ＢＬ２に接続されている
トランジスタのゲートは第１のプリチャージ制御線ＥＱ
ＬＯに、カラム１とカラム３のビット線ＢＬＩ、ＢＬＩ
、ＢＬ３゜ＢＬ３に接続されているトランジスタのゲー
トは第２のプリチャージ制御線ＥＱＬＩにそれぞれ接続
されている。BLI, BLI,...BL3. BL3 and precharge voltage VBL (for example, 1/1 of power supply voltage VCC)
MOS transistors QP, QP, . The gate of the connected transistor is connected to the first precharge control line EQ.
To LO, bit lines BLI and BLI of column 1 and column 3
, BL3° The gates of the transistors connected to BL3 are respectively connected to the second precharge control line EQLI.
上記センスアンプＳＡＯ，ＳＡＩ、・・・ＳＡ３はそれ
ぞれ、ソースが共通接続され、ドレイン及びゲートか対
応するカラムのビット線対のうちそれぞれ異なる方に接
続された２個のＰチャネルＭＯＳトランジスタと、ソー
スか共通接続され、トレイン及びゲートか対応するカラ
ムのビット線対のうちそれぞれ異なる方に接続された２
個のＮチャネルＭＯ５Ｉ−ランジスタとで構成されてい
る。The sense amplifiers SAO, SAI, . or commonly connected, and connected to different ones of the bit line pair of the train and gate or the corresponding column.
It consists of N-channel MO5I transistors.
そして、偶数番目のカラムすなわち、カラム０とカラム
２のセンスアンプＳＡＯ，ＳＡ２内の２個のＰチャネル
ＭＯＳトランジスタの共通ソースはセンスアンプ制御線
５ＡＰＯに、奇数番目のカラムすなわち、カラム１とカ
ラム３のセンスアンプＳＡＩ、ＳＡ、３内の２個のＰチ
ャネルＭＯＳトランジスタの共通ソースはセンスアンプ
制御線ＳＡＰ １にそれぞれ接続され、さらに偶数番目
のカラム０とカラム２のセンスアンプＳＡＯ。The common sources of the two P-channel MOS transistors in the sense amplifiers SAO and SA2 in the even-numbered columns, that is, columns 0 and 2, are connected to the sense amplifier control line 5APO in the odd-numbered columns, that is, columns 1 and 3. The common sources of the two P-channel MOS transistors in the sense amplifiers SAI, SA, 3 are connected to the sense amplifier control line SAP 1, respectively, and the common sources of the two P-channel MOS transistors in the sense amplifiers SAI, SA, 3 are connected to the sense amplifier control line SAP 1, and the sense amplifiers SAO in the even-numbered columns 0 and 2 are connected to the sense amplifier control line SAP 1, respectively.
ＳＡ２内の２個のＮチャネルＭＯＳトランジスタの共通
ソースはセンスアンプ制御線５ＡＮＯに、奇数番目のカ
ラム１とカラム３のセンスアンプＳＡＩ、ＳＡＢ内の２
個のＮチャネルＭＯＳトランジスタの共通ソースはセン
スアンプ制御線５ＡＮＩにそれぞれ接続されている。The common source of the two N-channel MOS transistors in SA2 is connected to the sense amplifier control line 5ANO, and the common source of the two N-channel MOS transistors in SA2 is connected to the sense amplifier control line 5ANO.
Common sources of the N-channel MOS transistors are respectively connected to sense amplifier control line 5ANI.
また、ＣＤＣは上記カラム選択線Ｃ３ＬＯ。Also, CDC is the column selection line C3LO.
Ｃ３ＬＩ、・・・Ｃ３Ｌ３を選択的に駆動するカラムデ
コーダであり、ＲＤＣは上記ワード線ＷＬＯ。C3LI, . . . are column decoders that selectively drive C3L3, and RDC is the word line WLO.
ＷＬＩ、・・・ＷＬ７、第１、第２のプリチャージ制御
線ＥＱＬＯ１ＥＱＬＩ及びセンスアンプ制御線５ＡＰＯ
，５ＡＰＩ、５ＡＮＯ，５ＡＮＩを選択駆動するロウデ
コーダである。そして、このロウデコーダＲＤＣに供給
されるロウアドレスに応じてカラムが選択され、また、
ロウデコーダＲＤＣからカラムデコーダＣＤＣに対し、
この選択カラムが偶数であるか奇数であるかを示す制御
信号φＲＡが出力される。WLI, ... WL7, first and second precharge control lines EQLO1EQLI and sense amplifier control line 5APO
, 5API, 5ANO, and 5ANI. Then, a column is selected according to the row address supplied to this row decoder RDC, and
From row decoder RDC to column decoder CDC,
A control signal φRA indicating whether this selected column is an even number or an odd number is output.
次に第２図のタイミングチャートを用いて上記実施例の
ＤＲＡＭの動作を説明する。Next, the operation of the DRAM of the above embodiment will be explained using the timing chart of FIG.
いま、ロウデコーダＲＤＣによりワード線ＷＬＯが、カ
ラムデコーダＣＤＣにょリカラム選択線Ｃ５ＬＯかそれ
ぞれ選択され、偶数のカラム０が選択され、メモリセル
Ｍ Ｃ００の情報がデータ入出力線Ｉ１０．Ｉ１０に出
力される場合について説明する。Now, word line WLO, column decoder CDC and column selection line C5LO are selected by row decoder RDC, even column 0 is selected, and the information of memory cell M C00 is transferred to data input/output line I10. The case where the signal is output to I10 will be explained.
このとき、予め第１、第２のプリチャージ制御線ＥＱＬ
Ｏ，ＥＱＬＩは共に“Ｈ” レベル（Ｖ ｃｃ）であり
、プリチャージ用のトランジスタＱＰ。At this time, the first and second precharge control lines EQL
O and EQLI are both at "H" level (Vcc), and the transistor QP for precharging.
ＱＰ、・・・は全てオンしている。このため、全てのビ
ット線は１／２拳ｖｃｃの電圧ＶＢＬにプリチャージさ
れている。次に第１のプリチャージ制御線Ｅ Ｑ Ｌ
Ｏカ“Ｌ”レベルに下げられる。これにより、偶数カラ
ムにおけるビット線、すなわちビット線ＢＬＯ，ＢＬＯ
，ＢＬ２．ＢＬ２は電位的にフローティング状態となる
が、第２のプリチャージ制御線ＥＱＬＩは“Ｈルーベル
のままであるため、奇数カラムにおける各ビット線、す
なわちビット線ＢＬＩ、ＢＬＩ、ＢＬ３．ＢＬ３それぞ
れの電位は、１／２・Ｖｃｃにプリチャージされた状態
のままとなる。QP, . . . are all on. Therefore, all bit lines are precharged to a voltage VBL of 1/2 vcc. Next, the first precharge control line E Q L
The O power is lowered to the “L” level. This allows bit lines in even columns, ie, bit lines BLO, BLO
, BL2. BL2 is in a floating state in terms of potential, but the second precharge control line EQLI remains at "H level", so the potential of each bit line in the odd column, that is, the bit lines BLI, BLI, BL3.BL3, is , 1/2·Vcc remains precharged.
次にロウアドレスが入力しているロウデコーダＲＤＣに
よりワード線ＷＬＯが選択されると、二のワード線ＷＬ
Ｏに接続されているメモリセルＭＣ０Ｏ，ＭＣＯ２に蓄
えられているデータがビット１１ＢＬｏ、ＢＬ２それぞ
れに読み出される。Next, when the word line WLO is selected by the row decoder RDC to which the row address is input, the second word line WL
The data stored in memory cells MC0O and MCO2 connected to bits 11BLo and BL2 are read out, respectively.
そして次に、センスアンプ制御線５ＡＮＯが１／２・Ｖ
ｃｃから０に低下し、その後、センスアンプ制御線５Ａ
ＰＯが１／２・ｖｃｃからＶＣＣに上昇する。これによ
り、カラム０とカラム２のセンスアンプＳＡＯ，ＳＡ２
が活性化され、両センスアンプＳＡＯ，ＳＡ２によって
ビット線対ＢＬＯ。Then, the sense amplifier control line 5ANO is set to 1/2・V.
cc to 0, and then the sense amplifier control line 5A
PO rises from 1/2·vcc to VCC. As a result, sense amplifiers SAO and SA2 of column 0 and column 2
is activated, and the bit line pair BLO is activated by both sense amplifiers SAO and SA2.
ＢＬＯ間、ビット線対ＢＬ２．ＢＬ２間それぞれの電位
差が増幅される。このとき、センスアンプ制御線５ＡＮ
Ｉ、５ＡＰＩの電位は１／２・Ｖｃｃレベルのままで変
化せず、カラム１とカラム３のセンスアンプＳＡＩ、Ｓ
Ａ３は活性化されない。Between BLO, bit line pair BL2. Each potential difference between BL2 is amplified. At this time, the sense amplifier control line 5AN
The potentials of I and 5API remain at the 1/2 Vcc level and do not change, and the sense amplifiers SAI and S of columns 1 and 3
A3 is not activated.
さらにロウアドレスで選ばれたカラムの偶奇を示す信号
φＲＡが例えば“Ｈルーベルとなり、この信号φＲＡ及
びカラムアドレスにより、カラムデコーダＣＤＣにより
カラム選択線Ｃ３ＬＯが選択される。これにより、カラ
ム０におけるデータ転送用の２個のトランジスタＱＴ、
ＱＴかオンし、ビット線対ＢＬＯＢＬＯのデータかデー
タ入出力線Ｉ１０．Ｉ１０に出力される。Furthermore, the signal φRA indicating whether the column selected by the row address is even or odd becomes, for example, an “H” level, and the column selection line C3LO is selected by the column decoder CDC based on this signal φRA and the column address. two transistors QT for
QT is turned on, and the data on bit line pair BLOBLO or data input/output line I10. It is output to I10.
上記のように、選択されているカラムのビット線ＢＬＯ
からのデータ読み出しを行っているときは、これと隣接
するビット線ＢＬＩに接続されているセンスアンプＳＡ
Ｉは活性化されず、かつビット線ＢＬＩはプリチャージ
電位に固定されている。このため、ビット線間に前記第
１２図に示すような結合容量が存在していても、ビット
線相互間の干渉ノイズは本質的に発生せず、信頼性の高
い半導体メモリ装置を実現することかできる。As above, the bit line BLO of the selected column
When reading data from the sense amplifier SA connected to the adjacent bit line BLI,
I is not activated, and bit line BLI is fixed at a precharge potential. Therefore, even if coupling capacitance as shown in FIG. 12 exists between the bit lines, interference noise between the bit lines essentially does not occur, and a highly reliable semiconductor memory device can be realized. I can do it.
第３図はこの発明をオーブンビット線方式のメモリセル
アレイを含むＤＲＡＭに実施例した、この発明の第２の
実施例に係る構成を示す回路図である。なお、説明を簡
略化するため、ここではセンスアンプ、ワード線、ビッ
ト線及びメモリセルについてのみ図示している。FIG. 3 is a circuit diagram showing a configuration according to a second embodiment of the present invention, in which the present invention is implemented in a DRAM including an oven bit line type memory cell array. Note that to simplify the explanation, only the sense amplifier, word line, bit line, and memory cell are illustrated here.
上記第１図の実施例のＤＲＡＭでは、ビット線１本に対
して１個のセンスアンプを配置する必要があり、デザイ
ン・ルール的に厳しくなる。これを避けるため、この実
施例の場合には、図中の縦方向及び横方向にそれぞれ複
数個のセンスアンプＳＡ、ＳＡ、・・・を配列し、各セ
ンスアンプＳＡから左右にそれぞれ一対のビット線を伸
びし、横方向に隣接する２個のセンスアンプＳＡに対し
て２本のビット線を配置したものである。In the DRAM of the embodiment shown in FIG. 1, it is necessary to arrange one sense amplifier for one bit line, which makes the design rules strict. In order to avoid this, in the case of this embodiment, a plurality of sense amplifiers SA, SA, . Two bit lines are arranged for two horizontally adjacent sense amplifiers SA by extending the lines.
そして、上記複数個のセンスアンプＳＡ、ＳＡ。And the plurality of sense amplifiers SA, SA.
・・・は、縦方向に配列された列毎に選択的に活性化さ
れ、１列のセンスアンプが活性化されているときは隣接
する列のセンスアンプは活性化されず、そこに接続され
ている各ビット線の電位はプリチャージ状態のままにな
る。... are selectively activated for each column arranged in the vertical direction, and when a sense amplifier in one column is activated, the sense amplifiers in the adjacent column are not activated and the sense amplifiers connected thereto are activated. The potential of each bit line remaining in the precharged state remains in the precharged state.
このような構成であれば、上記第１の実施例の場合と同
様に、ビット線相互間の干渉ノイズを発生が防止できる
と共に、ビット線２本に対してセンスアンプを１個配置
することができるため、比較的穏やかなデザイン−ルー
ルでレイアウトすることが可能になる。With this configuration, as in the case of the first embodiment, interference noise between bit lines can be prevented from occurring, and one sense amplifier can be arranged for two bit lines. This makes it possible to layout with relatively gentle design rules.
第４図はこの発明を折り返しビット線方式のメモリセル
アレイを含むＤＲＡＭに実施例した、この発明の第３の
実施例に係る構成を示す回路図である。この場合にも、
説明を簡略化するため、センスアンプ、ワード線、ビッ
ト線及びメモリセルについてのみ図示している。FIG. 4 is a circuit diagram showing a configuration according to a third embodiment of the present invention, in which the present invention is implemented in a DRAM including a memory cell array of a folded bit line type. Also in this case,
To simplify the explanation, only sense amplifiers, word lines, bit lines, and memory cells are shown.
この実施例では、センスアンプＳＡＯ，ＳＡＩ。In this embodiment, sense amplifiers SAO and SAI.
・・ＳＡ３のそれぞれに各ビット線対ＢＬＯ。...Each bit line pair BLO for each SA3.
ＢＬＯ，ＢＬＩ、ＢＬＩ、・・・ＢＬ３．ＢＬ３が接続
されており、これらビット線対と交差するように複数の
ワード線ＷＬＯ，ＷＬＩ、・・・ＷＬ３が配置されてい
る。そして、各ワード線と１カラムおきの各ビット線対
の一方のビット線との交点にメモリセルＭＣか配置され
ている。例えばワード線ＷＬＯについてはビット線ＢＬ
Ｏとの交点及び１カラム飛び越えたビット線ＢＬ２との
交点にメモリセルＭＣかそれぞれ配置されており、ワー
ド線ＷＬＩについてはビット線ＢＬＯとの交点及び１カ
ラム飛び越えたビット線ＢＬ２との交点にメモリセルＭ
Ｃがそれぞれ配置２されている。BLO, BLI, BLI,...BL3. BL3 is connected, and a plurality of word lines WLO, WLI, . . . WL3 are arranged to intersect with these bit line pairs. A memory cell MC is arranged at the intersection of each word line and one bit line of each bit line pair every other column. For example, for word line WLO, bit line BL
Memory cells MC are arranged at the intersections with bit line BLO and bit line BL2, which is one column ahead, and memory cells MC are arranged at the intersections with bit line BLO and bit line BL2, one column ahead. Cell M
C are arranged 2 respectively.
この実施例のＤＲＡＭおいて、例えば１本のワ−ド線Ｗ
ＬＯか選択された場合には、２個のメモリセルのデータ
かビット線ＢＬＯ，ＢＬ２に読み出される。その後、セ
ンスアンプＳＡＯ，ＳＡ２かそれぞれ活性化され、それ
ぞれのビット線の信号かこれらのセンスアンプで増幅さ
れてデータが出力される。その間、カラム１、カラム３
のビット線対ＢＬＩ、ＢＬＩ、ＢＬ３．ＢＬ３は前記プ
リチャージ用のトランジスタＱＰ、ＱＰ、・・・（第４
図では図示せず、前記第１図に図示）によりプリチャー
ジ状態のままにされ、かつセンスアンプＳＡ１．ＳＡ３
は前記と同様に活性化されない。In the DRAM of this embodiment, for example, one word line W
When LO is selected, the data of the two memory cells are read to the bit lines BLO and BL2. Thereafter, sense amplifiers SAO and SA2 are each activated, and the signals on the respective bit lines are amplified by these sense amplifiers and data is output. Meanwhile, column 1, column 3
The bit line pairs BLI, BLI, BL3 . BL3 is the precharging transistor QP, QP, . . . (fourth
(not shown in the figure, but shown in FIG. 1), the sense amplifiers SA1. SA3
is not activated as before.
このため、ビット線間に前記第１４図に示すような結合
容量が存在していても、ビット線相互間の干渉ノイズは
本質的に発生せず、信頼性の高い半導体メモリ装置が実
現できる。Therefore, even if coupling capacitance as shown in FIG. 14 exists between the bit lines, interference noise between the bit lines essentially does not occur, and a highly reliable semiconductor memory device can be realized.
第５図はこの発明を折り返しビット線方式のメモリセル
アレイを含むＤＲＡＭに実施例した、この発明の第４の
実施例に係る構成を示す回路図である。この場合にも、
説明を簡略化するため、センスアンプ、ワード線、ビッ
ト線及びメモリセルについてのみ図示している。この実
施例のＤ ＲＡ ｋｉは、センスアンプを２組に別け、
それぞれの組か互いに対向するように左右に配置し、左
右のセンスアンプのそれぞれに接続されている各２本の
ワード線が入り千秋となるように配置したものである。FIG. 5 is a circuit diagram showing a configuration according to a fourth embodiment of the present invention, in which the present invention is implemented in a DRAM including a memory cell array of a folded bit line type. Also in this case,
To simplify the explanation, only sense amplifiers, word lines, bit lines, and memory cells are shown. The DRA ki of this embodiment has sense amplifiers divided into two sets,
Each set is arranged on the left and right so as to face each other, and two word lines connected to each of the left and right sense amplifiers are arranged in a row.
そして、この場合も、各ワード線と１カラムおきの各ビ
ット線対の一方のビット線との交点にメモリセルＭＣか
配置されている。Also in this case, memory cells MC are arranged at the intersections of each word line and one bit line of each bit line pair every other column.
この実施例のＤＲＡＭの場合も上記第４図のものと同様
に、選択活性化されたビット線対に隣接するビット線が
プリチャージ状態のままにされているため、ビット線相
互間の干渉ノイズの発生を防止することができる。しか
も、この実施例の場合、異なるカラム間における結合ノ
イズ（例えば前記第１４図中の容量６吋による結合ノイ
ズ）が発生しないことはもちろんであるが、同一カラム
のビット線間の結合ノイズ（例えばビット線ＢＬＯ，Ｂ
ＬＯ間の結合ノイズ）も発生しない。In the case of the DRAM of this embodiment as well, as in the case of the one in FIG. can be prevented from occurring. Moreover, in the case of this embodiment, it goes without saying that coupling noise between different columns (for example, the coupling noise due to the 6-inch capacitance in FIG. 14) does not occur, but also coupling noise between bit lines in the same column (for example, Bit line BLO,B
(coupling noise between LOs) also does not occur.
このため、前記第４図の実施例のものよりも効果は大き
い。Therefore, the effect is greater than that of the embodiment shown in FIG. 4.
第６図はこの発明の第５の実施例に係る構成を示す回路
図である。この実施例のＤＲＡＭは、シェアド・センス
アンプ方式を用いたオープンビット線方式のＤＲＡＭに
この発明を実施したものである。この実施例のＤＲＡＭ
では、例えば２組のビット線対で１個のセンスアンプを
共有している。すなわち、ビット線対ＢＬＯ，ＢＬＯと
ビット線対ＢＬＩ、ＢＬＩでＣＭＯＳ型のセンスアンプ
５ＡＯＩを共有しており、ビット線対ＢＬ２゜ＢＬ２と
ビット線対ＢＬ３．ＢＬ３でＣＭＯＳ型のセンスアンプ
５Ａ２３を共有している。FIG. 6 is a circuit diagram showing a configuration according to a fifth embodiment of the present invention. The DRAM of this embodiment is an open bit line type DRAM using a shared sense amplifier type. DRAM of this example
In this case, for example, two bit line pairs share one sense amplifier. That is, the bit line pair BLO, BLO and the bit line pair BLI, BLI share the CMOS type sense amplifier 5AOI, and the bit line pair BL2°BL2 and the bit line pair BL3. BL3 shares a CMOS type sense amplifier 5A23.
そして、上記ビット線ＢＬＯ，ＢＬ２とプリチャージ用
の電圧ＶＢＬとの間には例えば最下位ビットのロウアド
レス信号ＡＯＲが供給されるＭＯＳトランジスタＱ。Ｏ
Ｌ Ｉ ＱＯ２Ｌが、上記ビット線ＢＬＩ、ＢＬ３とプ
リチャージ用の電圧ＶＢＬとの間には上記アドレス信号
ＡＯＲの反転信号ＡＯＲが供給されるＭＯＳ）ランジス
タＱ。ＩＬ Ｉ ＱｏｘＬかそれぞれ挿入されており
、上記ビット線ＢＬＯ。A MOS transistor Q is supplied with, for example, a row address signal AOR of the least significant bit between the bit lines BLO, BL2 and the precharge voltage VBL. O
L I QO2L is a MOS transistor Q to which an inverted signal AOR of the address signal AOR is supplied between the bit lines BLI, BL3 and the precharge voltage VBL. IL, I, and QoxL are inserted, respectively, and the above bit line BLO.
ＢＬ２と上記センスアンプ５ＡＯＩ、 ５Ａ２３との
間には上記ロウアドレス信号ＡＯＲが供給されるＭＯＳ
トランジスタＱｌＯＬ ＋ ＱＩ２Ｌが、上記ビット線
ＢＬＩ、ＢＬ３と上記センスアンプ５ＡＯＩ。A MOS to which the row address signal AOR is supplied is connected between BL2 and the sense amplifiers 5AOI and 5A23.
Transistors QlOL + QI2L connect the bit lines BLI, BL3 and the sense amplifier 5AOI.
５Ａ２３との間には上記ロウアドレス信号ＡＯＲか供給
されるＭＯＳ）ランジスタＱＩＩＬ ＋ Ｑ１３Ｌかそ
れぞれ挿入されている。同様に、上記ビット線ＢＬＯ，
ＢＬ２とプリチャージ用の電圧ＶＢＬとの間には上記ロ
ウアドレス信号ＡＯＲが供給されるＭＯＳトランジスタ
Ｑ。ＯＲＩ ＱＯ２Ｒが、上記ビット線ＢＬＩ、ＢＬ３
とプリチャージ用の電圧■ＢＬとの間には上記アドレス
信号ＡＯＲが供給されるＭＯＳ）ランジスタＱ。ＩＲＩ
ＱＯ３Ｒがそれぞれ挿入されており、上記ビット線
ＢＬＯ，ＢＬ２と上記センスアンプ５ＡＯＩ、 ５Ａ
２３との間には上記ロウアドレス信号ＡＯＲが供給され
るＭＯＳトランジスタＱＩＯＲＩＱＩ□。が、上記ビッ
ト線ＢＬＩ。5A23, MOS transistors QIIL+Q13L to which the row address signal AOR is supplied are inserted. Similarly, the bit lines BLO,
A MOS transistor Q is supplied with the row address signal AOR between BL2 and the precharge voltage VBL. ORI QO2R is connected to the above bit lines BLI, BL3
and a MOS transistor Q to which the address signal AOR is supplied between the precharge voltage BL and the precharge voltage BL. IRI
QO3R is inserted respectively, and the bit lines BLO, BL2 and the sense amplifiers 5AOI, 5A are connected to each other.
23 is a MOS transistor QIORIQI□ to which the row address signal AOR is supplied. However, the above bit line BLI.
ＢＬ３と上記センスアンプ方式吋、５Ａ２３との間には
上記ロウアドレス信号ＡＯＲが供給されるＭＯＳトラン
ジスタＱＩＩＲ＋ Ｑ１３Ｒがそれぞれ挿入されてい
る。さらに、上記ビット線ＢＬＯと上記センスアンプ５
ＡＤＩとの開、ビット！ＩＢＬユとセンスアンプ５ＡＯ
Ｉとの間、ビット線ＢＬ２と上記センスアンプ５Ａ２３
との間、ビット線ＢＬ３とセンスアンプ５Ａ２３との間
には、ゲートかプリチャージ制御線ＥＱＬに接続された
ＭＯＳ）ランジスタＱＰ、ＱＰ・・・が挿入されている
。MOS transistors QIIR+Q13R to which the row address signal AOR is supplied are inserted between BL3 and the sense amplifier system 2 and 5A23. Further, the bit line BLO and the sense amplifier 5
Open with ADI, bit! IBL Yu and sense amplifier 5AO
between the bit line BL2 and the sense amplifier 5A23
MOS transistors QP, QP, . . . whose gates are connected to the precharge control line EQL are inserted between the bit line BL3 and the sense amplifier 5A23.
次に上記構成でなるＤＲＡＭの動作を第７図のタイミン
グチャートを用いて説明する。まず始めはプリチャージ
制御線ＥＱＬの信号及びロウアドレス信号ＡＯＲ，ＡＯ
Ｒは全て“Ｈ”レベルになっている。このとき、全ての
ビット線はＶＢＬの電圧にプリチャージされる。次に偶
数もしくは奇数のビット線をどちらを活性化させるがを
決定するために、例えばロウアドレス信号ＡＯＲが“Ｌ
”レベルに下げられる。これによりＭＯＳ）ランジスタ
ＱＩＩＬ ＋ Ｑ１３Ｌ ＋ ＱＩＩＲ＋ ＱＩＩ
Ｒがそれぞれオフし、奇数番目のビット線ＢＬＩ、ＢＬ
Ｉ、ＢＬ３．ＢＬ３がセンスアンプ５ＡＯＩ、５Ａ２３
がら切り離される。このとき、ＭＯＳトランジスタＱ
ＯＯＬ Ｉ Ｑ ０２１１ Ｑ ＯＯＲＩ Ｑ ０
２Ｒがオフし１偶数番目のビット線ＢＬＯ，ＢＬＯＳＢ
、Ｌ２．ＢＬ２のプリチャージか止められる。また、上
記ロウアドレス信号ＡＯＲか“Ｌルヘルに下かると同時
にプリチャージ制御線ＥＱＬの信号も“Ｌルベルに下げ
られる。これにより、各ビット線対間のイコライズ動作
が止められ、ビット線ＢＬＯＢＬＯ，ＢＬ２．ＢＬ２は
フローティング状態になる。なお、次にワード線の信号
が“Ｈ″レベル立ち上げられる時に、ビット線に現れる
信号の損失を防ぐため、“Ｈ”レベルにされているロウ
アドレス信号ＡＯＲは電源電圧Ｖｃｃよりも高いレベル
に設定される。Next, the operation of the DRAM having the above configuration will be explained using the timing chart of FIG. First, the precharge control line EQL signal and row address signals AOR, AO
All R's are at "H" level. At this time, all bit lines are precharged to the voltage of VBL. Next, in order to determine which of the even or odd bit lines to activate, for example, the row address signal AOR is set to “L”.
” level. This causes MOS) transistor QIIL + Q13L + QIIR + QII
R are turned off, and the odd-numbered bit lines BLI, BL
I, BL3. BL3 is sense amplifier 5AOI, 5A23
completely separated. At this time, MOS transistor Q
OOL I Q 0211 Q OORI Q 0
2R is turned off and the first even bit line BLO, BLOSB
, L2. BL2's precharge can be stopped. Further, at the same time that the row address signal AOR falls to "L level", the signal on precharge control line EQL also falls to "L level". As a result, the equalization operation between each bit line pair is stopped, and the bit lines BLOBLO, BL2 . BL2 becomes a floating state. When the next time the word line signal is raised to the "H" level, the row address signal AOR, which has been set to the "H" level, is raised to a level higher than the power supply voltage Vcc in order to prevent loss of the signal appearing on the bit line. Set.
次に例えばワード線ＷＬＯの信号が“Ｈ″レベル立ち上
げられ、メモリセルＭＣ０Ｏ，ＭＣＯ２に蓄えられてい
るデータがそれぞれビット線ＢＬＯ。Next, for example, the signal on word line WLO is raised to "H" level, and the data stored in memory cells MC0O and MCO2 are transferred to bit line BLO.
ＢＬ２に読み出される。この後、センスアンプ制御線Ｓ
ＡＮ、ＳＡＰの信号を順次活性化して、各ビット線に読
み出された信号を増幅する。Read out to BL2. After this, the sense amplifier control line S
The signals AN and SAP are sequentially activated to amplify the signals read to each bit line.
上記実施例では２組のビット線対に対して１個のセンス
アンプを配置すればよいため、前記第１図に示す実施例
の場合よりも穏やかなデザインルールてよい。しかも、
選択活性化されるビット線対に隣接するビット線は必ず
プリチャージ状態にされるので、ビット線間の干渉ノイ
ズの発生を防止することができる。また、メモリセルの
集積度も従来の折り返しビット線方式の場合と同じにで
きる。なお、この実施例ではデータ入出力線は省略しで
あるが、各センスアンプに隣接してデータ入出力線を配
置しておけば、偶数、奇数どちらのビット線対が活性化
されても、カラムデコーダにロウアドレスの情報を与え
る必要はない。In the embodiment described above, it is sufficient to arrange one sense amplifier for two bit line pairs, so that a more gentle design rule is required than in the embodiment shown in FIG. Moreover,
Since the bit lines adjacent to the selectively activated bit line pair are always brought into a precharged state, interference noise between the bit lines can be prevented from occurring. Furthermore, the degree of integration of memory cells can be made the same as in the case of the conventional folded bit line method. Although the data input/output lines are omitted in this embodiment, if the data input/output lines are placed adjacent to each sense amplifier, no matter which bit line pair is activated, even or odd, There is no need to provide row address information to the column decoder.
第８図はこの発明の第６の実施例に係る構成を示す回路
図である。この実施例のＤＲＡＭは、折り返しビット線
方式のＤＲＡＭに対しシェアド・センスアンプ方式を採
用したものである。この実施例のＤＲＡＭではメモリセ
ルの配置は前記第４図に示す実施例のものと同様である
が、各ビット線対と各センスアンプＳＡとの間に２組の
スイッチ用のＭＯＳトランジスタＱ。ｏ＋Ｑｏ＋＋ ・
・・及びＱ ｌｏ＋ Ｑ＋＋＋ ・・・を設け、これ
らトランジスタを２種類の信号φ。、φ、て選択的に導
通させることニヨリ、２組のビット線対に対して１個の
センスアンプＳＡを共有させるようにしたものである。FIG. 8 is a circuit diagram showing a configuration according to a sixth embodiment of the present invention. The DRAM of this embodiment employs a shared sense amplifier system in contrast to the folded bit line system DRAM. In the DRAM of this embodiment, the arrangement of memory cells is similar to that of the embodiment shown in FIG. 4, except that two sets of switching MOS transistors Q are provided between each bit line pair and each sense amplifier SA. o+Qo++ ・
. . . and Q lo+ Q+++ . . . are provided, and these transistors are connected to two types of signals φ. , φ are selectively rendered conductive, and one sense amplifier SA is shared by two bit line pairs.
そして、この実施例のＤＲＡＭの動作は、ンエアド・セ
ンスアンプ方式を用いたオープンビット線方式のＤＲＡ
Ｍである前記第６図のものとほぼ同様であるためその説
明は省略する。The operation of the DRAM of this embodiment is an open bit line type DRAM using an aired sense amplifier type.
Since it is almost the same as that shown in FIG. 6, which is M, the explanation thereof will be omitted.
第９図はこの発明の第７の実施例に係る構成を示す回路
図である。この実施例のＤＲＡＭも、折り返しビット線
方式のＤＲＡＭに対しシェアド・センスアンプ方式を採
用したものである。この実施例が上記第８図のものと異
なっている点は、スイッチ用の各ＭＯ３）ランジスタＱ
。ｏ＋Ｑｏ＋ ・・・及びＱ ｌｏ＋ Ｑ Ｉｍ＋
・・・それぞれを介してセンスアンプＳＡに入力される
ビット線は、ＢＬＯとＢＬＩが対になり、ＢＬＯとＢＬ
Ｉが対になっていることであり、センスアンプＳＡに入
力される部分でビット線ＢＬＯとＢＬＩとが交差してい
ることである。FIG. 9 is a circuit diagram showing a configuration according to a seventh embodiment of the present invention. The DRAM of this embodiment also employs a shared sense amplifier system in contrast to the folded bit line system DRAM. The difference between this embodiment and the one in FIG. 8 above is that each MO3) transistor Q for the switch
. o+Qo+ ... and Q lo+ Q Im+
...The bit lines that are input to the sense amplifier SA through each are BLO and BLI, which are paired, and BLO and BL.
The bit lines BLO and BLI intersect at the portion input to the sense amplifier SA.
この実施例の場合にも、図示しない前記プリチャージ用
のトランジスタＱＰ、ＱＰ、・・・（前記第１図に図示
）により、選択活性化されたビット線対に隣接するビッ
ト線がプリチャージ状態で電位が固定されるため、前記
と同様にビット線間の干渉ノイズの発生を防止すること
ができる。In the case of this embodiment as well, the bit lines adjacent to the selectively activated bit line pair are brought into a precharged state by the precharging transistors QP, QP, . . . (shown in FIG. 1) (not shown). Since the potential is fixed at , it is possible to prevent interference noise between bit lines from occurring in the same manner as described above.
［発明の効果］以上説明したようにこの発明によれば、ビット線の信号
読み出し、増幅時に、ビット線相互間の結合容量に基づ
く干渉ノイズが除去でき、もって信頼性の高い半導体メ
モリ装置を提供することができる。[Effects of the Invention] As explained above, according to the present invention, interference noise based on the coupling capacitance between bit lines can be removed when reading and amplifying bit line signals, thereby providing a highly reliable semiconductor memory device. can do.
第１図はこの発明の第１の実施例に係る構成を示す回路
図、第２図は上記第１の実施例のＤＲＡＭの動作を示す
タイミングチャート、第３図はこの発明の第２の実施例
に係る構成を示す回路図、第４図はこの発明の第３の実
施例に係る構成を示す回路図、第５図はこの発明の第４
の実施例に係る構成を示す回路図、第６図はこの発明の
第５の実施例に係る構成を示す回路図、第７図は上記第
５の実施例のＤＲＡＭの動作を示すタイミングチャート
、第８図はこの発明の第６の実施例に係る構成を示す回
路図、第９図はこの発明の第７の実施例に係る構成を示
す回路図、第１０図、第１１図、第１２図、第１３図、
第１４図及び第１５図はそれぞれ従来装置の回路図であ
る。ＷＬＯ，ＷＬＩ、 ・・・ＷＬ７・・・・・・ワード線
、ＢＬＯＢＬＯ，ＢＬＩ、ＢＬＩ、 ・・・ＢＬ３Ｂ
Ｌ３・・・・・ビット線、ＳＡＯ，ＳＡＩ、 ・・・
ＳＡ３・・・・・・センスアンプ、ＭＣ０Ｏ，ＭＣＯ２
，ＭＣ１２゜ＭＣ２１，ＭＣ２３，ＭＣ３０，ＭＣ３２
，ＭＣ４０゜Ｍ Ｃ４２，Ｍ Ｃ５１，Ｍ Ｃ５３，Ｍ
Ｃ６１，Ｍ Ｃ６３゜ＭＣ７０，ＭＣ７２・・・メモ
リセル、Ｉｌｏ、Ｉｌｏ・・・データ入出力線、ＱＴ・
・・データ転送用のＭＯＳ）ランジスタ、Ｃ３ＬＯ，Ｃ
３Ｌ１． ・・・Ｃ５Ｌ３・・・・・・カラム選択線、
ＶＢＬ・・・プリチャージ用の電圧、ＱＰ・・・プリチ
ャージ用のＭＯＳ）ランジスタ、ＥＱＬＯ・・・第１の
プリチャージ制御線、ＥＱＬＩ・・・第２のプリチャー
ジ制御線。出願人代理人 弁理士 鈴江武彦第２図第図第図第１２図第１４図第１３図第１５図FIG. 1 is a circuit diagram showing a configuration according to a first embodiment of the invention, FIG. 2 is a timing chart showing the operation of the DRAM of the first embodiment, and FIG. 3 is a circuit diagram showing a second embodiment of the invention. FIG. 4 is a circuit diagram showing the configuration according to the third embodiment of the present invention, and FIG. 5 is the circuit diagram showing the configuration according to the third embodiment of the present invention.
6 is a circuit diagram showing the configuration according to the fifth embodiment of the present invention, FIG. 7 is a timing chart showing the operation of the DRAM of the fifth embodiment, FIG. 8 is a circuit diagram showing the configuration according to the sixth embodiment of the present invention, FIG. 9 is a circuit diagram showing the configuration according to the seventh embodiment of the present invention, FIGS. 10, 11, and 12. Figure, Figure 13,
FIGS. 14 and 15 are circuit diagrams of conventional devices, respectively. WLO, WLI, ...WL7...Word line, BLOBLO, BLI, BLI, ...BL3B
L3...Bit line, SAO, SAI,...
SA3...Sense amplifier, MC0O, MCO2
, MC12° MC21, MC23, MC30, MC32
,MC40゜MC42,MC51,MC53,M
C61, MC63゜MC70, MC72...Memory cell, Ilo, Ilo...Data input/output line, QT/
...MOS for data transfer) transistor, C3LO, C
3L1.・・・C5L3・・・Column selection line,
VBL: Voltage for precharge, QP: MOS transistor for precharge, EQLO: first precharge control line, EQLI: second precharge control line. Applicant's representative Patent attorney Takehiko Suzue Figure 2 Figure 12 Figure 14 Figure 13 Figure 15
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106381AJPH046692A (en) | 1990-04-24 | 1990-04-24 | Semiconductor memory device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106381AJPH046692A (en) | 1990-04-24 | 1990-04-24 | Semiconductor memory device |
| Publication Number | Publication Date |
|---|---|
| JPH046692Atrue JPH046692A (en) | 1992-01-10 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106381APendingJPH046692A (en) | 1990-04-24 | 1990-04-24 | Semiconductor memory device |
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|---|---|
| JP (1) | JPH046692A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007012240A (en)* | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | Nonvolatile memory device, and multi-page program, read and copyback program method thereof |
| JP2023519573A (en)* | 2020-03-26 | 2023-05-11 | マイクロン テクノロジー，インク． | Memory array with multiplexed select lines |
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| JP2001273764A (en)* | 2000-03-29 | 2001-10-05 | Hitachi Ltd | Semiconductor storage device |
| US6535451B2 (en) | 2000-03-29 | 2003-03-18 | Hitachi, Ltd. | Semiconductor memory |
| JP2007012240A (en)* | 2005-06-30 | 2007-01-18 | Hynix Semiconductor Inc | Nonvolatile memory device, and multi-page program, read and copyback program method thereof |
| JP2023519573A (en)* | 2020-03-26 | 2023-05-11 | マイクロン テクノロジー，インク． | Memory array with multiplexed select lines |
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