JPH0453263A - semiconductor memory circuit device - Google Patents

Abstract

Translated fromJapanese

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

Translated fromJapanese

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ゲートアレイの基本セルで構成するＲＡＭの
メモリセルに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a RAM memory cell composed of basic cells of a gate array.

〔従来の技術〕[Conventional technology]

第５図は従来のメモリセルの接続の一例を示す回路図で
あり、第６図は第５図に用いるメモリセルを示す回路図
である。第５図において、ＩＡｌ、８．２Ａ、２Ｂはビ
ット線、３はメモリセル、Ｇ　Ｌばインバータ回路のグ
ランドとしてのセルグランド、ＧＮＤばチップのグラン
ドである。また第６図において、１ａ〜１ｄはＮＭＯ３
）ランジスタ、２　ａ　〜２　ｄ８ｉＰＭｏｓ　トラン
ジスタ、Ｗ　Ｌｌ、ＷＬ２はワード線、ＶＤＤば電源線
、Ａ、　　Ｂは節点であり、トランジスタｌａ、２ａお
よび１ｂ、２ｂばそれぞれベアでインバータ回路を構成
している。なお第６図において第５図と同一部分又は相
当部分には同一符号が付しである。FIG. 5 is a circuit diagram showing an example of a conventional memory cell connection, and FIG. 6 is a circuit diagram showing a memory cell used in FIG. In FIG. 5, IAl, 8.2A, and 2B are bit lines, 3 is a memory cell, GL is a cell ground as a ground for an inverter circuit, and GND is a chip ground. In addition, in Fig. 6, 1a to 1d are NMO3
) transistors, 2a to 2d8iPMos transistors, WLl and WL2 are word lines, VDD is a power line, A and B are nodes, and transistors la, 2a and 1b and 2b are bare, respectively, forming an inverter circuit. . In FIG. 6, the same or equivalent parts as in FIG. 5 are given the same reference numerals.

第６図に示すインバータ回路は互いにその出力を他方の
インバータ回路の入力に接続しており、記憶ループを構
成している。ＮＭＯＳトランジスタｌｃ、ｌｄはこの記
憶ループに対する第１のアクセス手段を構成しており、
ＰＭＯ３トランジスタ２ｃ、２ｄはこの記ｔｏループに
対する第２のアクセス手段を構成している。つまり、ワ
ード線ＷＬ１がハイレベルになると、ＮＭＯ３Ｉ−ラン
ジスク１ｃ、１ｄがオン状態になり、ビット線ペアＩＡ
、１Ｂと記憶ループの間でデータの授受が行なえる状態
になる。また、ワード線ＷＬ２がローレヘルになると、
ＰＭＯ３）ランジスタ２Ｃ，２ｄがオン状態になり、ピ
ッ１〜線ベア２Ａ、２１−３と記４ｙループの間でデー
タの授受が行なえる状態になる。The inverter circuits shown in FIG. 6 each have their output connected to the input of the other inverter circuit, forming a storage loop. NMOS transistors lc, ld constitute the first access means to this storage loop,
PMO3 transistors 2c and 2d constitute a second access means for this to loop. In other words, when word line WL1 becomes high level, NMO3I-RANGES 1c and 1d are turned on, and bit line pair IA
, 1B and the storage loop become ready to exchange data. Also, when word line WL2 becomes low level health,
PMO3) The transistors 2C and 2d are turned on, and data can be exchanged between the pins 1 to 2A and 21-3 and the loop 4y.

第７図は」−記憶２のアクセス手段から記憶ループに書
込みを行なう場合の簡略化した回路図である。第７図で
は、節点へがローレベルで、節点Ｂがハイレベルの状態
の記憶ループに対して、その反対のデータを書き込む場
合を示している。ビット線ペアには理想的に電源レベル
、グランドレベルが与えられるものとして示した。節点
へがローレベルで、節点Ｂがハイレベルであるから、ト
ランジスタＩａ、２ｂがオン、２ａ、ｌｂがオフである
。また第２のアクセス手段を構成するトランジスタ２ｃ
、２ｄはオンとなっている。FIG. 7 is a simplified circuit diagram for writing to the memory loop from the access means of the memory 2. FIG. 7 shows a case where opposite data is written to a storage loop in which the node is at a low level and the node B is at a high level. It is assumed that the bit line pair is ideally given a power supply level and a ground level. Since the voltage to the node B is low level and the node B is high level, transistors Ia and 2b are on and transistors 2a and lb are off. Also, a transistor 2c constituting a second access means
, 2d are on.

第８図は、第７図のオン状態のトランジスタをオン抵抗
として示したものである。ＣＭＯＳゲートアレイにおい
て、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのチ
ャネル幅を同しにした場合、１）ＭＯ３Ｉ・ランジスタ
のオン抵抗はＮＭＯ３ｈランジスタのオン抵抗の２倍程
度である。FIG. 8 shows the on-state transistor of FIG. 7 as an on-resistance. In a CMOS gate array, when the channel widths of the NMOS transistor and the PMOS transistor are made the same, 1) the on-resistance of the MO3I transistor is approximately twice that of the NMO3h transistor;

第８図においては、ＮＭＯ３Ｉ−ランジスタのオン抵抗
値をＲ，ＰＭＯ３＋−ランジスタのオン抵抗値を２Ｒで
示した。ＮＭＯ３＋−ランジスタ１ｂとＰＭＯ３＋・ラ
ンジスタ２ａが存在しないとすると、ｖａｎを電源ライ
ンＶＤＤの電圧とずれば、節点Ａの電位ば抵抗分割によ
ってＶＤＤ／３になり、節点Ｂの電位ばＶＩＩＤ／２と
なる。実際には節点Ａの電位によってＮＭＯ３Ｉ−ラン
ジスタ１ｂがある程度オン状態（完全にはオンでないの
でオン抵抗が高い状態）になり、節点Ｂの電位によって
ＰＭＯＳトランジスタ２ａがある程度オン状態になる。In FIG. 8, the on-resistance value of the NMO3I- transistor is shown as R, and the on-resistance value of the PMO3+- transistor is shown as 2R. Assuming that NMO3+- transistor 1b and PMO3+ transistor 2a do not exist, if van is shifted from the voltage of power supply line VDD, the potential at node A becomes VDD/3 due to resistance division, and the potential at node B becomes VIID/2. . In reality, the potential at the node A turns the NMO3I transistor 1b on to some extent (not completely on, so the on-resistance is high), and the potential at the node B turns the PMOS transistor 2a on to some extent.

従って、節点への電位はＶ［ｌＤ／３よりも高くなり、
節点Ｂの電位は■ゎゎ／２よりも低くなる。Therefore, the potential to the node will be higher than V[lD/3,
The potential at node B becomes lower than ■ゎゎゎ/2.

節点への電位が節点Ｂの電位よりも高くなれば、記憶ル
ープの内容が反転し、所望のデータが書き込まれたこと
になる。しかし、トランジスタ２ａ１ｂのオン状態が充
分でなければ、このような記１ａループの内容の反転は
起こらず、正常な書込めは行なえない。When the potential to the node becomes higher than the potential at node B, the contents of the storage loop are reversed and desired data has been written. However, unless the transistor 2a1b is turned on sufficiently, the contents of the loop 1a will not be inverted, and normal writing cannot be performed.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

」二連したように、従来の半導体装１．ａ回路装置にお
いては、メモリセルの記ｔａループを構成するインバー
タ回路のグランド端子が半導体装置（チップ）のグラン
ド端子に直接接続されており、Ｉ・ランジスタの特性に
よっては記ｊｐループの内容の反転が起こらず、正常な
書込みが行なえないことがあった。”As a double series, conventional semiconductor devices 1. In the a circuit device, the ground terminal of the inverter circuit that constitutes the ta loop of the memory cell is directly connected to the ground terminal of the semiconductor device (chip), and depending on the characteristics of the I transistor, the contents of the jp loop may be inverted. Sometimes this did not occur and normal writing could not be performed.

本発明Ｇ：ｌこのような点に鑑みてなされたものであり
、その目的とするところは、トランジスタの特性に関わ
らず正常な書込みが行なえる半導体記１９回路装置を提
供することにある。The present invention G:1 has been made in view of the above points, and its object is to provide a semiconductor memory circuit device which can perform normal writing regardless of the characteristics of the transistor.

〔課題を解決するだめの手段〕[Failure to solve the problem]

このようなｌ」的を達成するために本発明は、メモリセ
ルの記憶ループを構成するインバータ回路のグランド端
子とチップのグランド端子との間に抵抗素子又はトラン
ジスタが並列に接続された抵抗素子を挿入するようにし
たものである。In order to achieve this objective, the present invention provides a resistance element in which a resistance element or a transistor is connected in parallel between the ground terminal of the inverter circuit and the ground terminal of the chip, which constitute the storage loop of the memory cell. It was designed to be inserted.

〔作用〕[Effect]

本発明による半導体装１Ｑ　Ｉｉ１］路装置では、メモ
リセルの記憶ループの内容が反転し易くなり、従来に比
べ書込めが行ない易くなる。In the semiconductor device 1QIi1] path device according to the present invention, the contents of the memory loop of the memory cell can be easily inverted, and writing can be performed more easily than in the past.

〔実施例〕〔Example〕

第１図は、本発明による半導体記憶回路装置の一実施例
を示す回路図である。同図に示すように、複数のメモリ
セルに対する共通のグランド端子（セルグランド）と半
導体装置のグランド端子との間に抵抗素子４を挿入する
。なお、第１図において第５図と同一部分又は相当部分
には同一符号が付しである。FIG. 1 is a circuit diagram showing an embodiment of a semiconductor memory circuit device according to the present invention. As shown in the figure, a resistance element 4 is inserted between a common ground terminal (cell ground) for a plurality of memory cells and a ground terminal of the semiconductor device. In FIG. 1, the same or equivalent parts as in FIG. 5 are given the same reference numerals.

第２図は、第１図の回路においてメモリセルの第２のア
クセス手段から記憶ループに書込みを行なう場合の簡略
化した回路図である。同図では、節点Ａがローレベルで
、節点Ｂがハイレベルの状態の記憶ループに対して、そ
の反対のデータを書き込む場合を示している。ビット線
ペアには理想的に電源電圧ＶＤＤのレベル、グランドレ
ベルが与えられるものとして示した。FIG. 2 is a simplified circuit diagram when writing to the storage loop from the second access means of the memory cell in the circuit of FIG. 1. The figure shows a case where opposite data is written to a storage loop in which node A is at a low level and node B is at a high level. It is assumed that the level of the power supply voltage VDD and the ground level are ideally applied to the bit line pair.

第３図は、第２図のオン状態のトランジスタ１ａ、　　
２ｂ、　　２ｃ、　　２ｔ３をオン抵抗として示したも
のである。ＣＭ　ＯＳケートアＩ／イにおいて、ＮＭ○
ＳトランジスタとＩ）ＭＯＳ）ランジスタのチャネル幅
を同しにした場合、ＰＭＯ３）ランジスタのオン抵抗は
ＮＭＯ３）ランジスタのオン抵抗の２倍程度である。第
３図では、ＮＭＯ３）ランジスタのオン抵抗値をＲ，Ｐ
ＭＯ５Ｉ・ランジスタのオン抵抗値を２Ｒで示した。ま
た、抵抗素子−４の抵抗値をＲｇとして以下の説明を行
なう。FIG. 3 shows the transistor 1a in the on state of FIG.
2b, 2c, and 2t3 are shown as on-resistances. In CM OS Kate I/I, NM○
When the channel widths of the S transistor and the I)MOS transistor are made the same, the on-resistance of the PMO3) transistor is approximately twice that of the NMO3) transistor. In Figure 3, the on-resistance values of the NMO3) transistor are R, P
The on-resistance value of the MO5I transistor is expressed as 2R. Further, the following description will be made assuming that the resistance value of resistance element-4 is Rg.

ＮＭＯ３１，ランジスタｌ　ｂとＩ）Ｍｏｓ１〜ランジ
スク２ａが存在しないとすると、節点への電位Ｃ１，ｌ
抵抗分割によってＶｏｎＸ　Ｄ？＋Ｒ，ｇ）／　（３Ｒ４−Ｒｇ）になり
、従来の回路の場合の■。、／３に比べて高い電位にな
る。また、節点Ｂの電位ばＶＤＤ／２となる。実際には
、節点への電位によってＮＭＯ３ｌ・ランジスタ］ｂが
ある程度オン状態（完全にはオン状態でないのでオン抵
抗が高い状態）になり、節点Ｉ３の電位によってｌ）Ｍ
Ｏ３Ｉ−ランジスタ２ａもある程度オン状態になる。節
点への電位は従来の回路（第８図参照）に比べ高くなる
ので、ＮＭＯＳ＋−ランジスタ１ｂのオン抵抗は下がる
。従って、節点Ｂの電位は従来よりも下がる。これによ
り、ＰＭＯ３）ランジスク２ａのオン抵抗も下がる。以
」−のような動作により、従来に比へ、節点への電位が
節点Ｂの電位よりも高くなり易く、正常な書込み動作が
期待できる。Assuming that NMO31, transistor l b and I) Mos1 to transistor 2a do not exist, the potential to the node C1, l
VonX D? by resistor division? +R, g)/(3R4-Rg), which is ■ in the case of the conventional circuit. , /3. Further, the potential of node B becomes VDD/2. In reality, the potential at the node turns NMO3l transistor]b into an on state to some extent (it is not completely on, so the on-resistance is high), and the potential at node I3 turns on transistor l)M
The O3I-transistor 2a is also turned on to some extent. Since the potential to the node is higher than in the conventional circuit (see FIG. 8), the on-resistance of the NMOS+- transistor 1b is reduced. Therefore, the potential at node B is lower than before. This also reduces the on-resistance of the PMO3) transistor 2a. Due to the above-described operation, the potential to the node becomes higher than the potential at node B, compared to the conventional case, and a normal write operation can be expected.

第４図は、本発明の他の実施例を示す回路図である。同
図において、１ｅはＮＭＯ３＋−ランジスクである。Ｎ
ＭＯ３Ｉ−ランジスタ１Ｃは抵抗素子４に対して並列接
続されている。書込み動作時にはＮＭＯ３Ｉ−ランジス
タ１ｅは信号ＷＥによりオフ状態に設定され、第４図の
回路は第１図の回路と等価になり、書込みが容易に行な
える。読出し動作時には、ＮＭＯ３＋−ランジスタ１ｅ
はオン状態に設定される。これにより、挿入された抵抗
値が等測的に下がる。抵抗値が下がると、メモリセルの
記４．１ループを構成するインバータ回路の出力インピ
ーダンスが丁がり、読出しスピードが速くなる。FIG. 4 is a circuit diagram showing another embodiment of the present invention. In the figure, 1e is NMO3+-landisk. N
MO3I-transistor 1C is connected in parallel to resistance element 4. During a write operation, NMO3I-transistor 1e is turned off by signal WE, and the circuit of FIG. 4 becomes equivalent to the circuit of FIG. 1, allowing easy writing. During read operation, NMO3+- transistor 1e
is set to the on state. This reduces the inserted resistance value isometrically. When the resistance value decreases, the output impedance of the inverter circuit forming the loop in the memory cell described in 4.1 decreases, and the read speed increases.

〔発明の効果〕〔Effect of the invention〕

以−ｈ説明したように本発明は、メモリセルの記憶ルー
プを構成するインバータ回路のグランド端子と千ノブの
グランＦ　’Ｊ：ｉｉ　７−との間に抵抗素子又はトラ
ンジスタが並列に接続された抵抗素子を挿入したことに
より、メモリセルの記４１ループの内容が反転し易くな
り、従来に比べ書込みが行ない易くなり、ゲートアレイ
の基本セルを用いてメモリセルを構成する場合に従来に
比べ正常な書込み動作が１す］待できる効果がある。As explained above, in the present invention, a resistive element or a transistor is connected in parallel between the ground terminal of the inverter circuit constituting the memory loop of the memory cell and the 1,000-knob ground F'J:ii 7-. By inserting a resistor element, the contents of the memory cell's loop 41 can be easily reversed, making writing easier than before, and making it easier to write data than before when configuring a memory cell using the basic cell of a gate array. This has the effect of making it possible to wait for a long write operation.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明による半勇２体記憶回路装置の−・実施
例を示す回路図、第２図は第１図の回路の書込め動作時
の簡略化した回路図、第３図は第２図の等価回路図、第
４図は本発明の他の実施例を示す回路図、第５図は従来
の半導体記憶回路装置を示す回路図、第６図は半導体記
憶回路装置に用いられるメモリセルの回路図、第７図は
第５図の回路の書込み動作時の簡略化した回路図、第８
図は第７図の等価回路図である。１人、Ｉ肥　２Ａ、２Ｂ・・・ヒ゛ノド線、３・・・メ
モリセル、４・・・抵抗素子、ＧＬ、ＧＮＤ・・・グラ
ンド、１　ａ　〜１　ｄ　−ＮＭＯＳ　ｈランシスタ、
２ａ−２ｄ・・ｌ）ＭＯ３ｈランシスタ、ＶＤＤ・・・
電′ｔｉ、線、ＡＢ・・・節点。FIG. 1 is a circuit diagram showing an embodiment of a half-metal two-body memory circuit device according to the present invention, FIG. 2 is a simplified circuit diagram of the circuit of FIG. 1 during a write operation, and FIG. 2 is an equivalent circuit diagram, FIG. 4 is a circuit diagram showing another embodiment of the present invention, FIG. 5 is a circuit diagram showing a conventional semiconductor memory circuit device, and FIG. 6 is a memory used in the semiconductor memory circuit device. The cell circuit diagram, Figure 7, is a simplified circuit diagram of the circuit in Figure 5 during write operation, and Figure 8
The figure is an equivalent circuit diagram of FIG. 1 person, I 2A, 2B... Node line, 3... Memory cell, 4... Resistance element, GL, GND... Ground, 1 a to 1 d -NMOS h transistor,
2a-2d...l) MO3h run sister, VDD...
Electric 'ti, line, AB...node.

Claims (1)

Translated fromJapanese

【特許請求の範囲】[Claims]ＣＭＯＳゲートアレイの基本セルを用いてスタティック
ＲＡＭのメモリセルを構成した半導体記憶回路装置にお
いて、前記メモリセルの記憶ループを構成するインバー
タ回路のグランド端子とチップのグランド端子との間に
抵抗素子又はトランジスタが並列に接続された抵抗素子
を挿入したことを特徴とする半導体記憶回路装置。In a semiconductor memory circuit device in which a memory cell of a static RAM is constructed using basic cells of a CMOS gate array, a resistive element or a transistor is provided between a ground terminal of an inverter circuit that constitutes a memory loop of the memory cell and a ground terminal of a chip. 1. A semiconductor memory circuit device characterized by inserting a resistance element connected in parallel.