【０００１】0001
【産業上の利用分野】この発明は、シーケンスプログラ
ムのデバッグを効率的に行うことのできるプログラマブ
ルコントローラ（以下ＰＣと称する）に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable controller (hereinafter referred to as a PC) that can efficiently debug sequence programs.
【０００２】0002
【従来の技術】図５は、従来のプログラマブルコントロ
ーラにおいて、デバイスのアクセス検出を行うためのプ
ログラムの一例を示すシーケンスプログラムのラダー図
であり、図６はそのラダー図を処理するときのフローチ
ャートである。2. Description of the Related Art FIG. 5 is a sequence program ladder diagram showing an example of a program for detecting device access in a conventional programmable controller, and FIG. 6 is a flowchart for processing the ladder diagram. .
【０００３】次に、デバイスのアクセス検出を行うため
のシーケンスプログラム動作について説明する。シーケ
ンスプログラムはデバイスＸの変化についてのデバッグ
用プログラム例であり、処理Ａ、処理Ｂ、処理Ｃで各処
理ごとに１カ所だけデバイスＸが変化するポイントが入
るように全体の処理プログラムを分割する。デバイスＸ
の変化するポイントが３カ所以上あるときは処理を更に
細かく分ける必要がある。Next, a sequence program operation for detecting device access will be explained. The sequence program is an example of a debugging program regarding changes in device X, and the entire processing program is divided into process A, process B, and process C so that each process includes only one point at which device X changes. device
When there are three or more points at which the value changes, it is necessary to divide the processing into smaller parts.
【０００４】まず、シーケンスプログラムにおいて、処
理Ａを実行する（ステップＳ６０１）。次に、デバイス
Ｘのデータを比較し（ステップＳ６０２）、そのデータ
が比較条件を満足させるものであれば、デバイスＸの変
化のあった処理Ａのステップ番号を格納し（ステップＳ
６０３）、ＪＭＰＰ０ の命令実行により、ポインタＰ
０ へジャンプし、無処理であるＮＯＰ命令を実行し（
ステップＳ６０４）、ＥＮＤ命令を実行して（ステップ
Ｓ６０５）、再度０ステップ目から実行する。First, processing A is executed in the sequence program (step S601). Next, the data of device
603), by executing the JMPP0 instruction, the pointer P
Jump to 0 and execute a no-process NOP instruction (
Step S604), executes the END command (step S605), and executes again from step 0.
【０００５】比較条件を満足されるものでなければ、更
に、次の処理Ｂを実行して（ステップＳ６０６）、デバ
イスＸのデータの条件を比較し（ステップ６０７）、さ
らに、処理Ｃを実行し（ステップＳ６０８）、条件を比
較し（ステップＳ６０９）、もしも比較条件が成立しな
い場合は、ＪＭＰＰ１ の命令実行により、ポインタＰ
０ の処理命令ＮＯＰを実行することなしに、ポインタ
Ｐ１ へジャンプし、ＥＮＤ命令を実行して（ステップ
Ｓ６０５）、０ステップから同様の処理を繰り返す。し
たがって、プログラムストップ（ブレークポイント）を
ポインタＰ０ のステップに指定しておけば、デバイス
Ｘの変化によって比較条件が成立したときだけ比較条件
の成立したステップを格納し、シーケンスプログラムを
ストップさせることができる。[0005] If the comparison conditions are not satisfied, the next process B is further executed (step S606), the data conditions of device X are compared (step 607), and then process C is executed. (Step S608), compare the conditions (Step S609), and if the comparison condition does not hold, the pointer P
Without executing the 0 processing instruction NOP, the CPU 1 jumps to the pointer P1, executes the END instruction (step S605), and repeats the same process from step 0. Therefore, by specifying a program stop (breakpoint) at the step of pointer P0, it is possible to store the step where the comparison condition is satisfied and stop the sequence program only when the comparison condition is satisfied due to a change in device X. .
【０００６】[0006]
【発明が解決しようとする課題】従来のＰＣは以上のよ
うに構成されているため、デバイスの変化が比較条件を
満足させたときだけシーケンスプログラムをストップさ
せるためには、そのデバイスの変化を検知するシーケン
スプログラムをデバッグしたい各デバイスごとに作成す
る必要があり、余分なシーケンスプログラムを作成しな
ければならず、プログラムが複雑となって拡大してしま
い、また、デバイスのアクセス条件が複雑になる場合、
たとえば特定ビットのみマスクをかけたり、読み出し書
き込みのなどの条件を加えたい場合などデバッグ用のシ
ーケンスプログラムを作成できないなどの課題があった
。[Problem to be Solved by the Invention] Since conventional PCs are configured as described above, in order to stop the sequence program only when a change in the device satisfies the comparison condition, it is necessary to detect the change in the device. It is necessary to create a sequence program for each device that you want to debug, and if you have to create an extra sequence program, the program becomes complicated and expands, and the device access conditions become complicated. ,
For example, there were issues such as the inability to create sequence programs for debugging when you wanted to mask only specific bits or add conditions such as reading and writing.
【０００７】この発明は上記のような課題を解決するた
めになされたもので、デバイスアクセス検出用のシーケ
ンスプログラムを作成することなく、シーケンスプログ
ラムのデバッグが効率的に行えるようにしたＰＣを得る
ことを目的とする。[0007] The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a PC that allows debugging of sequence programs efficiently without creating sequence programs for device access detection. With the goal.
【０００８】[0008]
【課題を解決するための手段】この発明におけるＰＣは
、各デバイスに対するアクセス条件をあらかじめ記憶し
ている記憶部と、シーケンスプログラムの実行により指
定デバイスに対応するアドレス、データ及びコントロー
ル信号が入力される比較回路とを備え、この比較回路は
上記指定デバイスに対するアクセス条件と上記記憶手段
に記憶された指定デバイス対応のアクセス条件とを比較
して一致したときシーケンスプログラムの実行を停止さ
せるようにしたものである。[Means for Solving the Problems] A PC according to the present invention includes a storage section that stores access conditions for each device in advance, and an address, data, and control signal corresponding to a designated device are inputted by executing a sequence program. and a comparison circuit, which compares the access condition for the specified device with the access condition corresponding to the specified device stored in the storage means, and stops the execution of the sequence program when they match. be.
【０００９】[0009]
【作用】この発明においては、シーケンスプログラムを
実行すると、指定デバイスに対応するアドレス、データ
及びコントロール信号と、あらかじめ記憶部に記憶され
た当該デバイスに対応するアクセス条件とが比較され、
両者が一致した時シーケンスプログラムの実行を停止さ
せる。[Operation] In the present invention, when a sequence program is executed, the address, data, and control signal corresponding to a designated device are compared with the access conditions corresponding to the device stored in advance in the storage section.
When both match, execution of the sequence program is stopped.
【００１０】0010
【実施例】図１は、この発明になるＰＣの構成を示した
ブロック図であり、１は中央処理装置（以下ＣＰＵと称
す）、２はＣＰＵ１から各デバイスへ出力されるアドレ
スバス、３はＣＰＵ１から各デバイスへ出力されるデー
タバス、４は各デバイスに対するアクセス条件をあらか
じめ記憶しておく記憶部、５はＣＰＵ１から出力された
アドレス、データと、記憶部４に記憶されたアクセス条
件とを比較する比較回路で、両者が一致したとき一致割
込み信号６を出力する。７はＣＰＵ１から比較回路５に
出力されるたとえばリードライト信号のようなコントロ
ール信号、８、９は記憶部４から比較回路５に出力され
るアドレス及びデータ、１０は記憶部４から出力される
上記コントロール信号に対応するコントロール信号、１
１はデータバスの比較回路への入力側に設けた遅延回路
である。[Embodiment] Fig. 1 is a block diagram showing the configuration of a PC according to the present invention, in which 1 is a central processing unit (hereinafter referred to as CPU), 2 is an address bus output from the CPU 1 to each device, and 3 is a block diagram showing the configuration of a PC according to the present invention. A data bus is output from the CPU 1 to each device, 4 is a storage unit that stores access conditions for each device in advance, and 5 is a storage unit that stores addresses and data output from the CPU 1 and access conditions stored in the storage unit 4. A comparison circuit that compares outputs a match interrupt signal 6 when the two match. 7 is a control signal such as a read/write signal that is output from the CPU 1 to the comparison circuit 5; 8 and 9 are addresses and data that are output from the storage section 4 to the comparison circuit 5; and 10 is the above control signal that is output from the storage section 4. Control signal corresponding to the control signal, 1
1 is a delay circuit provided on the input side of the data bus to the comparison circuit.
【００１１】図２は、比較回路５の内部ブロック図であ
り、２０はＣＰＵ１から出力されたアドレス及びデータ
と、記憶部４に記憶されたアクセス条件に対応するアド
レス及びデータとを直接比較する比較部、２１は比較部
２０における比較動作の際に比較の対象としないビット
をあらかじめ記憶しておくマスクレジスタ、２２はマス
クレジスタ２１に記憶された内容に従い比較部２０の比
較結果に対し不必要なビットにマスクをかけるマスク回
路、２３は一致割込み信号の入力によりその時のＣＰＵ
からの出力アドレスとデータをラッチする実アドレスデ
ータラッチ回路である。FIG. 2 is an internal block diagram of the comparison circuit 5, and 20 is a comparison circuit that directly compares the address and data output from the CPU 1 with the address and data corresponding to the access condition stored in the storage section 4. 21 is a mask register that stores in advance bits that are not to be compared during the comparison operation in the comparison unit 20; A mask circuit 23 masks bits, and 23 is a mask circuit that masks the bits by inputting a match interrupt signal.
This is a real address data latch circuit that latches the output address and data from.
【００１２】次に、動作について説明する。図３にシー
ケンスプログラムの一例を示す。このシーケンスプログ
ラムは１ステップづつ実行され、シーケンス命令の解読
、処理で１ステップの処理が完了する。もし、シーケン
ス命令がデバイスのアクセスに関する処理であれば、そ
のデバイスに対して読み書きを行う。今、図１において
、デバイスのアクセス処理を行う場合について説明する
。デバイスのアクセスに際しＣＰＵ１はアドレスバス２
に各デバイスに割り当てられたアドレスを出力し、その
後、該デバイスからのデータ読み取りであれば、コント
ロール信号７としてリード信号を出力するとともにデー
タバス３にデバイスからデータを出力し、一方、デバイ
スに対する書き込みであれば、コントロール信号として
ライト信号を出力するとともに、データバス３に書き込
みデータを出力する。Next, the operation will be explained. FIG. 3 shows an example of a sequence program. This sequence program is executed step by step, and one step of processing is completed by decoding and processing the sequence command. If the sequence instruction is a process related to accessing a device, it reads and writes to that device. Now, referring to FIG. 1, a case will be described in which device access processing is performed. When accessing a device, CPU1 uses address bus 2.
When reading data from the device, a read signal is output as the control signal 7 and data is output from the device to the data bus 3. On the other hand, when writing to the device, the address assigned to each device is output. If so, a write signal is output as a control signal, and write data is output to the data bus 3.
【００１３】アクセス条件記憶部４は、どのデバイスに
対し、どのようなデータでもってリードあるいはライト
を実行した時、ＣＰＵ１に対し割込みをかけるかその条
件を記憶している。この条件の登録は外部に設した周辺
機器またはシーケンスプログラムから登録可能である。したがって、比較回路５はＣＰＵ１がデバイスにアクセ
スするに際し、アクセス条件記憶部４に登録されたデバ
イスのアドレス８、デバイスのデータ９及びコントロー
ル信号１０と、ＣＰＵ１がデバイスをアクセスする時に
出力するアドレスバス２及びデータバス３のアドレス及
びデータ、さらには、コントロール信号７とを比較する
。以上３つの条件がすべて一致した時、比較回路５はＣ
ＰＵ１に対し割込み信号を出力する。もし、条件が一致
しなければ、そのまま次のシーケンス処理が実行される
。この割込み信号によりＣＰＵ１はシーケンス命令に実
行を一時中断し、その時のアドレス及びデータを記憶し
、ユーザからの再運転指令がくるまで待機する。[0013] The access condition storage section 4 stores the conditions under which an interrupt is to be generated to the CPU 1 when a read or write is executed to which device and with what kind of data. This condition can be registered from an external peripheral device or a sequence program. Therefore, when the CPU 1 accesses the device, the comparison circuit 5 uses the device address 8, device data 9, and control signal 10 registered in the access condition storage section 4, and the address bus 2 output when the CPU 1 accesses the device. and the address and data of the data bus 3, as well as the control signal 7. When all the above three conditions match, the comparator circuit 5
Outputs an interrupt signal to PU1. If the conditions do not match, the next sequence process is executed as is. In response to this interrupt signal, the CPU 1 temporarily suspends execution of the sequence command, stores the address and data at that time, and waits until a restart command is received from the user.
【００１４】更に詳述すると、図４のフローチャートに
おいて、比較回路５は比較部２０で記憶部４に記憶され
たアドレス８とＣＰＵ１から出力されたアドレス２を比
較して（ステップＳ４０１）、次にデータ９とデータ３
を比較し（ステップＳ４０２）、さらにアクセス条件と
してのコントロール信号１０とコントロール信号７を比
較し（ステップＳ４０３）する。その結果、全てが一致
すればＣＰＵ１へ一致割込み信号を出力し（ステップＳ
４０４）、そのときのデータとアドレスを格納して（ス
テップＳ４０５）、再運転指令を待つ（ステップＳ４０
６）。特に、アドレス及びデータについては全てのビッ
トを比較する。その結果をマスク回路２２に出力し、こ
のマスク回路ではあらかじめマスクレジスタ２１に登録
された内容にて特定ビットのみをマスクする。つまり、
それらの比較結果に一部相違が生じても、その部分にマ
スクがかけてあれば、両者は一致しているものとして一
致割込み信号６を出力する。この割込み信号により、Ｃ
ＰＵ１に対し割込みをかけ、それと同時に実アドレスデ
ータラッチ回路２３にＣＰＵ１から出力された実アドレ
ス、実データをラッチする。More specifically, in the flowchart of FIG. 4, the comparison circuit 5 compares the address 8 stored in the storage unit 4 with the address 2 output from the CPU 1 in the comparison unit 20 (step S401), and then data 9 and data 3
(step S402), and further compares control signal 10 and control signal 7 as access conditions (step S403). As a result, if everything matches, a match interrupt signal is output to CPU1 (step S
404), stores the data and address at that time (step S405), and waits for a restart command (step S40).
6). In particular, all bits are compared for addresses and data. The result is output to the mask circuit 22, and this mask circuit masks only specific bits based on the contents registered in the mask register 21 in advance. In other words,
Even if there is a difference in some of the comparison results, if that part is masked, it is assumed that the two match, and a match interrupt signal 6 is output. This interrupt signal causes C
An interrupt is applied to the PU1, and at the same time, the real address and real data output from the CPU1 are latched in the real address data latch circuit 23.
【００１５】以上述べたようなＣＰＵ１に対する割り込
み信号６により、シーケンスプログラムの実行が中断し
、その時のステップＮｏ．実アドレス、実データをプロ
グラマブルコントローラの内部メモリに格納し、ユーザ
からの再運転指令を待つ。そして、この中断したときの
ステップ及びデバイスのデータをユーザに知らせること
ができるため、シーケンスプログラムのデバッグ効率を
向上させることができる。これらの一連の処理を繰り返
すことにより、指定のデバイスへ登録データで登録アク
セス方法でアクセスしたかどうかを検知し、シーケンス
プログラムを一時中断させることができる。The execution of the sequence program is interrupted by the interrupt signal 6 to the CPU 1 as described above, and the current step No. The actual address and actual data are stored in the internal memory of the programmable controller, and the controller waits for a restart command from the user. Since the step and device data at the time of interruption can be notified to the user, the debugging efficiency of the sequence program can be improved. By repeating these series of processes, it is possible to detect whether or not a specified device has been accessed using the registered access method using registered data, and to temporarily suspend the sequence program.
【００１６】なお、上記実施例では、比較回路により比
較条件が成立した場合、比較回路がＣＰＵに割込みをか
けてシーケンスプログラムの実行を停止させていたが、
比較回路により比較条件が成立したら、比較回路からＣ
ＰＵに停止コードを送るようにしてもよい。また、上記
実施例では、全てＨ／Ｗにより比較検出動作を行ってい
るが、これをＳ／Ｗで構成しても同様な効果を奏し得る
ものである。In the above embodiment, when the comparison condition is satisfied by the comparison circuit, the comparison circuit interrupts the CPU to stop the execution of the sequence program.
When the comparison condition is satisfied by the comparison circuit, C is sent from the comparison circuit.
A stop code may also be sent to the PU. Further, in the above embodiment, the comparison and detection operation is entirely performed by H/W, but the same effect can be achieved even if this is configured by S/W.
【００１７】[0017]
【発明の効果】以上のようにこの発明によれば、シーケ
ンスプログラムにデバッグ用のプログラムを作成する必
要がなく、効率的にデバッグを行うことができる効果が
ある。As described above, according to the present invention, there is no need to create a debugging program in the sequence program, and debugging can be carried out efficiently.
【図１】この発明になるＰＣのハードウェア構成を示す
ブロック図である。FIG. 1 is a block diagram showing the hardware configuration of a PC according to the present invention.
【図２】この発明になるＰＣの要部構成を示すブロック
図である。FIG. 2 is a block diagram showing the main part configuration of a PC according to the present invention.
【図３】この発明によるシーケンスプログラムを示す図
である。FIG. 3 is a diagram showing a sequence program according to the present invention.
【図４】この発明になるシーケンスプログラムのフロー
チャートである。FIG. 4 is a flowchart of a sequence program according to the present invention.
【図５】従来のＰＣにおけるシーケンスプログラムを示
す図である。FIG. 5 is a diagram showing a sequence program in a conventional PC.
【図６】従来のＰＣにおけるシーケンスプログラムのフ
ローチャートである。FIG. 6 is a flowchart of a sequence program in a conventional PC.
１ 中央処理装置（ＣＰＵ）２ アドレスバス３ データバス４ アクセス条件記憶部５ 比較回路６ 割込み信号７ コントロール信号８ アドレス９ データ１０ アクセス条件１１ 遅延回路２０ 比較部２１ マスクレジスタ２２ マスク回路２３ 実アドレスデータラッチ1 Central processing unit (CPU)2 Address bus3 Data bus4 Access condition storage section5 Comparison circuit6 Interrupt signal7 Control signal8 Address9 Data10 Access conditions11 Delay circuit20 Comparison section21 Mask register22 Mask circuit23 Real address data latch
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14463591AJPH04367902A (en) | 1991-06-17 | 1991-06-17 | Programmable controller |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14463591AJPH04367902A (en) | 1991-06-17 | 1991-06-17 | Programmable controller |
| Publication Number | Publication Date |
|---|---|
| JPH04367902Atrue JPH04367902A (en) | 1992-12-21 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14463591APendingJPH04367902A (en) | 1991-06-17 | 1991-06-17 | Programmable controller |
| Country | Link |
|---|---|
| JP (1) | JPH04367902A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263490B1 (en) | 1997-06-27 | 2001-07-17 | Nec Corporation | Graphic device capable of carrying out debug of a device driver program at a high speed |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174912A (en)* | 1983-03-25 | 1984-10-03 | Toshiba Corp | Programming device |
| JPS60128541A (en)* | 1983-12-16 | 1985-07-09 | Matsushita Electric Ind Co Ltd | Microprocessor |
| JPS6270947A (en)* | 1985-09-24 | 1987-04-01 | Nec Corp | Control system for debug interruption |
| JPH01223503A (en)* | 1988-03-03 | 1989-09-06 | Fanuc Ltd | Program execution control system for pc |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174912A (en)* | 1983-03-25 | 1984-10-03 | Toshiba Corp | Programming device |
| JPS60128541A (en)* | 1983-12-16 | 1985-07-09 | Matsushita Electric Ind Co Ltd | Microprocessor |
| JPS6270947A (en)* | 1985-09-24 | 1987-04-01 | Nec Corp | Control system for debug interruption |
| JPH01223503A (en)* | 1988-03-03 | 1989-09-06 | Fanuc Ltd | Program execution control system for pc |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263490B1 (en) | 1997-06-27 | 2001-07-17 | Nec Corporation | Graphic device capable of carrying out debug of a device driver program at a high speed |
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