【０００１】0001
【産業上の利用分野】本発明は、スーパーヘテロダイン
方式の受信機（以下、スーパー受信機とも略称する）に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a superheterodyne receiver (hereinafter also referred to as a super receiver).
【０００２】0002
【従来の技術】図６は、従来のシンセサイザー方式のス
ーパー受信機の概略的な構成を示すブロック図である。このスーパー受信機では、アンテナ４１による受信信号
がアンテナ同調回路４２、高周波増幅器（以下、ＲＦ増
幅器と略称する）４３、高周波同調回路（以下、ＲＦ同
調回路と略称する）４４を経て混合器４５に入力される
。2. Description of the Related Art FIG. 6 is a block diagram showing a schematic configuration of a conventional synthesizer type super receiver. In this super receiver, a signal received by an antenna 41 passes through an antenna tuning circuit 42 , a high frequency amplifier (hereinafter referred to as RF amplifier) 43 , and a high frequency tuning circuit (hereinafter referred to as RF tuning circuit) 44 to a mixer 45 . is input.
【０００３】一方、共振回路５０に接続されている局部
発振器５１では、希望受信周波数と中間周波数との差分
の周波数の局発信号が得られ、この局発信号が混合器４
５に入力される。混合器４５では、入力される受信信号
と局発信号とから中間周波数成分が出力され、その出力
が中間周波増幅器４６で増幅され、復調回路４７および
低周波増幅器４８を経てスピーカ４９に与えられる。On the other hand, a local oscillator 51 connected to the resonant circuit 50 obtains a local oscillator signal having a frequency that is the difference between the desired reception frequency and the intermediate frequency, and this local oscillator signal is sent to the mixer 4.
5 is input. The mixer 45 outputs an intermediate frequency component from the input received signal and local oscillation signal, and the output is amplified by an intermediate frequency amplifier 46 and provided to a speaker 49 via a demodulation circuit 47 and a low frequency amplifier 48.
【０００４】また、局部発振器５１の出力は分周器５２
を経て位相比較器５４に、基準周波数発振器５７の出力
は分周器５３を経て位相比較器５４にそれぞれ入力され
、これら２入力の位相差に比例した直流電圧が位相比較
器５４から出力される。Furthermore, the output of the local oscillator 51 is passed through a frequency divider 52.
The output of the reference frequency oscillator 57 is input to the phase comparator 54 via the frequency divider 53, and a DC voltage proportional to the phase difference between these two inputs is output from the phase comparator 54. .
【０００５】この直流電圧は、アンテナ同調回路４２、
ＲＦ同調回路４４および共振回路５０に入力され、共振
回路５０では内部に有する可変容量ダイオードの容量が
上記直流電圧に応じて変化し、これによって位相比較器
５４への２入力の位相差が０になるように帰還がかけら
れる。すなわち、局部発振器５１、分周器５２、位相比
較器５４および共振回路５０は、フェーズドロックルー
プ（以下、ＰＬＬと略称する）を構成する。[0005] This DC voltage is transmitted to the antenna tuning circuit 42,
The voltage is input to the RF tuning circuit 44 and the resonant circuit 50, and in the resonant circuit 50, the capacitance of the internal variable capacitance diode changes in accordance with the DC voltage, whereby the phase difference between the two inputs to the phase comparator 54 becomes 0. The return will be made so that it will become true. That is, the local oscillator 51, frequency divider 52, phase comparator 54, and resonance circuit 50 constitute a phased-locked loop (hereinafter abbreviated as PLL).
【０００６】このスーパー受信機の場合、基準周波数発
振器５７として水晶発振器が使用され、この安定した周
波数源の出力を分周した信号を基準として位相比較が行
われるので、局部発振器５１の周波数安定度として、基
準周波数発振器５７の周波数安定度と同等のものを確保
できる。In the case of this super receiver, a crystal oscillator is used as the reference frequency oscillator 57, and phase comparison is performed using a signal obtained by dividing the output of this stable frequency source as a reference, so that the frequency stability of the local oscillator 51 is As a result, frequency stability equivalent to that of the reference frequency oscillator 57 can be ensured.
【０００７】一般的には受信周波数を可変にするために
、分周器５２の分周比をシステムコントローラ５５で変
化させて目的の局部発振周波数を得る一方、その局部発
振周波数に対応する受信周波数を表示器５６で表示する
ように構成されている。Generally, in order to make the reception frequency variable, the system controller 55 changes the frequency division ratio of the frequency divider 52 to obtain the desired local oscillation frequency, while at the same time changing the reception frequency corresponding to the local oscillation frequency. is configured to be displayed on the display 56.
【０００８】また、位相比較器５４から出力される直流
電圧は、アンテナ同調回路４２およびＲＦ同調回路４４
の構成素子である可変容量ダイオードにも印加される。さらに、これら同調回路４２，４４の２つの同調周波数
を局部発振器５１の発振周波数とトラッキング状態で可
変できるように、一般的に共振回路５０の中にはパッテ
ィングコンデンサが挿入されている。Further, the DC voltage output from the phase comparator 54 is transmitted to the antenna tuning circuit 42 and the RF tuning circuit 44.
It is also applied to the variable capacitance diode, which is a component of the . Furthermore, a putting capacitor is generally inserted into the resonant circuit 50 so that the two tuning frequencies of the tuning circuits 42 and 44 can be varied depending on the oscillation frequency of the local oscillator 51 and the tracking state.
【０００９】このように構成されたスーパー受信機では
、最低受信周波数と最高受信周波数との比が３倍程度の
受信帯域幅を特定の周波数間隔で切換え受信することが
でき、広く実用されている。[0009] The super receiver configured in this manner is capable of receiving signals by switching the receiving bandwidth in which the ratio of the lowest receiving frequency to the highest receiving frequency is approximately 3 times at specific frequency intervals, and is widely used. .
【００１０】図７は、従来のダイレクトシンセサイザー
方式のスーパー受信機の概略的な構成を示すブロック図
である。このスーパー受信機では、アンテナ６１による
受信信号がバンドパスフィルタ（ＢＰＦ）６２、ＲＦ増
幅器６３、バンドパスフィルタ６４を経て混合器６５に
入力される。FIG. 7 is a block diagram showing a schematic configuration of a conventional direct synthesizer type super receiver. In this super receiver, a signal received by an antenna 61 is input to a mixer 65 through a band pass filter (BPF) 62, an RF amplifier 63, and a band pass filter 64.
【００１１】また、局部発振器７０から出力される局発
信号も、混合器６５に入力される。混合器６５では、入
力される受信信号と局発信号とから中間周波数成分が出
力され、その出力が中間周波増幅器６６で増幅され、復
調回路６７および低周波増幅器６８を経てスピーカ６９
に与えられる。The local oscillator signal output from the local oscillator 70 is also input to the mixer 65 . The mixer 65 outputs an intermediate frequency component from the input received signal and local oscillator signal, the output is amplified by an intermediate frequency amplifier 66, passed through a demodulation circuit 67 and a low frequency amplifier 68, and then output to a speaker 69.
given to.
【００１２】局部発振器７０から出力される局発信号の
周波数は、システムコントローラ７１からのデータ信号
によって任意に設定可能であり、そのデータ信号に対応
する受信周波数が表示器７２で表示される。The frequency of the local oscillator signal output from the local oscillator 70 can be arbitrarily set by a data signal from the system controller 71, and the reception frequency corresponding to the data signal is displayed on the display 72.
【００１３】このように構成されたスーパー受信機では
、受信機に求められる２信号選択度、混変調その他の性
能を考慮して合理的に決められるバンドパスフィルタ６
２，６４の帯域内での受信において、その受信周波数を
高速に切換えることができ、選局時間を大幅に短縮する
ことができる。したがって、高速選局実現のための手段
として、あるいは、送信・受信の周波数を高速に切換え
る必要のあるトランシーバー用局部発振器として広く実
用されている。[0013] In the super receiver configured as described above, the bandpass filter 6 is rationally determined in consideration of the two-signal selectivity, cross-modulation, and other performances required of the receiver.
When receiving within the 2.64 band, the receiving frequency can be switched at high speed, and the tuning time can be significantly shortened. Therefore, it is widely used as a means for realizing high-speed tuning, or as a local oscillator for transceivers that require high-speed switching of transmitting and receiving frequencies.
【００１４】[0014]
【発明が解決しようとする課題】ところが、図６に示す
ＰＬＬを採用したシンセサイザー方式のスーパー受信機
では、局部発振器５１の周波数を切換えたとき、ＰＬＬ
がロックアップして局発信号の周波数が確定するまでに
１００ｍｓｅｃ前後の時間を必要とし、選局動作時間短
縮化のネックとなっている。一般的に、この方式のスー
パー受信機で２０ＭＨｚ程度の帯域幅を５０ＫＨｚステ
ップで選局動作させようとすると、１分間程度かかるこ
とになってしまう。[Problems to be Solved by the Invention] However, in the synthesizer type super receiver employing the PLL shown in FIG.
It takes about 100 msec for the frequency of the local oscillator signal to lock up and to determine the frequency of the local oscillator signal, which is a bottleneck in shortening the channel selection operation time. Generally, if a super receiver of this type were to perform a tuning operation in a bandwidth of about 20 MHz in 50 KHz steps, it would take about one minute.
【００１５】一方、図７に示すダイレクトシンセサイザ
ー方式のスーパー受信機では、局発信号の周波数切換え
を瞬時に行え、適正な回路を併用することで選局動作時
間を１ｍｓｅｃ以内に抑えることができる反面、許容で
きる受信帯域幅に限界がある。すなわち、この受信機に
おいて受信帯域幅を広げようとすると、バンドパスフィ
ルタ６２，６４を多数用意し、これらを切換えるという
構成を採る必要があり、コストが増大するという問題点
を有する。On the other hand, in the direct synthesizer type super receiver shown in FIG. 7, the frequency of the local oscillator signal can be switched instantaneously, and by using an appropriate circuit, the tuning operation time can be kept within 1 msec. , there is a limit to the permissible reception bandwidth. That is, in order to widen the reception bandwidth of this receiver, it is necessary to prepare a large number of bandpass filters 62 and 64 and to switch between them, resulting in an increase in cost.
【００１６】したがって、本発明の目的は、コストを増
大させることなく選局動作時間を短縮化できるスーパー
ヘテロダイン方式の受信機を提供することである。[0016] Accordingly, an object of the present invention is to provide a superheterodyne type receiver that can shorten the channel selection operation time without increasing cost.
【００１７】[0017]
【課題を解決するための手段】本発明は、入力される直
流電圧に応じて容量変化する可変容量ダイオードを含む
制御可能な希望受信周波数同調手段と、希望受信周波数
またはこれに対応する局部発振周波数をデジタルデータ
として指定する周波数指定手段と、周波数指定手段によ
って指定されたデジタルデータに対応する周波数で発振
する局部発振手段と、周波数指定手段によって指定され
たデジタルデータを所定の演算式に代入することによっ
て前記希望受信周波数同調手段に入力すべき直流電圧の
データを演算する演算手段と、前記演算式の定数を保持
する電気的に書換え可能なメモリと、演算手段によって
演算されたデータから直流電圧を生成して前記希望受信
周波数同調手段に与える直流電圧生成手段とを備えたス
ーパーヘテロダイン方式の受信機である。[Means for Solving the Problems] The present invention provides controllable desired reception frequency tuning means including a variable capacitance diode whose capacitance changes according to an input DC voltage, and a desired reception frequency or a local oscillation frequency corresponding thereto. frequency specifying means for specifying as digital data, local oscillation means for oscillating at a frequency corresponding to the digital data specified by the frequency specifying means, and substituting the digital data specified by the frequency specifying means into a predetermined arithmetic expression. a calculation means for calculating DC voltage data to be input to the desired reception frequency tuning means; an electrically rewritable memory for holding constants of the calculation formula; and a calculation means for calculating DC voltage data from the data calculated by the calculation means. The receiver is of a superheterodyne type and includes a DC voltage generating means for generating and applying it to the desired reception frequency tuning means.
【００１８】[0018]
【作用】本発明に従えば、周波数指定手段によって指定
されるデジタルデータに対応する周波数の局発信号が局
部発振手段から出力され、その指定されたデジタルデー
タに基づき演算手段によって対応する希望受信周波数に
相当する直流電圧データが演算され、そのデータを受け
た直流電圧生成手段から希望受信周波数同調手段に対し
てデータに対応する直流電圧が与えられる。その結果、
希望受信周波数同調手段では、周波数指定手段によって
指定されるデジタルデータに対応する希望受信周波数に
同調し、その周波数の信号が受信可能となり、ＰＬＬを
要することなく選局動作時間を短縮化でき、コストも低
減できる。[Operation] According to the present invention, the local oscillation means outputs a local oscillation signal with a frequency corresponding to the digital data designated by the frequency designation means, and the corresponding desired reception frequency is determined by the calculation means based on the designated digital data. DC voltage data corresponding to the data is calculated, and the DC voltage generation means that receives the data provides the DC voltage corresponding to the data to the desired reception frequency tuning means. the result,
The desired receiving frequency tuning means tunes to the desired receiving frequency corresponding to the digital data specified by the frequency specifying means, and the signal of that frequency can be received, and the tuning operation time can be shortened without requiring PLL, and the cost can be reduced. can also be reduced.
【００１９】また、希望受信周波数同調手段の可変容量
ダイオードにばらつきがある場合でも、直流電圧データ
を演算する演算式の定数が保持されているメモリの内容
を書換えることによって、個々の可変容量ダイオードの
ばらつきを吸収して同調周波数と局部発振周波数のトラ
ッキングを受信全帯域にわたって極めて良好な状態に保
つことができる。Furthermore, even if there are variations in the variable capacitance diodes of the desired reception frequency tuning means, the individual variable capacitance diodes can be adjusted by rewriting the contents of the memory that holds the constants of the calculation formula for calculating DC voltage data. This makes it possible to absorb variations in the tuning frequency and local oscillation frequency and maintain extremely good tracking of the tuning frequency and local oscillation frequency over the entire reception band.
【００２０】[0020]
【実施例】図１は、本発明の一実施例である受信機の概
略的な構成を示すブロック図である。この受信機は、プ
ログラム制御可能な局部発振器１０、入力される直流電
圧によってそれぞれ制御されるアンテナ同調回路２およ
びＲＦ同調回路４を備えたスーパー受信機であって、ア
ンテナ１による受信信号がアンテナ同調回路２、ＲＦ増
幅器３、ＲＦ同調回路４を経て混合器５に入力される。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram showing a schematic configuration of a receiver which is an embodiment of the present invention. This receiver is a super receiver equipped with a programmable local oscillator 10, an antenna tuning circuit 2 and an RF tuning circuit 4 each controlled by an input DC voltage, and the received signal from the antenna 1 is tuned to the antenna tuning circuit. The signal is inputted to a mixer 5 via a circuit 2, an RF amplifier 3, and an RF tuning circuit 4.
【００２１】混合器５は、ＲＦ同調回路４を経て入力さ
れる受信信号と局部発振器１０から入力される局発信号
とから中間周波数成分を得るための回路であり、その出
力が中間周波増幅器６で増幅され、復調回路７および低
周波増幅器８を経てスピーカ９に与えられる。The mixer 5 is a circuit for obtaining an intermediate frequency component from the received signal input via the RF tuning circuit 4 and the local oscillator signal input from the local oscillator 10, and its output is sent to the intermediate frequency amplifier 6. The signal is amplified by a demodulator circuit 7 and a low frequency amplifier 8 before being applied to a speaker 9 .
【００２２】前記局部発振器１０には周波数データレジ
スタ１１が接続される。この周波数データレジスタ１１
は、システムコントローラ１３から与えられるデジタル
データである周波数データを保持するための回路であり
、この場合の周波数データとは希望受信周波数ｆに対応
する局部発振周波数ｆｏのデータである。周波数データ
レジスタ１１から出力される局部発振周波数ｆｏの周波
数データを受けて、局部発振器１０はその局部発振周波
数ｆｏで発振する。上記システムコントローラ１３には
表示器１４が接続され、この表示器１４で上記周波数デ
ータに対応する希望受信周波数ｆが表示される。A frequency data register 11 is connected to the local oscillator 10 . This frequency data register 11
is a circuit for holding frequency data which is digital data given from the system controller 13, and the frequency data in this case is data of a local oscillation frequency fo corresponding to the desired receiving frequency f. Upon receiving the frequency data of the local oscillation frequency fo output from the frequency data register 11, the local oscillator 10 oscillates at the local oscillation frequency fo. A display 14 is connected to the system controller 13, and the desired reception frequency f corresponding to the frequency data is displayed on the display 14.
【００２３】また、上記周波数データレジスタ１１には
中間周波シフト回路１２が接続されている。この中間周
波シフト回路１２は、周波数データレジスタ１１から与
えられる局部発振周波数ｆの周波数データに基づき、周
波数ｆｏ−ｆｉを演算し、アンテナ同調回路２およびＲ
Ｆ同調回路４が同調すべき希望受信周波数ｆのデータを
生成するための回路である。Further, an intermediate frequency shift circuit 12 is connected to the frequency data register 11. This intermediate frequency shift circuit 12 calculates a frequency fo-fi based on the frequency data of the local oscillation frequency f given from the frequency data register 11, and calculates the frequency fo-fi, and the antenna tuning circuit 2 and R
This is a circuit for generating data of the desired receiving frequency f to which the F tuning circuit 4 is to be tuned.
【００２４】中間周波シフト回路１２の次段にはデータ
演算回路１５が接続されている。このデータ演算回路１
５は、中間周波シフト回路１２から与えられる周波数デ
ータを後述する所定の関係式に代入することによって、
アンテナ同調回路２およびＲＦ同調回路４に入力すべき
直流電圧のデータを演算するための回路である。A data calculation circuit 15 is connected to the next stage of the intermediate frequency shift circuit 12. This data calculation circuit 1
5 is obtained by substituting the frequency data given from the intermediate frequency shift circuit 12 into a predetermined relational expression described later.
This is a circuit for calculating DC voltage data to be input to the antenna tuning circuit 2 and the RF tuning circuit 4.
【００２５】また、このデータ演算回路１５には、上記
関係式の各定数Ｋ１，Ｋ２，Ｋ３をデータとして保持す
る電気的に書換え可能な定数レジスタ１６，１７，１８
が接続されている。さらに、これら定数レジスタ１６，
１７，１８の内容はシステムコントローラ１３によって
書換えできるように構成されている。この場合の定数レ
ジスタ１６，１７，１８として、プログラム可能読出し
専用メモリ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ；以下、ＰＲＯＭと略称する）や
、電池バックアップ式の随時書込み読出しメモリ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；以下、ＲＡＭ
と略称する）などが用いられる。The data calculation circuit 15 also includes electrically rewritable constant registers 16, 17, and 18 that hold the constants K1, K2, and K3 of the above relational expressions as data.
is connected. Furthermore, these constant registers 16,
The contents of 17 and 18 are configured so that they can be rewritten by the system controller 13. The constant registers 16, 17, 18 in this case are programmable read-only memories (Programmable Read O
nly Memory (hereinafter abbreviated as PROM) and battery-backed read/write memory (Ra
ndom Access Memory; hereinafter referred to as RAM
) etc. are used.
【００２６】データ演算回路１５の次段にはデジタル−
アナログ変換器（以下、Ｄ／Ａコンバータと略称する）
２０が接続されている。このＤ／Ａコンバータ２０は、
データ演算回路１５から与えられる直流電圧データを直
流電圧に変換してアンテナ同調回路２およびＲＦ同調回
路４に与える回路である。The next stage of the data calculation circuit 15 is a digital
Analog converter (hereinafter abbreviated as D/A converter)
20 are connected. This D/A converter 20 is
This circuit converts the DC voltage data given from the data calculation circuit 15 into a DC voltage and supplies it to the antenna tuning circuit 2 and the RF tuning circuit 4.
【００２７】さらに、このスーパー受信機では、その本
体部２１とは別にトラッキング調整用の発振器１９が設
けられている。この発振器１９は、アンテナ同調回路２
、ＲＦ同調回路４に組込まれる後述する可変容量ダイオ
ードの特性のばらつきに適応するようにＤ／Ａコンバー
タ２０から与える直流電圧を調整するときに、テスト用
の信号を出力するための回路であって、中間周波シフト
回路１２から与えられるデータに応じた周波数の信号を
出力してアンテナ同調回路２に与えるように構成されて
いる。これに対応して、上記調整時の復調回路７の出力
をシステムコントローラ１３に与えるように構成されて
いる。Furthermore, in this super receiver, an oscillator 19 for tracking adjustment is provided separately from the main body 21. This oscillator 19 is connected to the antenna tuning circuit 2
, is a circuit for outputting a test signal when adjusting the DC voltage applied from the D/A converter 20 so as to adapt to variations in characteristics of a variable capacitance diode, which will be described later, incorporated in the RF tuning circuit 4. , and is configured to output a signal of a frequency corresponding to the data given from the intermediate frequency shift circuit 12 and give it to the antenna tuning circuit 2. Correspondingly, the system controller 13 is configured to provide the output of the demodulation circuit 7 during the adjustment described above to the system controller 13.
【００２８】図２は、上記アンテナ同調回路２およびＲ
Ｆ同調回路４の具体的な構成の一例を示す回路図である
。同調コイルＬ１には、温度補償コンデンサＣ１が並列
に接続され、さらに可変容量ダイオードＶＣ１を介して
バイパスコンデンサＣ２が並列に接続されている。可変
容量ダイオードＶＣ１とバイパスコンデンサＣ２との接
続点には抵抗Ｒ１を介して入力端子２２が接続され、こ
の入力端子２２にアンテナ同調回路２およびＲＦ同調回
路４を希望受信周波数に同調させるための直流電圧、つ
まりＤ／Ａコンバータ２０から与えられる直流電圧が入
力される。出力信号は、同調コイルＬ１に接続された出
力端子２３，２４のいずれかから取出される。FIG. 2 shows the antenna tuning circuit 2 and R
4 is a circuit diagram showing an example of a specific configuration of the F tuning circuit 4. FIG. A temperature compensation capacitor C1 is connected in parallel to the tuning coil L1, and a bypass capacitor C2 is further connected in parallel via a variable capacitance diode VC1. An input terminal 22 is connected to the connection point between the variable capacitance diode VC1 and the bypass capacitor C2 via a resistor R1. A voltage, that is, a DC voltage given from the D/A converter 20 is input. The output signal is taken out from either output terminal 23 or 24 connected to tuning coil L1.
【００２９】図２の回路に示す可変容量ダイオードＶＣ
１の容量Ｃは、印加される直流電圧をＶとすると、Variable capacitance diode VC shown in the circuit of FIG.
If the applied DC voltage is V, the capacitance C of 1 is as follows:
【０
０３０】0
030]
【数１】[Math 1]
【００３１】と表せる。ただし、Ｋ１，Ｋ２はそれぞれ
定数である。It can be expressed as follows. However, K1 and K2 are each constants.
【００３２】図３は、一般的な可変容量ダイオードの電
圧−容量特性の一例を示す図である。この場合の容量Ｃ
と電圧Ｖの関係式は、FIG. 3 is a diagram showing an example of voltage-capacitance characteristics of a general variable capacitance diode. Capacity C in this case
The relational expression between and voltage V is:
【００３３】[0033]
【数２】[Math 2]
【００３４】と表すことができる。ただし、Ｋ１，Ｋ２
，Ｋ３はそれぞれ定数であり、可変容量ダイオード固有
の物理的特性によって決まるものである。It can be expressed as follows. However, K1, K2
, K3 are constants, and are determined by physical characteristics specific to the variable capacitance diode.
【００３５】図２の同調回路において、同調コイルＬ１
のインダクタンスをＬ、コンデンサＣ１と回路の分布容
量との合成容量をＣφ、共振周波数をｆとすると、この
同調回路が目的の共振周波数ｆに共振するために可変容
量ダイオードＶＣ１に印加すべき直流電圧Ｖ、つまり上
記同調回路が希望受信周波数ｆに同調するのに必要な直
流電圧Ｖは、In the tuned circuit of FIG. 2, the tuned coil L1
If the inductance of is L, the combined capacitance of capacitor C1 and the distributed capacitance of the circuit is Cφ, and the resonant frequency is f, then the DC voltage that should be applied to the variable capacitance diode VC1 in order for this tuning circuit to resonate at the target resonant frequency f is V, that is, the DC voltage V required for the tuning circuit to tune to the desired reception frequency f is:
【００３６】[0036]
【数３】[Math 3]
【００３７】と表される。ただし、Ｋ１，Ｋ２，Ｋ３は
定数である。この数３が、上述したデータ演算回路１５
で採用される演算式であり、定数Ｋ１，Ｋ２，Ｋ３が定
数レジスタ１６，１７，１８にそれぞれ保持される。It is expressed as follows. However, K1, K2, and K3 are constants. This number 3 is the data calculation circuit 15 described above.
This is an arithmetic expression adopted in , and constants K1, K2, and K3 are held in constant registers 16, 17, and 18, respectively.
【００３８】図４は、図１における局部発振器１０の具
体的な構成を示すブロック図である。発振器２５は、１
０ＭＨｚ，２０ＭＨｚ，３０ＭＨｚの各周波数を選択可
能な発振器であり、発振器２６，２７は１０ＭＨｚ，１
１ＭＨｚ，１２ＭＨｚ，…，１９ＭＨｚまでの１ＭＨｚ
おきのステップを有する周波数を選択可能な発振器であ
る。また、発振器２８，２９はそれぞれ６４ＭＨｚ，１
０ＭＨｚを発振する発振器であり、これら全ての発振器
の周波数は、１つあるいは２つの水晶発振回路からの出
力を基準にして分周、混合することによって生成される
。ここでは、発振器を５つのブロックに分けて示してい
るが、実際には同一の周波数となる信号源は１つである
。FIG. 4 is a block diagram showing a specific configuration of local oscillator 10 in FIG. 1. The oscillator 25 is 1
It is an oscillator that can select each frequency of 0MHz, 20MHz, and 30MHz, and the oscillators 26 and 27 have frequencies of 10MHz and 1
1MHz up to 1MHz, 12MHz,..., 19MHz
It is a frequency selectable oscillator with alternate steps. Moreover, the oscillators 28 and 29 have frequencies of 64 MHz and 1
This is an oscillator that oscillates at 0 MHz, and the frequencies of all these oscillators are generated by dividing and mixing the outputs from one or two crystal oscillation circuits as a reference. Although the oscillator is shown divided into five blocks here, there is actually one signal source with the same frequency.
【００３９】加算器３０は、発振器２８，２９の出力周
波数を加算した７４ＭＨｚの周波数信号を得る回路であ
り、加算器３１は上記加算器３０からの出力周波数と発
振器２７の出力周波数とを加算した８４ＭＨｚから９３
ＭＨｚまでの１ＭＨｚおきの周波数信号を任意に選択し
て出力する回路である。The adder 30 is a circuit that obtains a 74 MHz frequency signal by adding the output frequencies of the oscillators 28 and 29, and the adder 31 adds the output frequency from the adder 30 and the output frequency of the oscillator 27. 84MHz to 93
This is a circuit that arbitrarily selects and outputs a frequency signal every 1 MHz up to MHz.
【００４０】分周器３２は、加算器３１の出力周波数を
１０分の１に分周して、８．４ＭＨｚから９．３ＭＨｚ
までの１００ＫＨｚおきの周波数信号を任意に選択して
出力する回路である。[0040] The frequency divider 32 divides the output frequency of the adder 31 into 1/10, and divides the output frequency from 8.4 MHz to 9.3 MHz.
This circuit arbitrarily selects and outputs frequency signals of up to 100 KHz.
【００４１】また、加算器３３は、上記分周器３２から
の出力周波数と発振器２８からの出力周波数とを加算し
た７２．４ＭＨｚから７３．３ＭＨｚまでの１００ＫＨ
ｚおきの周波数信号を任意に選択して出力する回路であ
る。Further, the adder 33 adds the output frequency from the frequency divider 32 and the output frequency from the oscillator 28, which is 100KH from 72.4MHz to 73.3MHz.
This is a circuit that arbitrarily selects and outputs frequency signals every z.
【００４２】加算器３４は、上記加算器３３からの出力
周波数と発振器２６で選択された出力周波数とを加算し
た８２．４ＭＨｚから９２．３ＭＨｚまでの１００ＫＨ
ｚおきの周波数信号を出力する回路である。The adder 34 adds the output frequency from the adder 33 and the output frequency selected by the oscillator 26, which is 100KH from 82.4MHz to 92.3MHz.
This is a circuit that outputs frequency signals every z.
【００４３】さらに、加算器３５は、上記加算器３４か
らの出力周波数と発振器２５からの出力周波数とを加算
した９２．４ＭＨｚから１２２．３ＭＨｚまでの１００
ＫＨｚおきの周波数信号を出力する回路であり、この周
波数信号は出力端子３６から取出される。Furthermore, the adder 35 adds the output frequency from the adder 34 and the output frequency from the oscillator 25, which is 100 MHz from 92.4 MHz to 122.3 MHz.
This is a circuit that outputs a frequency signal every KHz, and this frequency signal is taken out from the output terminal 36.
【００４４】これとは別に、前記周波数データレジスタ
１１から与えられる局部発振周波数ｆｏの周波数データ
に基づき、出力端子３６からその局部発振周波数ｆｏが
得られるように各発振器２５，２６，２７の発振周波数
を高速に選択する周波数選択回路３７が設けられる。Separately, based on the frequency data of the local oscillation frequency fo given from the frequency data register 11, the oscillation frequency of each oscillator 25, 26, 27 is adjusted so that the local oscillation frequency fo can be obtained from the output terminal 36. A frequency selection circuit 37 is provided to select the frequency at high speed.
【００４５】図５は、上記スーパー受信機の動作を説明
するフローチャートである。ステップａ１において、シ
ステムコントローラ１３から希望受信周波数ｆに対応す
る局部発振周波数ｆｏの周波数データが周波数データレ
ジスタ１１に与えられ保持されると、ステップａ２では
周波数データレジスタ１１からこの周波数データを受け
る局部発振器１０は、局部発振周波数ｆｏで発振し、そ
の局発信号が混合器５に入力される。FIG. 5 is a flowchart illustrating the operation of the super receiver. In step a1, when the frequency data of the local oscillation frequency fo corresponding to the desired reception frequency f is provided from the system controller 13 to the frequency data register 11 and held therein, in step a2, the local oscillator receives this frequency data from the frequency data register 11. 10 oscillates at a local oscillation frequency fo, and the local oscillation signal is input to the mixer 5.
【００４６】一方、ステップａ３において周波数データ
レジスタ１１から局部発振周波数ｆｏの周波数データを
受ける中間周波シフト回路１２では、中間周波数ｆｉに
基づき周波数ｆｏ−ｆｉが演算され、ステップａ４では
その演算結果からアンテナ同調回路２およびＲＦ同調回
路４が同調すべき周波数、つまり上記局部発振周波数ｆ
ｏに対応する希望受信周波数ｆのデータが出力される。On the other hand, in step a3, the intermediate frequency shift circuit 12 which receives the frequency data of the local oscillation frequency fo from the frequency data register 11 calculates the frequency fo-fi based on the intermediate frequency fi, and in step a4, the antenna The frequency to which the tuning circuit 2 and the RF tuning circuit 4 should be tuned, that is, the local oscillation frequency f
Data of the desired reception frequency f corresponding to o is output.
【００４７】ステップａ５において、データ演算回路１
５では、中間周波数シフト回路１２から出力されるデー
タを受け、このデータと定数レジスタ１６，１７，１８
に保持されている定数データＫ１，Ｋ２，Ｋ３を前記数
３に示す関係式に代入した値が演算され、その演算結果
が直流電圧データとして出力される。ステップａ６で、
この直流電圧データはＤ／Ａコンバータ２０で直流電圧
に変換され、その直流電圧はアンテナ同調回路２および
ＲＦ同調回路４に入力される。ステップａ７では、アン
テナ同調回路２およびＲＦ同調回路４は受信を希望する
周波数ｆに同調し、その周波数の信号が受信される。In step a5, the data calculation circuit 1
5 receives data output from the intermediate frequency shift circuit 12 and inputs this data and constant registers 16, 17, 18.
A value is calculated by substituting the constant data K1, K2, K3 held in the above equation into the relational expression shown in Equation 3, and the result of the calculation is output as DC voltage data. In step a6,
This DC voltage data is converted into a DC voltage by a D/A converter 20, and the DC voltage is input to the antenna tuning circuit 2 and the RF tuning circuit 4. In step a7, the antenna tuning circuit 2 and the RF tuning circuit 4 are tuned to the desired frequency f, and a signal of that frequency is received.
【００４８】一般的に使用される中間周波数を１０．７
ＭＨｚ、希望受信周波数ｆよりも局部発振周波数ｆｏが
高いものとすると、このスーパー受信機では、８１．７
ＭＨｚから１１１．６ＭＨｚまで１００ＫＨｚステップ
で受信可能となる。[0048] The commonly used intermediate frequency is 10.7
MHz, and assuming that the local oscillation frequency fo is higher than the desired receiving frequency f, this super receiver has a frequency of 81.7
It is possible to receive frequencies from MHz to 111.6 MHz in 100 KHz steps.
【００４９】この受信信号ｆは混合器５に入力され、同
様に局部発振器１０から混合器５に入力される局発信号
ｆｏと混合され、中間周波数ｆの信号に変換される。こ
の中間周波数信号は中間周波増幅器６で増幅され、さら
に復調回路７で低周波信号に復調され、低周波増幅器８
で増幅されてスピーカ９で再生される。This received signal f is input to the mixer 5, where it is mixed with the local oscillator signal fo which is also input from the local oscillator 10 to the mixer 5, and converted into a signal of intermediate frequency f. This intermediate frequency signal is amplified by an intermediate frequency amplifier 6, further demodulated into a low frequency signal by a demodulation circuit 7, and then a low frequency amplifier 8
The signal is amplified and reproduced by the speaker 9.
【００５０】上記データ演算回路１５、中間周波シフト
回路１２、周波数データレジスタ１１はデジタル論理回
路で構成されるので、その応答速度は局部発振器１０の
周波数切換速度に十分追従でき、かつＤ／Ａコンバータ
２０も十分にこの変化に追従可能である。したがって、
選局速度が高速で、かつＰＬＬシンセサイザー方式のス
ーパー受信機と同等の受信帯域をカバーできることにな
る。Since the data calculation circuit 15, intermediate frequency shift circuit 12, and frequency data register 11 are composed of digital logic circuits, their response speed can sufficiently follow the frequency switching speed of the local oscillator 10, and the D/A converter 20 can also sufficiently follow this change. therefore,
This means that the channel selection speed is high and that it can cover the same reception band as a PLL synthesizer type super receiver.
【００５１】ところで、アンテナ同調回路２およびＲＦ
同調回路４に組込まれる２つの可変容量ダイオードＶＣ
１は、その物理的特性が揃ったものを使用するのが通例
であるが、このペア特性を確保できるのは可変容量ダイ
オードの製造上、１組だけである。これに対して、大量
に生産される可変容量ダイオードの特性には相当のばら
つきがあるので、その中から任意に１組を選んで上記ア
ンテナ同調回路２およびＲＦ同調回路４の可変容量ダイ
オードＶＤ１として使用したとすると、Ｄ／Ａコンバー
タ２０で生成される直流電圧の入力に応じてアンテナ同
調回路２およびＲＦ同調回路４が同調する受信周波数と
実際の希望受信周波数との間にずれが生じることになる
。By the way, the antenna tuning circuit 2 and the RF
Two variable capacitance diodes VC incorporated in tuning circuit 4
1, which have the same physical characteristics, are usually used; however, due to the manufacturing process of variable capacitance diodes, only one pair can ensure this pair characteristic. On the other hand, since there are considerable variations in the characteristics of variable capacitance diodes produced in large quantities, one set is arbitrarily selected from among them and used as the variable capacitance diode VD1 of the antenna tuning circuit 2 and RF tuning circuit 4. If used, a deviation will occur between the reception frequency tuned by the antenna tuning circuit 2 and the RF tuning circuit 4 according to the input of the DC voltage generated by the D/A converter 20 and the actual desired reception frequency. Become.
【００５２】そこで、このようなトラッキングずれを微
調整する処理がたとえば製造工程の中で必要になる。こ
のスーパー受信機では、そのトラッキング調整を以下の
動作によって行うことができる。Therefore, a process for finely adjusting such tracking deviation is required, for example, during the manufacturing process. In this super receiver, tracking adjustment can be performed by the following operations.
【００５３】受信周波数帯域の範囲内で予め設定された
複数のチェック用周波数データを選択的に中間周波シフ
ト回路１２から発振器１９に与え、発振器１９からチェ
ック用周波数の信号をアンテナ同調回路２に入力して、
この間に復調回路７の出力レベルをシステムコントロー
ラ１３で判定し、その出力レベルが最大となるように定
数レジスタ１６，１７，１８の内容つまり前記数３の各
定数Ｋ１，Ｋ２，Ｋ３を選定して書換える。なお、この
定数Ｋ１，Ｋ２，Ｋ３の選定方法は多数あり、いずれも
公知の技術、ソフトウエアで処理できる。A plurality of check frequency data set in advance within the receiving frequency band are selectively given to the oscillator 19 from the intermediate frequency shift circuit 12, and a check frequency signal is input from the oscillator 19 to the antenna tuning circuit 2. do,
During this time, the system controller 13 determines the output level of the demodulation circuit 7, and selects the contents of the constant registers 16, 17, 18, that is, the constants K1, K2, and K3 in Equation 3 above, so that the output level becomes the maximum. rewrite. Note that there are many methods for selecting the constants K1, K2, and K3, and any of them can be processed using known techniques and software.
【００５４】なお、上記実施例のスーパー受信機の経済
性をさらに高めるために、データ演算回路１５、中間周
波シフト回路１２、周波数データレジスタ１１、定数レ
ジスタ１６，１７，１８、Ｄ／Ａコンバータ２０の各機
能を全て、もしくは一部をプログラム制御方式のマイク
ロコンピュータで代用してもよく、さらにシステムコン
トローラ１３も含めて１つのマイクロコンピュータで構
成してもよい。In order to further improve the economic efficiency of the super receiver of the above embodiment, a data calculation circuit 15, an intermediate frequency shift circuit 12, a frequency data register 11, constant registers 16, 17, 18, and a D/A converter 20 are provided. All or some of the functions may be replaced by a program-controlled microcomputer, and the system controller 13 may also be included in one microcomputer.
【００５５】また、上記プログラム制御において、デー
タ演算速度が高速選局の障害となる場合には、つぎのよ
うな構成としてもよい。すなわち、受信周波数の全帯域
もしくは一部において、前述した受信チェックを行い、
希望受信周波数に対応して得られる直流電圧の演算結果
のみを、ＰＲＯＭまたはＲＡＭに保持しておき、周波数
データの入力に応じて、直ちにその周波数に対応した番
地のメモリデータを参照し、直接あるいは近似値を求め
てＤ／Ａコンバータ２０に与えることによって選局の高
速化を図るものである。Furthermore, in the program control described above, if the data calculation speed becomes an obstacle to high-speed channel selection, the following configuration may be used. In other words, the above-mentioned reception check is performed in all or part of the receiving frequency band,
Only the DC voltage calculation results obtained corresponding to the desired reception frequency are stored in PROM or RAM, and when frequency data is input, the memory data at the address corresponding to that frequency is immediately referred to, and the data can be directly or By finding an approximate value and providing it to the D/A converter 20, the speed of channel selection is increased.
【００５６】[0056]
【発明の効果】以上のように、本発明の受信機によれば
、周波数指定手段によって指定されるデジタルデータに
対応する周波数の局発信号を局部発振手段から出力し、
その指定されたデジタルデータに基づき演算手段によっ
て対応する希望受信周波数に相当する直流電圧データを
演算し、そのデータを受けた直流電圧生成手段から希望
受信周波数同調手段に対してデータに対応する直流電圧
を与えるようにしているので、希望受信周波数同調手段
では、周波数指定手段によって指定されるデジタルデー
タに対応する希望受信周波数に即時同調し、その周波数
の信号が受信可能となり、ＰＬＬを要することなく選局
動作時間を短縮化でき、コストも低減できる。As described above, according to the receiver of the present invention, the local oscillation means outputs a local oscillation signal of the frequency corresponding to the digital data designated by the frequency designation means,
Based on the designated digital data, the calculation means calculates DC voltage data corresponding to the corresponding desired reception frequency, and the DC voltage generation means that receives the data sends the DC voltage corresponding to the data to the desired reception frequency tuning means. Therefore, the desired receiving frequency tuning means immediately tunes to the desired receiving frequency corresponding to the digital data specified by the frequency specifying means, and the signal of that frequency can be received, and the selection can be performed without requiring PLL. Station operating time can be shortened and costs can also be reduced.
【００５７】また、希望受信周波数同調手段の可変容量
ダイオードにばらつきがある場合でも、直流電圧データ
を演算する演算式の定数が保持されているメモリの内容
を書換えることによって、個々の可変容量ダイオードの
ばらつきを吸収して同調周波数と局部発振周波数のトラ
ッキングを受信全帯域にわたって極めて良好な状態に保
つことができる。Furthermore, even if there are variations in the variable capacitance diodes of the desired reception frequency tuning means, the individual variable capacitance diodes can be adjusted by rewriting the contents of the memory that holds the constants of the calculation formula for calculating DC voltage data. This makes it possible to absorb variations in the tuning frequency and local oscillation frequency and maintain extremely good tracking of the tuning frequency and local oscillation frequency over the entire reception band.
【図１】本発明の一実施例である受信機の概略的な構成
を示すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of a receiver that is an embodiment of the present invention.
【図２】実施例の受信機における同調回路の具体的な構
成を示す回路図である。FIG. 2 is a circuit diagram showing a specific configuration of a tuning circuit in the receiver of the embodiment.
【図３】一般的な電圧可変容量ダイオードの電圧−容量
特性を示す図である。FIG. 3 is a diagram showing voltage-capacitance characteristics of a general voltage variable capacitance diode.
【図４】実施例の受信機における局部発振器の具体的な
構成を示すブロック図である。FIG. 4 is a block diagram showing a specific configuration of a local oscillator in the receiver of the embodiment.
【図５】実施例の受信機の動作を説明するフローチャー
トである。FIG. 5 is a flowchart illustrating the operation of the receiver according to the embodiment.
【図６】従来のＰＬＬシンセサイザー方式のスーパー受
信機の概略的な構成を示すブロック図である。FIG. 6 is a block diagram showing a schematic configuration of a conventional PLL synthesizer type super receiver.
【図７】従来のダイレクトシンセサイザー方式のスーパ
ー受信機の概略的な構成を示すブロック図である。FIG. 7 is a block diagram showing a schematic configuration of a conventional direct synthesizer type super receiver.
２ アンテナ同調回路４ ＲＦ同調回路５ 混合器１０ 局部発振器１１ 周波数データレジスタ１２ 中間周波シフト回路１３ システムコントローラ１５ データ演算回路１６，１７，１８ 定数レジスタ２０ Ｄ／ＡコンバータＶＣ１ 可変容量ダイオード2 Antenna tuning circuit4 RF tuning circuit5 Mixer10 Local oscillator11 Frequency data register12 Intermediate frequency shift circuit13 System controller15 Data calculation circuit16, 17, 18 Constant register20 D/A converterVC1 Variable capacitance diode
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13432191AJPH04358423A (en) | 1991-06-05 | 1991-06-05 | Receiving machine |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13432191AJPH04358423A (en) | 1991-06-05 | 1991-06-05 | Receiving machine |
| Publication Number | Publication Date |
|---|---|
| JPH04358423Atrue JPH04358423A (en) | 1992-12-11 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13432191APendingJPH04358423A (en) | 1991-06-05 | 1991-06-05 | Receiving machine |
| Country | Link |
|---|---|
| JP (1) | JPH04358423A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006246419A (en)* | 2005-03-04 | 2006-09-14 | Seiko Npc Corp | Electric wave tuning receiving circuit, electric wave tuning receiving device, and electric wave tuning receiving method |
| JP2008196954A (en)* | 2007-02-13 | 2008-08-28 | Seiko Instruments Inc | Radio-controlled timepiece |
| WO2012049787A1 (en)* | 2010-10-13 | 2012-04-19 | パナソニック株式会社 | Receiver |
| WO2013187048A1 (en)* | 2012-06-12 | 2013-12-19 | 株式会社デンソー | Communication device and alignment circuit applied voltage adjustment method |
| JP2014507886A (en)* | 2011-01-31 | 2014-03-27 | シリコン・ラボラトリーズ・インコーポレイテッド | Receiver circuit including a tuning network |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58150318A (en)* | 1982-03-02 | 1983-09-07 | Matsushita Electric Ind Co Ltd | Channel selection device |
| JPS62204609A (en)* | 1986-03-05 | 1987-09-09 | Matsushita Electric Ind Co Ltd | Preset tuner |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58150318A (en)* | 1982-03-02 | 1983-09-07 | Matsushita Electric Ind Co Ltd | Channel selection device |
| JPS62204609A (en)* | 1986-03-05 | 1987-09-09 | Matsushita Electric Ind Co Ltd | Preset tuner |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006246419A (en)* | 2005-03-04 | 2006-09-14 | Seiko Npc Corp | Electric wave tuning receiving circuit, electric wave tuning receiving device, and electric wave tuning receiving method |
| JP2008196954A (en)* | 2007-02-13 | 2008-08-28 | Seiko Instruments Inc | Radio-controlled timepiece |
| WO2012049787A1 (en)* | 2010-10-13 | 2012-04-19 | パナソニック株式会社 | Receiver |
| JP2014507886A (en)* | 2011-01-31 | 2014-03-27 | シリコン・ラボラトリーズ・インコーポレイテッド | Receiver circuit including a tuning network |
| WO2013187048A1 (en)* | 2012-06-12 | 2013-12-19 | 株式会社デンソー | Communication device and alignment circuit applied voltage adjustment method |
| JP2013258541A (en)* | 2012-06-12 | 2013-12-26 | Nippon Soken Inc | Communication device and matching circuit application voltage adjusting method |
| US9531340B2 (en) | 2012-06-12 | 2016-12-27 | Denso Corporation | Communication device and method of adjusting applied voltage for matching circuit |
| Publication | Publication Date | Title |
|---|---|---|
| US4088959A (en) | Multiple-band digital frequency synthesizer receiver | |
| EP0500516B1 (en) | Broad band frequency synthesizer for quick frequency retuning | |
| KR910003230B1 (en) | Mujlti-band fm receiver for receiving fm broadcasting signals and tv broadcasting sound signals | |
| JP2001127554A (en) | Voltage controlled oscillator | |
| JPH04358423A (en) | Receiving machine | |
| US4097816A (en) | Tuning system | |
| GB2250877A (en) | Shifting spurious frequencies away from signal frequency | |
| JPH07202638A (en) | Voltage controlled oscillator | |
| US4249138A (en) | Citizens band transceiver frequency synthesizer with single offset and reference oscillator | |
| US4095190A (en) | Tuning system | |
| JPH04358422A (en) | Receiver | |
| JPS5852374B2 (en) | frequency synthesizer receiver | |
| JP3322534B2 (en) | RF modulator | |
| JP3838030B2 (en) | High frequency signal receiver | |
| JPH0815251B2 (en) | Electronic tuning receiver | |
| JPS6237569B2 (en) | ||
| JPH06268551A (en) | Synthesizer circuit | |
| JP3893338B2 (en) | Radio receiver | |
| JPS624012B2 (en) | ||
| JPH11274951A (en) | Low power radio system | |
| JP2897264B2 (en) | Tuner | |
| KR960001726Y1 (en) | Variable Frequency Voltage Controlled Oscillator Circuit | |
| JP2000165277A (en) | Local oscillation circuit | |
| JP2897263B2 (en) | Tuner | |
| JPH06104788A (en) | Superheterodyne receiver |