JPH0435050B2 - - Google Patents

Description

Translated fromJapanese

【発明の詳細な説明】〈産業上の利用分野〉 本発明は、製造歩留りの向上を図ることのでき
る構造を有する液晶表示装置等のマトリクス型表
示装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a matrix display device such as a liquid crystal display device having a structure capable of improving manufacturing yield.

〈従来技術〉 近年、液晶のアクテイブマトリクス表示におい
て、絶縁性基板上に表示絵素のスイツチング素子
としてTET（薄膜トランジスタ）をマトリクス状
に形成したアクテイブ・マトリクス基板をセル基
板として利用した表示装置の研究が活発に行なわ
れている。TETの半導体材料としてポリSi（多結
晶シリコン）、ａ−Si（アモルフアスシリコン）、
Te，CdSe等がある。ａ−Siを用いたTETの構造
の一例を第４図に示す部分断面図及び第５図に示
す部分平面図に基いて説明する。尚、第４図は第
５図のＡ−A′線での断面を示す。ガラス基板１
０の上に、ゲート電極１１を連結するゲート配線
１２を膜厚2000〜3000ÅのTa，Mo，Ti，Al等
の金属により形成する。ゲート配線１２には枝分
れ部１２ａが設けられ、TETは枝分れ部１２ａ
をゲート電極として、これを中心に形成される。
ゲート電極１１及びガラス基板１０を被覆するゲ
ート絶縁膜１３は、プラズマCVD法によつて成
膜された膜厚1000〜2000Åの窒化シリコン（以下
SiN_xと略す）膜で形成される。（第５図において
は、図示しない。）TETの半導体層となるａ−Si
膜１４は、プラズマCVD法によりゲート絶縁膜
１３上に膜厚1000〜3000Åで堆積される。ソース
電極１５を連結するソース配線１６はゲート配線
１２に直交して形成する。ａ−Si膜１４上に形成
されるソース電極１５とドレイン電極１７とは、
ともに膜厚2000〜10000ÅのTa，Mo，Ti，Al等
の金属が用いられる。なお、ソース電極１５及び
ドレイン電極１７とａ−Si膜１４の間に、リン
（Ｐ）をドープした膜厚500〜2000Åのａ−Si膜１
８を介在させると、ソース電極１５、ドレイン電
極１７とａ−Si膜１４のオーミツクコンタクトが
とれ、好ましい。こうして、ゲート配線１２とソ
ース配線１６との交点毎にTETがアレイ状に形
成される。さらに、各TETに対応する絵素電極
１９が、ドレイン電極１７に連結形成される。<Prior art> In recent years, there has been research into display devices that use active matrix substrates, in which TETs (thin film transistors) are formed in a matrix as switching elements for display pixels on an insulating substrate, as cell substrates in active matrix liquid crystal displays. It is actively carried out. Semiconductor materials for TET include poly-Si (polycrystalline silicon), a-Si (amorphous silicon),
There are Te, CdSe, etc. An example of the structure of a TET using a-Si will be explained based on a partial cross-sectional view shown in FIG. 4 and a partial plan view shown in FIG. 5. Incidentally, FIG. 4 shows a cross section taken along line A-A' in FIG. 5. Glass substrate 1
0, a gate wiring 12 connecting the gate electrode 11 is formed of a metal such as Ta, Mo, Ti, Al, etc. with a film thickness of 2000 to 3000 Å. The gate wiring 12 is provided with a branch portion 12a, and the TET is provided with a branch portion 12a.
is formed around this as the gate electrode.
The gate insulating film 13 covering the gate electrode 11 and the glass substrate 10 is made of silicon nitride (hereinafter referred to as silicon nitride) with a film thickness of 1000 to 2000 Å formed by plasma CVD method.
It is formed from a film (abbreviated as SiN_x ). (Not shown in Fig. 5.) A-Si that becomes the semiconductor layer of TET
The film 14 is deposited to a thickness of 1000 to 3000 Å on the gate insulating film 13 by plasma CVD. A source wiring 16 connecting the source electrodes 15 is formed perpendicular to the gate wiring 12. The source electrode 15 and drain electrode 17 formed on the a-Si film 14 are
In both cases, metals such as Ta, Mo, Ti, Al, etc. with a film thickness of 2000 to 10000 Å are used. Note that between the source electrode 15 and drain electrode 17 and the a-Si film 14, an a-Si film 1 doped with phosphorus (P) with a thickness of 500 to 2000 Å is provided.
8 is preferable because it allows ohmic contact between the source electrode 15, drain electrode 17, and a-Si film 14. In this way, TETs are formed in an array at each intersection between the gate wiring 12 and the source wiring 16. Further, a picture element electrode 19 corresponding to each TET is formed connected to the drain electrode 17.

〈発明の解決すべき問題点〉 TETを用いたアクテイブ・マトリクス基板に
おいては、マトリクスの各配線ごとに共通のゲー
ト配線からシグナル信号を入力し、共通のソース
配線からデータ信号を入力する。ゲート配線とソ
ース配線との交点（第５図に示す斜線部）は多数
であり、例えば250×250マトリクスにおいては、
125000ケ所存在する。この多数の交点のうち１ケ
所でもゲート・ソース間にリークが生じると必然
的に該当するゲート配線とソース配線での十字型
のライン表示欠陥が発生する。またソース電極と
ドレイン電極間にリーク（電流によるシヨート）
が生じるとドレイン電極に連結した絵素電極はオ
ンの状態になり表示欠陥が発生する。ゲート電極
とドレイン電極とがゲート絶縁膜を介してリーク
しても同様の絵素欠陥となる。一方、ドレイン電
極と絵素電極とが断線状態になつていると絵素電
極は動作せず絵素欠落欠陥となる。これらライン
欠陥や絵素欠陥を発生すると実用に耐えない表示
となり表示パネルとして利用することは不可能に
なる。<Problems to be Solved by the Invention> In an active matrix board using TET, a signal signal is inputted from a common gate wiring for each wiring of the matrix, and a data signal is inputted from a common source wiring. There are many intersections between the gate wiring and the source wiring (the shaded areas shown in Figure 5). For example, in a 250 x 250 matrix,
There are 125,000 locations. If leakage occurs between the gate and source at even one of these many intersections, a cross-shaped line display defect will inevitably occur between the corresponding gate wiring and source wiring. Also, there is leakage between the source electrode and drain electrode (shoot due to current).
When this occurs, the picture element electrode connected to the drain electrode is turned on, causing a display defect. Even if the gate electrode and drain electrode leak through the gate insulating film, a similar pixel defect occurs. On the other hand, if the drain electrode and the picture element electrode are disconnected, the picture element electrode will not operate, resulting in a picture element missing defect. If these line defects or pixel defects occur, the display becomes impractical and cannot be used as a display panel.

〈発明の目的〉 本発明は、製造の歩留りを向上させる構造を有
するマトリクス型表示装置を提供することを目的
とするものである。<Objective of the Invention> An object of the present invention is to provide a matrix display device having a structure that improves manufacturing yield.

〈発明の概要〉 本発明に係る液晶表示装置等のマトリクス型表
示装置は、絵素電極１つに対して２つの薄膜トラ
ンジスタを配しかつソース配線にバイパスを設
け、それぞれのいずれか一方を、ゲート配線とソ
ース配線間のシヨート，ソース電極とドレイン電
極間のシヨート，ゲート電極とドレイン電極間の
シヨート及びドレイン電極と表示絵素電極間の断
線等に起因する不良を修正する手段として利用す
ることにより表示装置としての信頼性を確保する
ことを特徴とする。<Summary of the Invention> A matrix type display device such as a liquid crystal display device according to the present invention has two thin film transistors arranged for one picture element electrode, a bypass provided in the source wiring, and one of them connected to a gate. By using it as a means to correct defects caused by shorts between wires and source wires, shorts between source electrodes and drain electrodes, shorts between gate electrodes and drain electrodes, disconnections between drain electrodes and display pixel electrodes, etc. It is characterized by ensuring reliability as a display device.

〈実施例〉 ソース配線にバイパスを設け２本のバーとし、
それぞれ１つずつ薄膜トランジスタTr₁，Tr₂を
連結させて製作した液晶表示装置におけるトラン
ジスタ周辺部の拡大平面図を第１図に例示する。<Example> A bypass is provided in the source wiring to form two bars,
FIG. 1 is an example of an enlarged plan view of the peripheral area of a liquid crystal display device manufactured by connecting one thin film transistor Tr₁ and one thin film transistor Tr₂ .

TETをマトリクス状に配列させた液晶表示装
置のセル基板において、ゲート配線１とソース配
線３に信号を入力すると、例えばゲート・ソース
間にシヨートが生じた場合、短絡欠陥場所は、図
中斜線部のａ，ｂ，ｃ，ｄの４ケ所が考えられ
る。しかしながら、ゲート電極とソース電極の端
子部から電気信号を入れて欠陥部を調べようとし
てもこのパターンでは上記４ケ所のうち欠陥場所
がどれであるかを特定することができない。本実
施例では第２図Ａ乃至Ｄに示す如く液晶デイスプ
レイパネルの製作途中においてまずいずれか一方
の薄膜トランジスタ例えばTr₁及びバスバー３′
を完成させて欠陥検査を行う。 In a cell substrate of a liquid crystal display device in which TETs are arranged in a matrix, when a signal is input to the gate wiring 1 and the source wiring 3, for example, if a short occurs between the gate and the source, the short circuit defect location is the shaded area in the figure. There are four possible locations, a, b, c, and d. However, even if an attempt is made to investigate the defective portion by inputting an electric signal from the terminal portions of the gate electrode and the source electrode, it is not possible to specify which of the four defective portions is the defective portion using this pattern. In this embodiment, as shown in FIGS. 2A to 2D, during the manufacture of a liquid crystal display panel, one of the thin film transistors, for example, Tr₁ and bus bar 3', is first removed.
Complete and inspect for defects.

もしゲートとソース間にシヨートを生じた場
合、シヨート箇所は斜線部ａあるいはｂの部分が
考えられる。そこで第２図ＡのＡ−A′線、Ｂ−
B′線及びＦ−F′線をエツチングあるいはレーザカ
ツター等により切断する。次に第２図Ｂに示すよ
うに金属等の導電性材料を堆積しホトリソグラフ
イによりソースバー３のバイパス３″及び第２の
薄膜トランジスタTr₂を形成する。これによりＡ
−A′、Ｂ−B′及びＦ−F′線の切断によつて削除
されたソース・バー３′及びトランジスタTr₁は
ソースバー３″及びトランジスタTr₂によつて補
償されることとなる。 If a shot occurs between the gate and the source, the shot location is likely to be the shaded area a or b. Therefore, line A-A' in Figure 2A, line B-
The B' line and the F-F' line are cut by etching or a laser cutter. Next, as shown in FIG. 2B, a conductive material such as metal is deposited and a bypass 3'' of the source bar 3 and a second thin film transistor Tr₂ are formed by photolithography.
The source bar 3' and the transistor Tr₁ deleted by cutting the -A', B--B' and F--F' lines will be compensated by the source bar 3'' and the transistor Tr₂ .

一方、最初に形成されたソース配線３，３′及
び薄膜トランジスタTr₁が正常動作している上に
ソース配線のバイパス３″と第２の薄膜トランジ
スタTr₂を形成したのちシヨートを生じた場合シ
ヨート箇所は第２図Ｃに示す斜線部ｃあるいはｄ
の部分が考えられる。そこで第２図Ｄに示すよう
にＣ−C′，Ｄ−D′，Ｅ−E′及びＨ−H′線をエツ
チングあるいはレーザーカツター等により切断す
る。これにより不良部分ｃ及びｄは削除され元の
正常なソース・バー３′及びトランジスタTr₁に
より正常な表示動作を行なうことができる。 On the other hand, if a short occurs after forming the source wire bypass 3'' and the second thin film transistor Tr₂ while the first formed source wires 3 and 3' and the thin film transistor Tr₁ are operating normally, the short point is Shaded area c or d shown in Figure 2C
This part can be considered. Therefore, as shown in FIG. 2D, lines C-C', D-D', E-E' and H-H' are cut by etching or a laser cutter. As a result, the defective portions c and d are deleted, and a normal display operation can be performed using the original normal source bar 3' and transistor_Tr1 .

またトランジスタTr₁を作製した際にソース電
極とドレイン電極とがシヨートを起こしている場
合第２図ＡのＦ−F′線部を切断することにより、
またゲート電極とドレイン電極とがリークしてい
る場合は第２図ＡのＦ−F′線とＧ−G′線を切断す
ることにより、次の第２の薄膜トランジスタTr₂
を形成して補償することとする。ドレイン電極と
絵素電極との断線についても同様に、第２の薄膜
トランジスタTr₂により補償する。 Also, if the source electrode and drain electrode are short when the transistor Tr₁ is manufactured, by cutting the line FF' in FIG. 2A,
In addition, if there is leakage between the gate electrode and the drain electrode, by cutting the F-F' line and the G-G' line in FIG. 2A, the next second thin film transistor Tr₂
shall be formed and compensated. Similarly, the second thin film transistor Tr₂ compensates for the disconnection between the drain electrode and the picture element electrode.

逆に第１の薄膜トランジスタTr₁が正常動作し
ていて第２の薄膜トランジスタTr₂の形成で上記
のリークや断線が発生した場合においても、ゲー
ト電極とソース電極間のリークによる欠陥対策と
同様の対策を行うことができる。 Conversely, even if the first thin film transistor Tr₁ is operating normally and the above leakage or disconnection occurs during the formation of the second thin film transistor Tr₂ , the same countermeasures as those for defects caused by leakage between the gate electrode and the source electrode can be taken. It can be performed.

以下、第３図Ａ乃至Ｄに示すTETのマトリク
スアレイ基板の製造工程図に従つて詳細に説明す
る。 A detailed explanation will be given below in accordance with the manufacturing process diagrams of the TET matrix array substrate shown in FIGS. 3A to 3D.

まずガラス基板上にTa（又はMo，Ti，Al，
Ni，Cuその他）をスパツタ法で堆積し、ゲート
バスバー７及びゲート電極７′を形成する。ゲー
トバスバー７及びゲート電極７′のパターンは第
３図Ａの如くとする。次にゲート絶縁膜として
SiN_xを略々全面にプラズマCVD法で堆積する
（図示せず）。次に、半導体膜としてａ−Si・Ｈ
（水素化アモルフアスシリコン）、n⁺−ａ−Si・Ｈ
（リンドープ水素化アモルフアスシリコン）を連
続して堆積する。更に第３図Ｂに示すようなゲー
トバスバー７に直交するソースバスバー下地層８
及びソースドレイン用下地層８′，８″をエツチン
グによりパターン成形する。 First, Ta (or Mo, Ti, Al,
Ni, Cu, etc.) are deposited by sputtering to form the gate bus bar 7 and the gate electrode 7'. The pattern of the gate bus bar 7 and gate electrode 7' is as shown in FIG. 3A. Next, as a gate insulating film
SiN_x is deposited on almost the entire surface by plasma CVD (not shown). Next, as a semiconductor film, a-Si・H
(hydrogenated amorphous silicon), n⁺ -a-Si・H
(phosphorus-doped hydrogenated amorphous silicon) is continuously deposited. Further, a source bus bar base layer 8 is formed perpendicularly to the gate bus bar 7 as shown in FIG. 3B.
And the source/drain underlayers 8', 8'' are patterned by etching.

次に、透明導電膜としてITO膜を堆積し、第３
図Ｃに示す如くソースバスバー下地層８及びソー
スドレイン用下地層８′，８″に即したパターンで
エツチングすることによりソース配線（バスバ
ー）９、トランジスタTr₁及びトランジスタTr₂
のソース・ドレイン電極部及び絵素電極部９′を
形成する。 Next, an ITO film is deposited as a transparent conductive film, and a third
As shown in Figure C, source wiring (bus bar) 9, transistor Tr 1 and transistor Tr₂ are etched in a pattern that conforms to source bus bar base layer 8 and source/drain base layers 8' and 8'_'.
A source/drain electrode portion and a picture element electrode portion 9' are formed.

これでゲート配線、ソース配線、トランジスタ
及び絵素電極が形成される。ゲート配線及びソー
ス配線にシグナル信号及びデータ信号を入力する
ことにより、ゲート・ソース間のシヨート及びト
ランジスタTr₁の動作状態がチエツクされる。も
しシヨートがトランジスタTr₁で生じていれば第
２図で説明したような操作で不良のソース・バス
及びトランジスタ部を削除する。なお、トランジ
スタTr₁及びトランジスタTr₂が同時にシヨート
で不良となる確率は少いのでトランジスタTr₂の
シヨートは、事実上問題としなくてよい。ソー
ス・ドレイン間、ゲート・ドレイン間のシヨート
やドレイン絵素間の断線についても前述の方法で
同様に修正することができる。 In this way, a gate wiring, a source wiring, a transistor, and a picture element electrode are formed. By inputting a signal signal and a data signal to the gate wiring and the source wiring, the gate-source short and the operating state of the transistor_Tr1 are checked. If the short occurs in transistor_Tr1 , delete the defective source bus and transistor section by performing the operation described in FIG. 2. Note that the probability that the transistor Tr₁ and the transistor Tr₂ will be defective due to shorting at the same time is low, so the shorting of the transistor Tr₂ does not actually have to be a problem. Shorts between source and drain, gate and drain, and disconnections between drain picture elements can be corrected in the same manner using the method described above.

次に、Alを堆積したのち、第４図Ｄに示す如
くパターンエツチングし、ソース配線のバイパス
１０及びトランジスタTr₂への接続を行なう。こ
のあと上記と同じような検査によりソース・ゲー
ト間のリーク及びトランジスタTr₁及びTr₂のチ
エツクを行なう。もし不良部があれば、第１のソ
ースバー９及びトランジスタTr₁はすでに検査し
てあるのでバイパス１０及びトランジスタTr₂が
不良であると判断できるので削除する。ソース・
ドレイン間、ゲート・ドレイン間のシヨートやド
レイン絵素間の断線についても同様である。２本
のソース・バー及び２ケのトランジスタの全てが
不良になる確率は非常に少なくいずれか一方のソ
ースバー及びトランジスタが、故障対策素子とし
て働くためトランジスタにつながる絵素電極９′
は常に正常に動作する。 Next, after depositing Al, pattern etching is performed as shown in FIG. 4D to connect the source wiring to the bypass 10 and the transistor Tr₂ . Thereafter, leakage between the source and gate and transistors Tr₁ and Tr₂ are checked by the same inspection as above. If there is a defective part, since the first source bar 9 and transistor Tr₁ have already been inspected, it can be determined that the bypass 10 and transistor Tr₂ are defective, so they are deleted. sauce·
The same applies to disconnections between drains, between gates and drains, and between drain picture elements. The probability that all of the two source bars and two transistors become defective is very low, and one of the source bars and transistors acts as a failure countermeasure element, so the picture element electrode 9' connected to the transistor is
always works fine.

〈発明の効果〉 本発明によれば、１つの絵素電極に対しソー
ス・バーのバイパス及びバイパスにつながる２番
目のトランジスタが形成されるため、配線等のシ
ヨートや断線が生じることによつておこるライン
表示欠陥及び絵素表示欠陥の対策が可能になり液
晶表示装置等のTETを表示駆動におけるスイツ
チング素子として用いたマトリクス型表示装置の
表示品位及び歩留が向上する。<Effects of the Invention> According to the present invention, since a source bar bypass and a second transistor connected to the bypass are formed for one picture element electrode, problems caused by shorting or disconnection of wiring, etc. can be avoided. Measures against line display defects and pixel display defects can be taken, and the display quality and yield of matrix display devices using TETs as switching elements in display driving, such as liquid crystal display devices, can be improved.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明の１実施例の説明に供する液
晶表示装置の薄膜トランジスタ周辺部の平面図で
ある。第２図は、第１図に示す液晶表示装置の薄
膜トランジスタにおける故障対策の説明図であ
る。第３図は、第１図に示す液晶表示装置の製作
工程図である。第４図は、従来の一般的な薄膜ト
ランジスタの模式断面図である。第５図は従来の
一般的な薄膜トランジスタの模式平面図である。 １……ゲート配線、２……半導体膜、３，３′
……ソース配線、３″……ソース配線のバイパス、
４……絵素電極。 FIG. 1 is a plan view of a peripheral portion of a thin film transistor of a liquid crystal display device for explaining one embodiment of the present invention. FIG. 2 is an explanatory diagram of measures against failures in the thin film transistor of the liquid crystal display device shown in FIG. 1. FIG. 3 is a manufacturing process diagram of the liquid crystal display device shown in FIG. 1. FIG. 4 is a schematic cross-sectional view of a conventional general thin film transistor. FIG. 5 is a schematic plan view of a conventional general thin film transistor. 1... Gate wiring, 2... Semiconductor film, 3, 3'
...Source wiring, 3''...Source wiring bypass,
4...Picture element electrode.

Claims (1)

Translated fromJapanese

【特許請求の範囲】[Claims]１ 互いに直交する方向に配設されたゲート配線
とソース配線の各交点に対応して形成された前記
ゲート配線に連結されるゲート電極、前記ソース
配線に連結されるソース電極及びマトリクス表示
の絵素電極に連結されるドレイン電極から成る薄
膜トランジスタを表示駆動に対するスイツチング
素子として配設したマトリクス型表示装置におい
て、前記ゲート電極上に並設して前記薄膜トラン
ジスタを複数形成し、各薄膜トランジスタに個別
にソース電極を接続しかつ各ソース電極に対応し
て同一平面上に並設されたバイパス手段を介して
各ソース電極を個別に前記ソース配線に接続した
ことを特徴とするマトリクス型表示装置。1. A gate electrode connected to the gate wiring, a source electrode connected to the source wiring, and a picture element in a matrix display formed corresponding to each intersection of a gate wiring and a source wiring arranged in directions perpendicular to each other. In a matrix type display device in which a thin film transistor consisting of a drain electrode connected to an electrode is arranged as a switching element for display driving, a plurality of thin film transistors are formed in parallel on the gate electrode, and a source electrode is individually connected to each thin film transistor. 1. A matrix type display device, wherein each source electrode is individually connected to the source wiring via bypass means which are connected and arranged in parallel on the same plane corresponding to each source electrode.