【０００１】0001
【産業上の利用分野】本発明は強誘電体メモリに関し、
特にダイナミックＲＡＭ等の揮発性メモリに応用される
ものである。[Industrial Application Field] The present invention relates to a ferroelectric memory.
It is particularly applied to volatile memories such as dynamic RAM.
【０００２】0002
【従来の技術】一般に、例えばＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）
等の揮発性メモリセルの１つのメモリセルは、夫々１個
のトランジスタと１個のキャパシタで構成されている。図１１は、１トランジスタ・１キャパシタで構成された
ＤＲＡＭセルの構成を示す。このＤＲＡＭにおいて、ト
ランジスタ１の電流通路の一端はビット線（ＢＬ）に接
続され、また電流通路の他端はキャパシタ２の一端に接
続されている。また、前記トランジスタ１の制御電極は
ワ−ド線（ＷＬ）に接続されている。2. Description of the Related Art Generally, for example, DRAM (Dynami
c Random Access Memory)
Each of the volatile memory cells, such as the above, is composed of one transistor and one capacitor. FIG. 11 shows the configuration of a DRAM cell composed of one transistor and one capacitor. In this DRAM, one end of the current path of transistor 1 is connected to a bit line (BL), and the other end of the current path is connected to one end of capacitor 2. Further, the control electrode of the transistor 1 is connected to a word line (WL).
【０００３】前記ＤＲＡＭの動作は、次に述べる通りで
ある。（イ）書き込み動作；前記ワ−ド線に電位を与えて前記
トランジスタ１をオンさせ、１／０に対応した電位をビ
ット線からノ−ドＮに転送し、前記キャパシタ２に電荷
として情報を与える。The operation of the DRAM is as follows. (a) Write operation: Apply a potential to the word line to turn on the transistor 1, transfer the potential corresponding to 1/0 from the bit line to the node N, and transfer information to the capacitor 2 as a charge. give.
【０００４】（ロ）読み込み動作；前記ビット線をプリ
チャ−ジした後、前記ワ−ド線に電位を与え、トランジ
スタ１をオンさせ、電荷を前記ビット線の寄生容量ＣＢ
とメモリセルのキャパシタ容量ＣＳ とに再分配させ
ることにより、ビット線電位の変化を検知増幅器（図示
せず）により検知させることにより行われる。(b) Read operation: After precharging the bit line, a potential is applied to the word line, transistor 1 is turned on, and the charge is transferred to the parasitic capacitance CB of the bit line.
This is done by detecting the change in bit line potential by a sense amplifier (not shown).
【０００５】このような電荷を読み出すＤＲＡＭにおい
て、ビット線容量とキャパシタ容量との比で電荷のレベ
ルが決定されており、この場合には前記電荷が微小なた
め、ノイズに対して影響を受け易い。また、ＤＲＡＭの
高密度大容量化が進むに連れて、チップ面積の制限上メ
モリセルのキャパシタ面積を小さくしなければならず、
ノイズに対するマ−ジン、ソフトエラ−を起こし得ない
キャパシタの容量の下限が決定される。[0005] In a DRAM that reads out such charges, the charge level is determined by the ratio of the bit line capacitance to the capacitor capacitance, and in this case, the charge is small and therefore susceptible to noise. . Additionally, as DRAMs become more dense and large in capacity, the capacitor area of memory cells must be reduced due to chip area limitations.
A margin for noise and a lower limit of the capacitance of the capacitor that does not cause soft errors are determined.
【０００６】ところで、キャパシタの容量を大きくする
手段として、第１にキャパシタ酸化膜を薄膜化すること
が考えられる。しかし、一般的に用いられているシリコ
ン酸化薄膜を、例えば１６メガビット、６４メガビット
の集積回路素子に用いるとなると、約８０オングストロ
−ム（８ｎｍ）以下の薄膜を形成する薄膜化技術が必要
となる。By the way, as a means of increasing the capacitance of a capacitor, the first possible method is to reduce the thickness of the capacitor oxide film. However, if a commonly used silicon oxide thin film is to be used in, for example, 16 megabit or 64 megabit integrated circuit devices, a thin film technology is required to form a thin film of approximately 80 angstroms (8 nm) or less. .
【０００７】また、第２の手段として、キャパシタ形成
に例えばトレンチ構造をとることによりキャパシタ面積
を増大することが考えられる。しかし、トレンチ構造は
製造工程に複雑な処理を必要とする。As a second means, it is conceivable to increase the area of the capacitor by using, for example, a trench structure for forming the capacitor. However, the trench structure requires complicated processing in the manufacturing process.
【０００８】更に、第３の手段として、ラムトロン社か
らシリコン酸化膜より誘電率の高い材料を使用した強誘
電体膜を用いたＤＲＡＭ用メモリセルが提案されている
（特公平２−３０４７９６号公報）。図１２は、この公
報に示されているメモリセルの断面図を示す。図中の１
１は、ｐ型の半導体基板である。この基板１１表面には
フィ−ルド酸化膜１２が形成されており、このフィ−ル
ド酸化膜１２で囲まれた素子領域にはｎ− 型の拡散領
域からなるソ−ス（Ｓ），ドレイン（Ｄ）領域１３，１
４が形成されている。前記素子領域には、ワ−ド線に連
結される制御ゲ−ト（Ｇ）１５がゲ−ト酸化膜１６を介
して形成されている。前記フィ−ルド酸化膜１２を含む
基板全面には誘電体１７が形成され、前記ソ−ス領域に
対応する誘電体１７が選択的に開口されている。前記ソ
−ス領域１３上には、前記ソ−ス領域１３と直接接する
下部電極１８，強誘電体１９，上部電極２０及びプレ−
ト電極２１が順次形成されている。前記誘電体１７全面
にはＢＰＳＧ膜２２が形成され、前記ドレイン領域１４
に対応するＢＰＳＧ膜２２及び誘電体１７が選択的に除
去して開口部が形成され、その開口部に前記ドレイン領
域１４と接続するビット線２３が形成されている。Furthermore, as a third means, Ramtron has proposed a DRAM memory cell using a ferroelectric film that uses a material with a higher dielectric constant than a silicon oxide film (Japanese Patent Publication No. 2-304796). ). FIG. 12 shows a cross-sectional view of the memory cell shown in this publication. 1 in the diagram
1 is a p-type semiconductor substrate. A field oxide film 12 is formed on the surface of this substrate 11, and the device region surrounded by this field oxide film 12 has a source (S) and a drain (S) and drain (S) and drain (S) and n-type diffusion regions, respectively. D) Area 13,1
4 is formed. A control gate (G) 15 connected to the word line is formed in the element region via a gate oxide film 16. A dielectric 17 is formed on the entire surface of the substrate including the field oxide film 12, and the dielectric 17 corresponding to the source region is selectively opened. On the source region 13, a lower electrode 18, a ferroelectric material 19, an upper electrode 20, and a plate are arranged in direct contact with the source region 13.
The electrodes 21 are sequentially formed. A BPSG film 22 is formed on the entire surface of the dielectric 17, and a BPSG film 22 is formed on the entire surface of the dielectric 17.
The corresponding BPSG film 22 and dielectric 17 are selectively removed to form an opening, and a bit line 23 connected to the drain region 14 is formed in the opening.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、図１２
のメモリセルは、下記に述べる問題点を有する。（１） ソ−ス領域１３のコンタクトホ−ルに強誘電体
を形成する時に、ソ−ス・ドレイン領域のコンタクトを
同時形成した時は、ドレイン領域のコンタクト部分にも
強誘電体が形成されてしまい、この部分のエッチング用
のマスク及びそれの伴う工程が必要となる。また、ソ−
ス・ドレイン領域のコンタクト形成を別々にすると、ド
レイン領域のコンタクト部分にも強誘電体が形成されな
いですむが、この場合もマスク増及びそれの伴う工程の
増加は避けられない。[Problem to be solved by the invention] However, FIG.
This memory cell has the following problems. (1) When forming a ferroelectric material in the contact hole of the source region 13, if contacts for the source and drain regions are formed at the same time, the ferroelectric material is also formed in the contact portion of the drain region. As a result, a mask for etching this portion and an accompanying process are required. Also, so
If contacts are formed separately for the source and drain regions, it is possible to avoid forming ferroelectric material also in the contact portions of the drain regions, but in this case as well, an increase in masks and an accompanying increase in the number of steps are unavoidable.
【００１０】（２） メモリキャパシタの容量を決める
主な要因は、ソ−スコンタクトサイズ即ち下部電極１８
の面積である。この下部電極１８の面積は、コンタクト
サイズとソ−ス領域１３のマスク合わせと、コンタクト
とワ−ド線１６のマスク合わせ精度により決まり、微細
化に不向きである。しかるに、上記（１） ，（２）
はプロセスの工程増加及び使用マスクの増加につながり
、マスクの合わせ精度の高精度化が要求される。(2) The main factor that determines the capacitance of a memory capacitor is the source contact size, that is, the lower electrode 18.
is the area of The area of the lower electrode 18 is determined by the contact size, the mask alignment of the source region 13, and the precision of mask alignment between the contact and the word line 16, and is not suitable for miniaturization. However, (1) and (2) above
This leads to an increase in process steps and an increase in the number of masks used, and higher precision mask alignment is required.
【００１１】（３） キャパシタの一構成である下部電
極１８がトランジスタのソ−ス領域１３に全面接触する
構成になっているため、ソ−ス領域１３の面積がある程
度大きくなるのを回避できず、ソ−ス領域１３の接合容
量が大きくなる。従って、セルトランジスタの能力に悪
影響を及ぼす。(3) Since the lower electrode 18, which is one component of the capacitor, is configured to be in full contact with the source region 13 of the transistor, it is unavoidable that the area of the source region 13 increases to some extent. , the junction capacitance of the source region 13 increases. Therefore, the performance of the cell transistor is adversely affected.
【００１２】（４） １層目が下部電極１８，２層目が
上部電極２０，３層目がビット線２３の３層の配線技術
が必要となり、構造が複雑になる。従って、高度な配線
技術と層間絶縁膜技術が必要となり、プロセスレベルに
依存する。(4) A three-layer wiring technique is required, with the first layer being the lower electrode 18, the second layer being the upper electrode 20, and the third layer being the bit line 23, making the structure complicated. Therefore, advanced wiring technology and interlayer insulation film technology are required and depend on the process level.
【００１３】本発明は上記事情を鑑みてなされたもので
、従来に比べ、複雑かつ高度なプロセス技術を使用する
ことなく、現状のプロセス技術でメモリセル間のバラツ
キを低減しえ、高精度なトランジスタ，素子の高集積化
が可能な強誘電体メモリを提供することを目的とする。The present invention has been made in view of the above-mentioned circumstances, and it is possible to reduce variations between memory cells and achieve high precision using the current process technology without using complicated and advanced process technology. The purpose of this invention is to provide a ferroelectric memory that allows for highly integrated transistors and elements.
【００１４】[0014]
【課題を解決するための手段】本発明は、１つのトラン
ジスタと１つのキャパシタで構成されかつ強誘電体を用
いたメモリセルを、複数個有した強誘電体メモリにおい
て、半導体基板の素子領域に形成されたソ−ス・ドレイ
ン領域と、前記ソ−ス・ドレイン領域間の素子領域上に
ゲ−ト酸化膜を介して形成された制御ゲ−トと、一部が
前記ソ−ス領域に接続する下部電極と、前記下部電極と
交差するように形成された上部電極と、前記下部電極と
上部電極の交差部分に形成された強誘電体膜と、前記ド
レイン領域に接続するビット線と、前記制御ゲ−トに接
続するワ−ド線とを具備し、前記上部電極とビット線と
が同時に形成される構成になっていることを特徴とする
強誘電体メモリである。[Means for Solving the Problems] The present invention provides a ferroelectric memory having a plurality of memory cells each made of one transistor and one capacitor and each using a ferroelectric material. The formed source/drain regions, a control gate formed on the element region between the source/drain regions via a gate oxide film, and a portion of the control gate formed in the source region. a lower electrode to be connected, an upper electrode formed to intersect with the lower electrode, a ferroelectric film formed at the intersection of the lower electrode and the upper electrode, and a bit line connected to the drain region; and a word line connected to the control gate, and the upper electrode and the bit line are formed at the same time.
【００１５】[0015]
【作用】本発明によれば、以下に列挙する効果を有する
。（１） マスク合わせずれに対するキャパシタの容量変
化を極力押さえる効果があり、容量のバラツキを低減で
きる。（２） ３層配線技術等高度な技術を使用しなくてすむ
。（３） 従来のように高精度のマスク合わせ技術を要し
ない。（４） キャパシタの容量は上部，下部電極の加工精度
により決まる。（５） キャパシタの微細化は上部，下部電極の加工精
度により決まる。[Action] According to the present invention, the following effects are achieved. (1) This has the effect of suppressing changes in capacitance of the capacitor due to mask misalignment as much as possible, and can reduce variations in capacitance. (2) There is no need to use advanced technology such as three-layer wiring technology. (3) High precision mask alignment technology is not required as in the past. (4) The capacitance of a capacitor is determined by the processing accuracy of the upper and lower electrodes. (5) Capacitor miniaturization is determined by the processing accuracy of the upper and lower electrodes.
【００１６】[0016]
【実施例】以下、本発明の一実施例について図１〜図４
を参照して説明する。但し、図１は強誘電体メモリを構
成するメモリセルの平面図、図２は図１のＸ−Ｘ線に沿
う断面図、図３は図１のＹ−Ｙ線に沿う断面図、図４は
図１のＺ−Ｚ線に沿う断面図である。[Example] An example of the present invention will be described below with reference to FIGS. 1 to 4.
Explain with reference to. However, FIG. 1 is a plan view of a memory cell constituting a ferroelectric memory, FIG. 2 is a cross-sectional view taken along line XX in FIG. 1, FIG. 3 is a cross-sectional view taken along line Y-Y in FIG. 1, and FIG. 2 is a sectional view taken along the Z-Z line in FIG. 1. FIG.
【００１７】図中の３１は、ｐ型のＳｉ基板である。こ
の基板３１の表面にはフィ−ルド酸化膜３２が形成され
ており、このフィ−ルド酸化膜３２で囲まれた素子領域
にソ−ス領域３３，ドレイン領域３４が形成されている
。ここで、ソ−ス領域３３，ドレイン領域３４を総称し
てＳＤＧ領域（以下、同様）と呼ぶ。前記ソ−ス・ドレ
イン領域間の素子領域上には、制御ゲ−ト３５がゲ−ト
酸化膜３６を介して形成されている。前記フィ−ルド酸
化膜３２を含む基板全面に層間絶縁膜３７形成され、前
記ソ−ス・ドレイン領域に対応する前記層間絶縁膜３７
にコンタクトホ−ル３８ａ，３８ｂが夫々形成されてい
る。一方のコンタクトホ−ル３８ａには、白金からなる
キャパシタ下部電極３９がその一部がソ−ス領域３３に
接続するように設けられている。ここで、前記下部電極３９は１層目の金属配線に相当す
る。他方のコンタクトホ−ル３８ｂには、ビット線４０
が前記ドレイン領域３４に接続するように設けられてい
る。前記下部電極３９の一部（後記上部電極との交差部
分）上には誘電体膜４１が形成されている。また、前記
層間絶縁膜３７及び強誘電体膜４１上には、キャパシタ
上部電極４２が前記下部電極３９と交差するように形成
されている。ここで、上部電極４２は２層目の金属配線
に相当し、前記ビット線４０と同時に形成される。なお
、上記ソ−ス領域３３，ドレイン領域３４及び制御ゲ−
ト３５により電界効果トランジスタが構成され、上記下
部電極３９，誘電体膜４１及び上部電極４２によりキャ
パシタが構成されている。31 in the figure is a p-type Si substrate. A field oxide film 32 is formed on the surface of this substrate 31, and a source region 33 and a drain region 34 are formed in the device region surrounded by this field oxide film 32. Here, the source region 33 and drain region 34 are collectively referred to as an SDG region (hereinafter the same). A control gate 35 is formed on the element region between the source and drain regions with a gate oxide film 36 interposed therebetween. An interlayer insulating film 37 is formed on the entire surface of the substrate including the field oxide film 32, and the interlayer insulating film 37 corresponds to the source/drain region.
Contact holes 38a and 38b are formed in each of them. A capacitor lower electrode 39 made of platinum is provided in one contact hole 38a so that a portion thereof is connected to the source region 33. Here, the lower electrode 39 corresponds to the first layer of metal wiring. The bit line 40 is connected to the other contact hole 38b.
is provided so as to be connected to the drain region 34. A dielectric film 41 is formed on a part of the lower electrode 39 (the intersection with the upper electrode described later). Further, a capacitor upper electrode 42 is formed on the interlayer insulating film 37 and the ferroelectric film 41 so as to intersect with the lower electrode 39 . Here, the upper electrode 42 corresponds to a second layer of metal wiring, and is formed at the same time as the bit line 40. Note that the source region 33, drain region 34 and control gate
The gate 35 constitutes a field effect transistor, and the lower electrode 39, dielectric film 41, and upper electrode 42 constitute a capacitor.
【００１８】こうしたメモリセルによれば、上部電極４
２と下部電極３９を互いに交差するように形成し、これ
らの交差部分に強誘電体膜４１を形成するとともに、下
部電極３９を１層目の金属配線として，かつ上部電極４
２とビット線４０を２層目の金属配線として形成した構
成にすることにより、以下に列挙する効果を有する。（１） マスク合わせずれに対するキャパシタの容量変
化を極力押さえる効果があり、容量のバラツキを低減で
きる。（２） 従来のような高度な３層配線技術を使用するこ
となく、２層配線技術ですむ。（３） 従来のように高精度のマスク合わせ技術を要し
ない。（４） キャパシタの容量，微細化を上部電極４２，下
部電極３９の加工精度により決目ることができる。According to such a memory cell, the upper electrode 4
2 and a lower electrode 39 are formed so as to intersect with each other, and a ferroelectric film 41 is formed at the intersection of these.
By forming the bit line 2 and the bit line 40 as a second layer of metal wiring, the following effects can be obtained. (1) This has the effect of suppressing changes in capacitance of the capacitor due to mask misalignment as much as possible, and can reduce variations in capacitance. (2) Two-layer wiring technology is sufficient, without using the conventional advanced three-layer wiring technology. (3) High precision mask alignment technology is not required as in the past. (4) The capacitance and miniaturization of the capacitor can be determined by the processing accuracy of the upper electrode 42 and the lower electrode 39.
【００１９】図５，図６及び図７は、図１のメモリセル
を用いたセルアレイの一例を示す。ここで、図５はメモ
リセルの平面図、図６は図５のＸ−Ｘ線に沿う断面図、
図７は図６のＹ−Ｙ線に沿う断面図である。但し、図１
〜図４と同部材は同符号を付して説明を省略する。図中
の５１ａ，５１ｂは下部電極、５２はコンタクトホ−ル
、５３はＳＤＧ領域を示す。前記下部電極５１ａ，５１
ｂは、セルアレイの端で独立又は共通になっている。こ
の例においても、配線については、同時形成のビット線
とキャパシタ電極とセルプレ−トの２層配線である。な
お、上記セルアレイにおいては、トランジスタの制御ゲ
−ト３５はセルアレイ中で長くつながっている。また、
ビット線の１つのコンタクトには２つのセルのドレイン
領域がつながっている。図８は、図１のメモリセルを用
いたセルアレイの他の例で、ビット線２本に１本のセル
プレ−トの場合であり、下部電極５１ａ，５１ｂはセル
アレイの端で独立または共通になっている。この例にお
いても、配線については、同時形成のビット線とキャパ
シタ電極とセルプレ−トの２層配線である。FIGS. 5, 6 and 7 show an example of a cell array using the memory cells of FIG. 1. Here, FIG. 5 is a plan view of the memory cell, FIG. 6 is a cross-sectional view taken along the line XX in FIG.
FIG. 7 is a sectional view taken along line YY in FIG. 6. However, Figure 1
~The same members as those in FIG. 4 are given the same reference numerals, and the description thereof will be omitted. In the figure, 51a and 51b are lower electrodes, 52 is a contact hole, and 53 is an SDG region. The lower electrodes 51a, 51
b are independent or common at the ends of the cell array. In this example as well, the wiring is a two-layer wiring consisting of a bit line, a capacitor electrode, and a cell plate formed at the same time. In the cell array described above, the control gates 35 of the transistors are long and connected in the cell array. Also,
The drain regions of two cells are connected to one contact of the bit line. FIG. 8 shows another example of a cell array using the memory cells of FIG. 1, in which there is one cell plate for two bit lines, and lower electrodes 51a and 51b are independent or common at the ends of the cell array. ing. In this example as well, the wiring is a two-layer wiring consisting of a bit line, a capacitor electrode, and a cell plate formed at the same time.
【００２０】図９及び図１０はメモリの配線方法の一例
を示す。但し、図９はメモリの概略平面図、図１０は図
９のパッド部の断面図を示す。図中の９１は外部と信号
をやりとりするパッドで下部電極と同時に形成され、９
２は周辺の配線である。こうした構成にすることにより
、周辺回路配線は層間絶縁膜で覆われ、改めて配線を覆
う必要がない。FIGS. 9 and 10 show an example of a memory wiring method. However, FIG. 9 is a schematic plan view of the memory, and FIG. 10 is a cross-sectional view of the pad portion of FIG. 91 in the figure is a pad for exchanging signals with the outside, and is formed at the same time as the lower electrode.
2 is peripheral wiring. With this configuration, the peripheral circuit wiring is covered with an interlayer insulating film, and there is no need to cover the wiring again.
【００２１】[0021]
【発明の効果】以上詳述した如く本発明によれば、従来
に比べ、複雑かつ高度なプロセス技術を使用することな
く、現状のプロセス技術でメモリセル間のバラツキを低
減しえ、高精度なトランジスタが得られ、素子の高集積
化が可能な強誘電体メモリを提供できる。Effects of the Invention As detailed above, according to the present invention, it is possible to reduce variations between memory cells using the current process technology without using complicated and advanced process technology, and to achieve high precision. A transistor can be obtained, and a ferroelectric memory that allows highly integrated elements can be provided.
【図１】本発明の一実施例に係る強誘電体メモリを構成
するメモリセルの平面図。FIG. 1 is a plan view of a memory cell constituting a ferroelectric memory according to an embodiment of the present invention.
【図２】図１のＸ−Ｘ線に沿う断面図。FIG. 2 is a sectional view taken along line XX in FIG. 1.
【図３】図１のＹ−Ｙ線に沿う断面図。FIG. 3 is a sectional view taken along line Y-Y in FIG. 1;
【図４】図１のＺ−Ｚ線に沿う断面図。FIG. 4 is a sectional view taken along the Z-Z line in FIG. 1.
【図５】図１のメモリセルを用いたセルアレイの平面図
。FIG. 5 is a plan view of a cell array using the memory cells of FIG. 1;
【図６】図６のＸ−Ｘ線に沿う断面図。FIG. 6 is a sectional view taken along line XX in FIG. 6;
【図７】図１のＹ−Ｙ線に沿う断面図。FIG. 7 is a sectional view taken along the Y-Y line in FIG. 1.
【図８】図１のメモリセルを用いた他のセルアレイの平
面図。8 is a plan view of another cell array using the memory cells of FIG. 1. FIG.
【図９】メモリの配線方法の一例の説明図。FIG. 9 is an explanatory diagram of an example of a memory wiring method.
【図１０】図９のパッド部の断面図。10 is a cross-sectional view of the pad section in FIG. 9. FIG.
【図１１】１トランジスタ・１キャパシタで構成された
ＤＲＡＭセルの構成を示す図。FIG. 11 is a diagram showing the configuration of a DRAM cell configured with one transistor and one capacitor.
【図１２】従来のメモリセルの断面図。FIG. 12 is a cross-sectional view of a conventional memory cell.
３１…ｐ型のＳｉ基板、３２…フィ−ルド酸化膜、３３
…ソ−ス領域、３４…ドレイン領域、３６…制御ゲ−ト
、３７…層間絶縁膜、３８ａ，３８ｂ…コンタクトホ−
ル、３９…ビット線、４０…下部電極、４２…強誘電体
膜、４３…上部電極。31...p-type Si substrate, 32...field oxide film, 33
...source region, 34...drain region, 36...control gate, 37...interlayer insulating film, 38a, 38b...contact holes
39... Bit line, 40... Lower electrode, 42... Ferroelectric film, 43... Upper electrode.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113171AJPH04340765A (en) | 1991-05-17 | 1991-05-17 | ferroelectric memory |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113171AJPH04340765A (en) | 1991-05-17 | 1991-05-17 | ferroelectric memory |
| Publication Number | Publication Date |
|---|---|
| JPH04340765Atrue JPH04340765A (en) | 1992-11-27 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113171AWithdrawnJPH04340765A (en) | 1991-05-17 | 1991-05-17 | ferroelectric memory |
| Country | Link |
|---|---|
| JP (1) | JPH04340765A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088407A (en)* | 1994-06-21 | 1996-01-12 | Nec Corp | Ferroelectric capacitance, its manufacture and memory cell |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088407A (en)* | 1994-06-21 | 1996-01-12 | Nec Corp | Ferroelectric capacitance, its manufacture and memory cell |
| Publication | Publication Date | Title |
|---|---|---|
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| US5364811A (en) | Method of manufacturing a semiconductor memory device with multiple device forming regions | |
| JP2929430B2 (en) | DRAM without capacitor and method of manufacturing the same | |
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| US5285092A (en) | Semiconductor memory device having a stacked type capacitor and manufacturing method therefor | |
| JPH08250673A (en) | Semiconductor device | |
| US5289422A (en) | Semiconductor device having dummy wiring pattern therein and manufacturing method thereof | |
| US4733374A (en) | Dynamic semiconductor memory device | |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed | Free format text:JAPANESE INTERMEDIATE CODE: A300 Effective date:19990518 |