【０００１】0001
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＬＳＩチップの内部回路への電源ノイズを低減
する機能を備えた半導体集積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having a function of reducing power supply noise to internal circuits of an LSI chip.
【０００２】0002
【従来の技術】近年、コンピュータの性能はますます高
速度のものが要求されて来ており、そのため、電子回路
は高速度，高集積度のＬＳＩチップ、及びＬＳＩチップ
を高密度に実装したフラットパッケージ型の半導体集積
回路装置が実現するに至っている。[Prior Art] In recent years, the performance of computers has been required to be increasingly faster. Therefore, electronic circuits are being manufactured using high-speed, high-integration LSI chips, and flat-panel chips that are densely packed with LSI chips. Packaged semiconductor integrated circuit devices have now been realized.
【０００３】ＬＳＩチップは高速論理回路構成となって
いるため、これら回路の動作時にＬＳＩチップの供給電
源系にノイズが誘発され、内部回路に誤動作が発生しや
すい。この電源ノイズを吸収，低減し、誤動作を防止す
る方法として、ＬＳＩチップが搭載されているセラミッ
ク基板上のＬＳＩチップ近傍にコンデンサを搭載して実
現していた。従来のこの種の半導体集積回路装置の一例
を図５及び図６に示す。[0003] Since the LSI chip has a high-speed logic circuit configuration, noise is induced in the power supply system of the LSI chip when these circuits operate, and malfunctions are likely to occur in the internal circuits. In order to absorb and reduce this power supply noise and prevent malfunctions, a capacitor was mounted near the LSI chip on the ceramic substrate on which the LSI chip was mounted. An example of a conventional semiconductor integrated circuit device of this type is shown in FIGS. 5 and 6.
【０００４】セラミック基板３は、周辺に設けられリー
ド４を介して外部回路と接続するための複数の電極３１
と、ＬＳＩ搭載部３６と、このＬＳＩ搭載部３６に設け
られＬＳＩチップの各電極とそれぞれ対応して接続する
ための複数のパッド３３と、これらパッド３３と対応す
る電極３１とを接続する配線３４及びスルーホール３５
と、配線３４のうちの特定の配線、例えば電源配線及び
接地配線とスルーホール３５を介して接続するパッド３
２とを備えた構造となっている。The ceramic substrate 3 has a plurality of electrodes 31 provided around the periphery for connection to an external circuit via leads 4.
, an LSI mounting section 36, a plurality of pads 33 provided on the LSI mounting section 36 for connecting to each electrode of the LSI chip, and wiring 34 connecting these pads 33 and the corresponding electrodes 31. and through hole 35
and a pad 3 that connects to a specific wiring of the wiring 34, for example, a power supply wiring and a ground wiring, via a through hole 35.
It has a structure with 2.
【０００５】このセラミック基板３のＬＳＩ搭載部３６
にＬＳＩチップ１ｄを搭載固着し、ＬＳＩチップ１ｄの
各パッド１５とＬＳＩ搭載部３６に設けられた各パッド
３３とをボンディング線６によりそれぞれ対応して接続
し、ＬＳＩ搭載部３６にキャップ７を被せ封止する。[0005] LSI mounting portion 36 of this ceramic substrate 3
The LSI chip 1d is mounted and fixed on the LSI chip 1d, each pad 15 of the LSI chip 1d and each pad 33 provided on the LSI mounting part 36 are connected to each other by bonding wires 6, and the LSI mounting part 36 is covered with a cap 7. Seal.
【０００６】また電源配線及び接地配線と接続するパッ
ド３２には、チップコンデンサ５ａ，５ｂを接続する。このチップコンデンサ５ａ，５ｂにより、ＬＳＩチップ
１ｄの内部回路に誘発される電源ノイズを吸収，低減し
、内部回路の誤動作を防止する構成となっていた。Furthermore, chip capacitors 5a and 5b are connected to the pads 32 connected to the power supply wiring and the ground wiring. The chip capacitors 5a and 5b absorb and reduce power supply noise induced in the internal circuits of the LSI chip 1d, thereby preventing malfunctions of the internal circuits.
【０００７】[0007]
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、電源ノイズを吸収，低減し内部回路の誤
動作を防止するためのチップコンデンサ５ａ，５ｂを、
セラミック基板３上に搭載した構造となっているので、
ＬＳＩチップ１ｄ内の電源配線及び接地配線とチップコ
ンデンサ５ａ，５ｂの距離が長くなるために電源ノイズ
の吸収，低減効果が充分得られないという問題点があっ
た。また、セラミック基板３のサイズがチップコンデン
サ５ａ，５ｂを搭載する分だけ大きくなるという欠点が
あった。[Problems to be Solved by the Invention] In this conventional semiconductor integrated circuit device, chip capacitors 5a and 5b are used to absorb and reduce power supply noise and prevent malfunction of internal circuits.
Since it has a structure mounted on a ceramic substrate 3,
There is a problem in that the distance between the power supply wiring and ground wiring in the LSI chip 1d and the chip capacitors 5a and 5b becomes long, so that a sufficient effect of absorbing and reducing power supply noise cannot be obtained. Another disadvantage is that the size of the ceramic substrate 3 becomes larger due to the mounting of the chip capacitors 5a and 5b.
【０００８】本発明の目的は、電源ノイズの吸収，低減
効果が十分得られて誤動作の発生を確実に防止し、しか
もセラミック基板のサイズを小さくすることができる半
導体集積回路装置を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit device that can sufficiently absorb and reduce power supply noise, reliably prevent malfunctions, and further reduce the size of the ceramic substrate. be.
【０００９】[0009]
【課題を解決するための手段】第１の発明の半導体集積
回路装置は、内部回路が形成されたＬＳＩ基板、このＬ
ＳＩ基板上に形成され前記内部回路へ外部からの電源を
供給するための電源配線及びこの電源配線と接続する電
源用のパッド、並びに前記ＬＳＩ基板上に形成され前記
内部回路へ接地電位を供給するための接地配線及びこの
接地配線と接続する接地用のパッドを備えたＬＳＩチッ
プと、このＬＳＩチップ上に設けられ第１及び第２の電
極を前記電源配線及び接地配線とそれぞれ対応して接続
するチップコンデンサとを有している。[Means for Solving the Problems] A semiconductor integrated circuit device according to a first aspect of the invention includes an LSI substrate on which an internal circuit is formed;
A power supply wiring formed on the SI substrate for supplying power from the outside to the internal circuit, a power supply pad connected to this power supply wiring, and a power supply pad formed on the LSI substrate for supplying a ground potential to the internal circuit. an LSI chip equipped with a ground wiring for the purpose of the invention and a ground pad connected to the ground wiring, and first and second electrodes provided on the LSI chip connected to the power supply wiring and the ground wiring in correspondence with each other; It has a chip capacitor.
【００１０】第２の発明の半導体集積回路装置は、内部
回路が形成されたＬＳＩ基板、このＬＳＩ基板上に形成
され前記内部回路へ外部からの電源を供給するための電
源配線及びこの電源配線と接続する電源用のパッド、前
記ＬＳＩ基板上に形成され前記内部回路へ接地電位を供
給するための接地配線及びこの接地配線と接続する接地
用のパッド、並びに前記ＬＳＩ基板上に形成され前記電
源配線及び接地配線とそれぞれ対応して接続する第１及
び第２のコンデンサ接続用のパッドを備えたＬＳＩチッ
プと、このＬＳＩチップ上に設けられ第１及び第２の電
極を前記第１及び第２のコンデンサ接続用のパッドとそ
れぞれ対応して接続するチップコンデンサとを有してい
る。A semiconductor integrated circuit device according to a second aspect of the invention includes an LSI substrate on which an internal circuit is formed, a power supply wiring formed on the LSI substrate for supplying power from the outside to the internal circuit, and the power supply wiring. A power supply pad to be connected, a ground wire formed on the LSI substrate for supplying a ground potential to the internal circuit, a ground pad connected to this ground wire, and a power supply wire formed on the LSI substrate. an LSI chip equipped with first and second capacitor connection pads which are respectively connected to the first and second capacitors and the ground wiring; It has pads for connecting capacitors and chip capacitors to be connected in correspondence with each other.
【００１１】[0011]
【実施例】次に本発明の実施例について図面を参照して
説明する。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.
【００１２】図１（ａ），（ｂ）はそれぞれ第１の発明
の第１の実施例の、チップコンデンサを搭載したＬＳＩ
チップの平面図及び断面図である。FIGS. 1(a) and 1(b) each show an LSI equipped with a chip capacitor according to a first embodiment of the first invention.
FIG. 3 is a plan view and a cross-sectional view of the chip.
【００１３】この実施例は、内部回路が形成されたＬＳ
Ｉ基板１１、このＬＳＩ基板１１上に形成され前記内部
回路へ電源を供給するための電源配線１２及びこの電源
配線１２と接続する電源用のパッド１５ａ、並びにＬＳ
Ｉ基板１１上に形成され前記内部回路へ接地電位を供給
するための接地配線１３及びこの接地配線１３と接続す
る接地用のパッド１５ｂを備えたＬＳＩチップ１上に、
第１及び第２の電極を直接電源配線１２及び接地配線１
３とそれぞれ対応して接続するチップコンデンサ２を設
けた構造となっている。[0013] In this embodiment, an LS in which an internal circuit is formed
I board 11, power supply wiring 12 formed on this LSI board 11 for supplying power to the internal circuit, power supply pad 15a connected to this power supply wiring 12, and LS
On the LSI chip 1, which is formed on the I substrate 11 and includes a ground wiring 13 for supplying a ground potential to the internal circuit, and a grounding pad 15b connected to the ground wiring 13,
The first and second electrodes are connected directly to the power supply wiring 12 and the ground wiring 1.
It has a structure in which chip capacitors 2 are connected correspondingly to the capacitors 3 and 3.
【００１４】なお、ＬＳＩチップ１には、上述のほか、
信号線用のパッド１５が含まれており、電源配線１２及
び接地配線１３上のチップコデンサ２の各電極を接続す
る部分、パッド１５，１５ａ，１５ｂの部分が露出する
ように、上面を覆ってポリイミド等によるカバー膜１４
が形成されている。[0014] In addition to the above, the LSI chip 1 includes:
A pad 15 for a signal line is included, and the upper surface is covered with polyimide so that the portion connecting each electrode of the chip capacitor 2 on the power wiring 12 and ground wiring 13, and the pad 15, 15a, 15b, are exposed. Cover film 14 by etc.
is formed.
【００１５】このチップコンデンサ２を搭載したＬＳＩ
チップ１は、図５，図６に示された従来の半導体集積回
路装置と同様の方法でセラミック基板に搭載される。[0015] LSI equipped with this chip capacitor 2
The chip 1 is mounted on a ceramic substrate in the same manner as the conventional semiconductor integrated circuit device shown in FIGS. 5 and 6.
【００１６】この際、電源ノイズを吸収，低減するため
のコンデンサは、本発明においては、チップコンデンサ
２としてＬＳＩチップ１上に搭載されているので、従来
例のようにセラミック基板上に設ける必要がなく、セラ
ミック基板の面積を小さくすることができる。また、チ
ップコンデンサ２がＬＳＩチップ１の内部回路に最も近
接して設けられるので、電源ノイズの吸収，低減効果を
最大にすることができ、内部回路の誤動作を確実に防止
することができる。At this time, in the present invention, the capacitor for absorbing and reducing power supply noise is mounted on the LSI chip 1 as the chip capacitor 2, so it is not necessary to provide it on the ceramic substrate as in the conventional example. Therefore, the area of the ceramic substrate can be reduced. Furthermore, since the chip capacitor 2 is provided closest to the internal circuit of the LSI chip 1, the effect of absorbing and reducing power supply noise can be maximized, and malfunctions of the internal circuit can be reliably prevented.
【００１７】図２（ａ），（ｂ）はそれぞれ第１の発明
の第２の実施例の、チップコンデンサを搭載したＬＳＩ
チップの平面図及び断面図である。FIGS. 2(a) and 2(b) each show an LSI equipped with a chip capacitor according to a second embodiment of the first invention.
FIG. 3 is a plan view and a cross-sectional view of the chip.
【００１８】この実施例のＬＳＩチップ１ａには、電源
配線１２ａ，１２ｂ及び接地配線１３ａ，１３ｂが２つ
の層に形成されており、これら各層の電源配線−接地配
線（１２ａ−１３ａ），（１２ｂ−１３ｂ）間にチップ
コンデンサ２ａ，２ｂがそれぞれ対応して接続されてい
る。In the LSI chip 1a of this embodiment, power wiring 12a, 12b and ground wiring 13a, 13b are formed in two layers, and the power wiring-ground wiring (12a-13a), (12b) of each layer is formed in two layers. -13b), chip capacitors 2a and 2b are connected in correspondence with each other.
【００１９】この実施例も第１の実施例と同様の効果が
ある。This embodiment also has the same effects as the first embodiment.
【００２０】図３は第２の発明の第１の実施例の、チッ
プコンデンサを搭載したＬＳＩチップの斜視図である。FIG. 3 is a perspective view of an LSI chip equipped with a chip capacitor according to the first embodiment of the second invention.
【００２１】この実施例は、内部回路が形成されたＬＳ
Ｉ基板１１ｂ、このＬＳＩ基板１１ｂ上に形成され前記
内部回路へ外部からの電源を供給するための電源配線１
２ｃ及びこの電源配線１２ｃと接続する電源用のパッド
１５ｅ、ＬＳＩ基板１１ｂ上に形成され前記内部回路へ
接地電位を供給するための接地配線１３ｃ及びこの接地
配線１３ｃと接続する接地用のパッド１５ｆ、並びにＬ
ＳＩ基板１１ｂ上に形成され電源配線１２ｃ接地配線１
３ｃとそれぞれ対応して接続する第１及び第２のコンデ
ンサ接続用のパッド１５ｇ，１５ｈを備えたＬＳＩチッ
プ１ｂ上に、第１及び第２の電極を第１及び第２のコン
デンサ接続用のパッド１５ｇ，１５ｈとそれぞれ対応し
て接続するチップコンデンサ２ｃを設けた構造となって
いる。なお、カバー膜は省略してある。[0021] In this embodiment, an LS in which an internal circuit is formed
I board 11b, power supply wiring 1 formed on this LSI board 11b for supplying external power to the internal circuits;
2c, a power supply pad 15e connected to this power supply wiring 12c, a grounding wiring 13c formed on the LSI substrate 11b for supplying a ground potential to the internal circuit, and a grounding pad 15f connected to this grounding wiring 13c; and L
A power supply wiring 12c and a ground wiring 1 formed on the SI substrate 11b.
3c, the first and second electrodes are connected to the first and second capacitor connection pads 15g and 15h, respectively, on the LSI chip 1b. It has a structure in which chip capacitors 2c are provided correspondingly and connected to 15g and 15h, respectively. Note that the cover film is omitted.
【００２２】この実施例においては、第１の発明と同様
の効果があるほか、チップコンデンサ２ｃの搭載位置を
任意に選定できるという利点がある。This embodiment has the same effect as the first invention, and also has the advantage that the mounting position of the chip capacitor 2c can be arbitrarily selected.
【００２３】図４は第２の発明の第２の実施例の、チッ
プコンデンサを搭載したＬＳＩチップの斜視図である。FIG. 4 is a perspective view of an LSI chip equipped with a chip capacitor according to a second embodiment of the second invention.
【００２４】この実施例のＬＳＩチップ１ｃには、外部
からの電源が３系統に分割されて供給されており、これ
ら３系統の各電源配線−接地配線間にそれぞれ対応して
チップコンデンサ２ｄ，２ｅ，２ｆを設けたものである
。The LSI chip 1c of this embodiment is supplied with external power divided into three systems, and chip capacitors 2d and 2e are connected between the power supply wiring and the ground wiring of these three systems, respectively. , 2f are provided.
【００２５】この実施例においても図３に示された実施
例と同様の効果及び利点がある。This embodiment also has the same effects and advantages as the embodiment shown in FIG.
【００２６】[0026]
【発明の効果】以上説明したように本発明は、ＬＳＩチ
ップ上の電源配線及び接地配線間に、直接またはパッド
を介してチップコンデンサを接続する構造とすることに
より、このＬＳＩチップを搭載するセラミック基板に電
源ノイズを吸収，低減するためのコンデンサを設ける必
要がないのでセラミック基板の面積を小さくすることが
でき、しかもこのコンデンサをＬＳＩチップの内部回路
に最も近接して設けられるので、内部回路の誤動作を確
実に防止することができる効果がある。As explained above, the present invention provides a structure in which a chip capacitor is connected directly or via a pad between a power supply wiring and a ground wiring on an LSI chip. Since there is no need to provide a capacitor on the board to absorb and reduce power supply noise, the area of the ceramic board can be reduced, and since this capacitor can be installed closest to the internal circuit of the LSI chip, the internal circuit This has the effect of reliably preventing malfunctions.
【図１】第１の発明の第１の実施例の、チップコンデン
サを搭載したＬＳＩチップの平面図及び断面図である。FIG. 1 is a plan view and a sectional view of an LSI chip equipped with a chip capacitor according to a first embodiment of the first invention.
【図２】第１の発明の第２の実施例の、チップコンデン
サを搭載したＬＳＩチップの平面図及び断面図である。FIG. 2 is a plan view and a sectional view of an LSI chip equipped with a chip capacitor according to a second embodiment of the first invention.
【図３】第２の発明の第１の実施例の、チップコンデン
サを搭載したＬＳＩチップの斜視図である。FIG. 3 is a perspective view of an LSI chip equipped with a chip capacitor according to the first embodiment of the second invention.
【図４】第２の発明の第２の実施例の、チップコンデン
サを搭載したＬＳＩチップの斜視図である。FIG. 4 is a perspective view of an LSI chip equipped with a chip capacitor according to a second embodiment of the second invention.
【図５】従来の半導体集積回路装置の一例を示す平面図
である。FIG. 5 is a plan view showing an example of a conventional semiconductor integrated circuit device.
【図６】図５に示された半導体集積回路装置の断面図で
ある。6 is a cross-sectional view of the semiconductor integrated circuit device shown in FIG. 5. FIG.
１，１ａ〜１ｄ ＬＳＩチップ２，２ａ〜２ｆ チップコンデンサ３ セ
ラミック基板４ リード５ａ，５ｂ チップコンデンサ６ ボンディング線７ キャップ１１，１１ａ〜１１ｃ ＬＳＩ基板１２，１２ａ
〜１２ｅ 電源配線１３，１３ａ〜１３ｄ
接地配線１４，１４ａ カバー膜１５，１５ａ〜１５ｋ，１５ｍ，１５ｎ，１５ｐ
パッド１６ 絶縁膜３１ 電極３２，３３ パッド３４ 配線３５ スルーホール３６ ＬＳＩ搭載部1, 1a to 1d LSI chip 2, 2a to 2f Chip capacitor 3 Ceramic substrate 4 Leads 5a, 5b Chip capacitor 6 Bonding wire 7 Cap 11, 11a to 11c LSI board 12, 12a
~12e Power supply wiring 13, 13a~13d
Ground wiring 14, 14a Cover film 15, 15a to 15k, 15m, 15n, 15p
Pad 16 Insulating film 31 Electrodes 32, 33 Pad 34 Wiring 35 Through hole 36 LSI mounting part
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096017AJPH04326565A (en) | 1991-04-26 | 1991-04-26 | Semiconductor integrated circuit device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096017AJPH04326565A (en) | 1991-04-26 | 1991-04-26 | Semiconductor integrated circuit device |
| Publication Number | Publication Date |
|---|---|
| JPH04326565Atrue JPH04326565A (en) | 1992-11-16 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096017APendingJPH04326565A (en) | 1991-04-26 | 1991-04-26 | Semiconductor integrated circuit device |
| Country | Link |
|---|---|
| JP (1) | JPH04326565A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0716449A3 (en)* | 1994-12-09 | 1998-04-29 | Sun Microsystems, Inc. | Method for direct attachment of an on-chip bypass capacitor in an integrated circuit |
| WO2001024262A1 (en)* | 1999-09-30 | 2001-04-05 | Infineon Technologies Ag | On-chip electric power supply having optimized electromagnetic compatibility |
| GB2395601A (en)* | 2002-11-22 | 2004-05-26 | Via Tech Inc | Noise eliminating system on chip and method of manufacture |
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|---|---|---|---|---|
| EP0716449A3 (en)* | 1994-12-09 | 1998-04-29 | Sun Microsystems, Inc. | Method for direct attachment of an on-chip bypass capacitor in an integrated circuit |
| WO2001024262A1 (en)* | 1999-09-30 | 2001-04-05 | Infineon Technologies Ag | On-chip electric power supply having optimized electromagnetic compatibility |
| US6646475B2 (en) | 1999-09-30 | 2003-11-11 | Infineon Technologies Ag | On-chip power supply with optimized electromagnetic compatibility |
| GB2395601A (en)* | 2002-11-22 | 2004-05-26 | Via Tech Inc | Noise eliminating system on chip and method of manufacture |
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