【０００１】0001
【産業上の利用分野】本発明は集積回路部品に係り、特
に複数の薄板状の受動素子もしくは内部配線を形成した
セラミック多層基板上に直接、薄膜トランジスタ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ 以下ＴＦＴ
という）等の能動素子を形成し、それらを一体化して一
つの機能素子とした集積回路部品とその製造方法に関す
る。[Industrial Application Field] The present invention relates to integrated circuit components, and in particular, thin film transistors (Thin film
in Film Transistor (hereinafter referred to as TFT)
The present invention relates to an integrated circuit component in which active elements such as the above are formed and integrated into a single functional element, and a method for manufacturing the same.
【０００２】0002
【従来の技術】従来の混成集積回路は、例えば薄板状に
形成したコイル、コンデンサ、抵抗等の受動素子を積層
体として一体化し内部配線を施こし、ＲＣネットワーク
、フィルタ、トランス等を構成する積層チップ状のセラ
ミック多層基板に、別工程で製造したトランジスタ等の
能動素子やＩＣを搭載して積層混成集積回路（Ｍｕｌｔ
ｉｌａｙｅｒ Ｈｙｂｒｉｄ Ｃｉｒｃｕｉｔ，ＭＨＣ
）を構成している。[Prior Art] Conventional hybrid integrated circuits are made by integrating passive elements such as coils, capacitors, and resistors formed in thin plate shapes as a laminate and providing internal wiring to form RC networks, filters, transformers, etc. Active elements such as transistors and ICs manufactured in separate processes are mounted on a chip-shaped ceramic multilayer substrate to create a multilayer hybrid integrated circuit (Mult
Ilayer Hybrid Circuit, MHC
).
【０００３】例えば図８に示す如く、薄板状の抵抗５１
、セラミックコンデンサネットワーク５２、内部配線５
３を積層させた積層チップ状のセラミック多層基板上に
スモールアウトライン（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ，
ＳＯ）パッケージを施こしたＩＣ５５を搭載してＭＨＣ
を構成している。なお、５４は端子電極、５６はクロス
オーバーガラスである（例えばＮＩＫＫＥＩ ＭＩＣ
ＲＯ ＤＥＶＩＣＥＳ，１９９０年４月号ｐｐ． １
０４〜１１８参照）。For example, as shown in FIG. 8, a thin plate-like resistor 51
, ceramic capacitor network 52, internal wiring 5
Small Outline (Small Outline,
SO) MHC equipped with packaged IC55
It consists of In addition, 54 is a terminal electrode, and 56 is a crossover glass (for example, NIKKEI MIC
RO DEVICES, April 1990 issue pp. 1
04-118).
【０００４】0004
【発明が解決しようとする課題】ところが従来のＳＯパ
ッケージＩＣはそのパッケージがエポキシ樹脂等で構成
されており、下部に位置する多層基板はセラミック材（
フェライト材をも含む）で構成されるため、その線膨張
係数が１桁程度違うことも稀ではない。このため使用条
件によってはヒートショック性や温度サイクルに対して
装置の特性劣化をおこし易いなど信頼性に問題があった
。However, in the conventional SO package IC, the package is made of epoxy resin, etc., and the multilayer substrate located at the bottom is made of ceramic material (
(including ferrite materials), it is not uncommon for their linear expansion coefficients to differ by about an order of magnitude. For this reason, depending on the conditions of use, there were problems with reliability, such as the device's characteristics being susceptible to deterioration due to heat shock and temperature cycles.
【０００５】さらに複合部品である積層チップ状のセラ
ミック多層基板とＳＯパッケージＩＣはそれぞれ別個の
規格により製造されるため、これらを組合わせてもその
形状は、整形性が悪く、異形状となり、チップマウンタ
ー等の自動実装機等にかかり難いという問題点も有する
。Furthermore, since the ceramic multilayer substrate in the form of a laminated chip and the SO package IC, which are composite parts, are manufactured according to different standards, even when these are combined, the shape is poor and irregular, resulting in a chip Another problem is that it is difficult to use on automatic mounting machines such as mounters.
【０００６】従って、本発明の目的は、前記問題点を解
決するため、整形性が良く、信頼性も高い上に完全に一
体化した受動素子を具備する積層チップ状のセラミック
多層基板と能動素子を具備するＩＣを組合わせた多機能
の積層混成集積回路とその製造方法を提供するものであ
る。Therefore, an object of the present invention is to solve the above-mentioned problems by providing a ceramic multilayer substrate in the form of a laminated chip and an active element, which have good shaping properties, high reliability, and are equipped with completely integrated passive elements. The present invention provides a multifunctional stacked hybrid integrated circuit combining ICs having the following features and a method for manufacturing the same.
【０００７】[0007]
【課題を解決するための手段】本発明は、内部配線と少
くとも１つの薄板状の受動素子を具備する積層チップ状
のセラミック多層基板上に直接、ＴＦＴを形成し、両者
を電気的に接続して一体化し、１つの機能素子とするも
のである。[Means for Solving the Problems] The present invention forms a TFT directly on a ceramic multilayer substrate in the form of a laminated chip, which is provided with internal wiring and at least one passive element in the form of a thin plate, and electrically connects the two. These elements are integrated into one functional element.
【０００８】即ち、セラミック（フェライト材も含む）
で構成された積層チップＲＣ、ＬＣネットワークの如き
薄板状の受動素子や内部配線を具備する積層体を形成し
、これらの積層体の端子電極を形成する前、即ち各チッ
プ毎に切断する前に、例えばガラス層から成る絶縁層で
表面コーティングを行い、この絶縁層上に８００℃以下
の温度でＴＦＴを形成し、ＴＦＴとセラミック多層基板
に形成された受動素子間を電気的に接続した後、積層体
とともに各チップ毎に分割した後、端子電極を形成して
積層集積回路部品を形成するものである。That is, ceramics (including ferrite materials)
Before forming a laminated body including thin plate-like passive elements and internal wiring such as a laminated chip RC or LC network, and forming terminal electrodes of these laminated bodies, that is, before cutting each chip. For example, after coating the surface with an insulating layer made of a glass layer, forming a TFT on this insulating layer at a temperature of 800° C. or less, and electrically connecting the TFT and the passive element formed on the ceramic multilayer substrate, After dividing the laminate together with each chip, terminal electrodes are formed to form a laminate integrated circuit component.
【０００９】[0009]
【作用】セラミックで構成された積層体の上に直接ＴＦ
Ｔを形成するので、Ｌ，Ｃ，Ｒのグループから選ばれた
少くとも１種の受動素子や内部配線を形成したセラミッ
ク多層基板とＴＦＴが完全に一体化し、整形性のよい高
信頼性の積層集積回路部品を得ることができる。[Operation] TF is applied directly onto the ceramic laminate.
Since the TFT is formed, the TFT is completely integrated with the ceramic multilayer substrate on which at least one type of passive element selected from the L, C, and R groups and internal wiring is formed, resulting in a highly reliable multilayer structure with good shaping properties. Integrated circuit components can be obtained.
【００１０】0010
【実施例】本発明の一実施例を図１〜図５によって説明
する。[Embodiment] An embodiment of the present invention will be explained with reference to FIGS. 1 to 5.
【００１１】図１は本発明の集積回路部品の構成説明図
、図２〜図５はその製造工程説明図であり、図３と図４
は一連の工程を示すものである。FIG. 1 is an explanatory diagram of the configuration of an integrated circuit component of the present invention, FIGS. 2 to 5 are diagrams explanatory of the manufacturing process thereof, and FIGS.
indicates a series of steps.
【００１２】図１において図１（ａ）は平面図、図１（
ｂ）は側面図であって、１はＴＦＴ、２はコンタクト、
３はアルミニウム配線部、４はゲート電極配線、５は端
子電極、６はセラミック多層基板、１０は集積回路部品
、２２は絶縁層を示す。In FIG. 1, FIG. 1(a) is a plan view, and FIG.
b) is a side view, 1 is a TFT, 2 is a contact,
3 is an aluminum wiring part, 4 is a gate electrode wiring, 5 is a terminal electrode, 6 is a ceramic multilayer substrate, 10 is an integrated circuit component, and 22 is an insulating layer.
【００１３】本発明は例えば、積層チップ構造のＬＣフ
ィルタ、セラミックからなる積層セラミックチップコン
デンサの如き積層チップ状のセラミック多層基板６上に
絶縁層２２を構成し、この絶縁層２２上に例えばＣ−Ｍ
ＯＳ型トランジスタから成るＴＦＴ１が形成されている
。The present invention comprises, for example, an insulating layer 22 on a ceramic multilayer substrate 6 in the form of a laminated chip, such as an LC filter having a laminated chip structure or a laminated ceramic chip capacitor made of ceramic. M
A TFT1 made of an OS type transistor is formed.
【００１４】ＴＦＴ１とセラミック多層基板６内の受動
素子や配線層との電気的接続は絶縁層２２を除去したパ
ッドや各チップの外側に形成された端子電極５によって
なされる。なお図１において表面保護膜は図示省略して
ある。Electrical connections between the TFT 1 and the passive elements and wiring layers in the ceramic multilayer substrate 6 are made by pads from which the insulating layer 22 has been removed or by terminal electrodes 5 formed on the outside of each chip. Note that in FIG. 1, the surface protective film is not shown.
【００１５】図２〜図５によって本発明の集積回路部品
の製造方法を説明する。A method of manufacturing an integrated circuit component according to the present invention will be explained with reference to FIGS. 2 to 5.
【００１６】図２は複数の薄板状の素子を形成した基板
を示し、図２（ａ）は複数の薄板状の受動素子を形成し
たセラミック基板２０を示し、各チップに切断する前の
状態である。２１は各積層の引出し電極を示し、各積層
からの引出し電極２１間を接続する電極は取り付けられ
ていない。図２（ｂ）は、後述する如く、図２（ａ）の
セラミック多層基板２０上にＴＦＴ１を形成し配線した
ものを示し、ＴＦＴ１を形成後、配線保護膜形成後に、
線４１に沿ってダイシングにより多数のチップ１０に分
割する。FIG. 2 shows a substrate on which a plurality of thin plate-like elements are formed, and FIG. 2(a) shows a ceramic substrate 20 on which a plurality of thin plate-like passive elements are formed, before being cut into chips. be. Reference numeral 21 indicates an extraction electrode of each laminated layer, and no electrode is attached to connect the extracted electrodes 21 from each laminated layer. As will be described later, FIG. 2(b) shows a TFT 1 formed and wired on the ceramic multilayer substrate 20 of FIG. 2(a). After forming the TFT 1 and forming a wiring protective film,
It is divided into a large number of chips 10 by dicing along lines 41.
【００１７】図３、図４は本発明の集積回路部品の一連
の製造工程説明図である。FIGS. 3 and 4 are explanatory diagrams of a series of manufacturing steps for the integrated circuit component of the present invention.
【００１８】まず基板２０の表面に端子電極取出し用の
銀−パラジウム層３０を形成後、コーティングを施こす
。基板２０として例えばセラミック材を用いたコンデン
サの場合には、セラミック基板の表面凹部を埋めて平坦
にするため、１０００Å以上、具体的には１〜１０μｍ
の厚さのガラス層２２を付着する。付着する方法は市販
のＯＣＤの如き液状ガラスを用い、スピンコート法やデ
ィッピング法で塗布後、４５０〜８００℃でベークして
付着したり、常圧ＣＶＤ法もしくは減圧ＣＶＤ法で付着
させる（図３（ａ）参照）。First, a silver-palladium layer 30 for taking out terminal electrodes is formed on the surface of the substrate 20, and then coating is applied. For example, in the case of a capacitor using a ceramic material as the substrate 20, the thickness is 1000 Å or more, specifically 1 to 10 μm, in order to fill in the recesses on the surface of the ceramic substrate and make it flat.
A layer of glass 22 with a thickness of . The method of adhesion is to use a commercially available liquid glass such as OCD, apply by spin coating or dipping, and then bake at 450 to 800°C to adhere, or use normal pressure CVD or low pressure CVD (Figure 3 (see (a)).
【００１９】次にガラス層２２上にＴＦＴを直接形成す
るが、以下の工程は８００℃以下の温度で形成する必要
がある。これはセラミック多層基板２０内の内部電極や
引出し電極２１が主に銀電極であるため、この融点以下
でＴＦＴを形成する必要があるからである。Next, a TFT is formed directly on the glass layer 22, but the following steps must be performed at a temperature of 800° C. or lower. This is because the internal electrodes and extraction electrodes 21 in the ceramic multilayer substrate 20 are mainly silver electrodes, so it is necessary to form the TFT at a temperature below this melting point.
【００２０】ガラス層２２上に６００℃〜８００℃程度
で非単結晶シリコン薄膜を形成し、これにＣ−ＭＯＳ型
トランジスタを形成する場合について説明する。A case will be described in which a non-single crystal silicon thin film is formed on the glass layer 22 at about 600° C. to 800° C., and a C-MOS type transistor is formed thereon.
【００２１】まず減圧ＣＶＤ法を用いてＳｉ２ Ｈ６
（ジシラン）あるいはＳｉＨ４ を４６０〜５６０℃で
処理して、５００Å〜２０００Åのａ−Ｓｉ層を形成後
、拡散炉中で５５０℃〜８００℃で３０分〜９６時間加
熱して結晶性を有するシリコン層２３とする。この時、
低温で処理する場合は長時間加熱し、高温で処理する場
合は短時間加熱すればよい（図３（ｂ）参照）。[0021] First, Si2 H6 was
(disilane) or SiH4 at 460 to 560°C to form an a-Si layer of 500 to 2000 Å, and then heated in a diffusion furnace at 550 to 800°C for 30 minutes to 96 hours to obtain crystalline silicon. Layer 23 is used. At this time,
When processing at a low temperature, heating may be performed for a long time, and when processing at a high temperature, heating may be performed for a short time (see FIG. 3(b)).
【００２２】次に通常のレジストを用いるドライエッチ
ング法でこの結晶性を有するシリコン層２３の一部をエ
ッチングしてアイランド２３−１，２３−２を形成する
（図３（ｃ）参照）。Next, a part of this crystalline silicon layer 23 is etched by a dry etching method using an ordinary resist to form islands 23-1 and 23-2 (see FIG. 3(c)).
【００２３】さらに通常の気相成長法である常圧ＣＶＤ
法、減圧ＣＶＤ法、光ＣＶＤ法、プラズマＣＶＤ法もし
くはＲＦスパッタリング法で５００Å〜２０００Åの厚
さのゲート酸化シリコン膜２４を形成後、ゲートａ−Ｓ
ｉ層２５を１０００Å〜３５００Åの厚さで形成する。成膜法はプラズマＣＶＤ法でも減圧ＣＶＤ法でもよく、
プラズマＣＶＤ法ならば成膜温度は２００℃〜４００℃
程度、減圧ＣＶＤ法ならば成膜温度は５００℃〜６５０
℃程度である（図３（ｄ）参照）。[0023] Furthermore, normal pressure CVD, which is a normal vapor phase growth method,
After forming the gate silicon oxide film 24 with a thickness of 500 Å to 2000 Å by a method, low pressure CVD method, photoCVD method, plasma CVD method, or RF sputtering method, the gate a-S
The i-layer 25 is formed to have a thickness of 1000 Å to 3500 Å. The film forming method may be a plasma CVD method or a low pressure CVD method,
If using the plasma CVD method, the film formation temperature is 200°C to 400°C.
If the low pressure CVD method is used, the film forming temperature is 500°C to 650°C.
℃ (see Figure 3(d)).
【００２４】この後、通常のドライ・エッチング法によ
ってａ−Ｓｉ層２５をパターニングしてゲート電極２５
−１，２５−２を形成する（図３（ｅ）参照）。Thereafter, the a-Si layer 25 is patterned by a normal dry etching method to form the gate electrode 25.
-1 and 25-2 (see FIG. 3(e)).
【００２５】以下通常のＭＯＳプロセスによりゲート酸
化シリコン膜２４をパターニング後、レジストをマスク
として各々別のマスクパターンによりリンイオン（Ｐ＋
）、ホウ素イオン（Ｂ＋ ）を注入し、アイランド２
３−１，２３−２に各々ｎ＋ 型領域（２３′−１）、
ｐ＋ 型領域（２３′−２）を形成しｎ型ＦＥＴとｐ型
ＦＥＴからなるＣ−ＭＯＳ型ＴＦＴを形成する。After patterning the gate silicon oxide film 24 by a normal MOS process, phosphorus ions (P+
), boron ions (B+) are implanted, and island 2
3-1 and 23-2 each have an n+ type region (23'-1),
A p+ type region (23'-2) is formed to form a C-MOS type TFT consisting of an n type FET and a p type FET.
【００２６】形成されたＴＦＴ上に電極、配線を行うた
めに、３０００Å〜２μｍの厚さの層間絶縁膜２６を形
成する。層間絶縁膜２６は常圧ＣＶＤ法、減圧ＣＶＤ法
などのＣＶＤ法により形成される酸化シリコン膜等の他
に市販のＯＣＤの如き液状ガラスを塗布、加熱して付着
したガラス層でもよく、またこれらの方法で成膜しうる
膜を積層してもよい（図４（ａ）参照）。An interlayer insulating film 26 having a thickness of 3000 Å to 2 μm is formed to form electrodes and wiring on the formed TFT. The interlayer insulating film 26 may be a silicon oxide film formed by a CVD method such as an ordinary pressure CVD method or a low pressure CVD method, or a glass layer formed by coating and heating a liquid glass such as commercially available OCD. Films that can be formed by the method described above may be stacked (see FIG. 4(a)).
【００２７】次にこの層間絶縁膜２６にコンタクトホー
ル２７を開孔する。この時、必要に応じてＴＦＴの下部
に位置するセラミック多層基板２０内に形成した受動素
子等とＴＦＴを電気的に接続するために、セラミック多
層基板２０上のガラス層２２の所定箇所を選択的に削除
して、セラミック多層基板２０上のパット部２１′も露
出する。このパット部２１′は主に銀または銀−パラジ
ウム電極層から成る。Next, a contact hole 27 is opened in this interlayer insulating film 26. At this time, in order to electrically connect the TFT to a passive element formed in the ceramic multilayer substrate 20 located below the TFT, a predetermined portion of the glass layer 22 on the ceramic multilayer substrate 20 is selectively connected as necessary. The pad portion 21' on the ceramic multilayer substrate 20 is also exposed. This pad portion 21' mainly consists of a silver or silver-palladium electrode layer.
【００２８】なお、これらの絶縁層の選択的削除はフッ
酸系のエッチング液を用いたウェットエッチングもしく
はフッ素ガスを用いたドライエッチングで行う（図４（
ｂ）参照）。Note that selective removal of these insulating layers is performed by wet etching using a hydrofluoric acid-based etching solution or dry etching using fluorine gas (see FIG. 4).
b)).
【００２９】この後、例えばアルミニウムを蒸着あるい
はスパッタリングすることにより、アルミニウム配線部
３を形成し、ＴＦＴの金属電極の形成、配線を行うとと
もにＴＦＴとセラミック多層基板６とのオーミック接続
も行う（図４（ｃ）参照）。After that, for example, aluminum is vapor-deposited or sputtered to form the aluminum wiring section 3, and the metal electrodes of the TFT are formed and wired, as well as the ohmic connection between the TFT and the ceramic multilayer substrate 6 is performed (FIG. 4). (see (c)).
【００３０】次にアルミニウム配線３層の上に表面保護
膜を形成する。表面保護膜は３００〜５００℃のプラズ
マＣＶＤ法で３０００Å〜１μの厚さに形成する窒化シ
リコン膜かポリイミド系の樹脂により形成する。Next, a surface protective film is formed on the three layers of aluminum wiring. The surface protective film is formed of a silicon nitride film or a polyimide resin, which is formed to a thickness of 3000 Å to 1 μm by plasma CVD at 300 to 500°C.
【００３１】さらにこの表面保護膜の所定部分、即ち次
工程でチップ毎に分割する分割線４１上に端子電極部と
のコンタクト用にパット部をあけた後、チップ毎にダイ
シングして分割する（図２（ｂ）参照）。[0031] Furthermore, after making pads for contact with the terminal electrodes in a predetermined portion of this surface protective film, that is, on the dividing line 41 that will be divided into chips in the next step, the chips are diced and divided into chips ( (See Figure 2(b)).
【００３２】図５はダイシング後の本発明の複合集積回
路部品１０の製造工程を示す。図５（ａ）において、１
はＴＦＴ、６はセラミック多層基板、２１はセラミック
多層基板６に形成された引出し電極であって、通常銀あ
るいは銀−パラジウムから成る。４２はＴＦＴの表面保
護膜４０を選択的に除去したパット部であり、銀−パラ
ジウムとのなじみをよくするために、パット部に露出し
たアルミニウム上にメッキ・スパッタ蒸着等でクロム層
を形成する。FIG. 5 shows the manufacturing process of the composite integrated circuit component 10 of the present invention after dicing. In FIG. 5(a), 1
6 is a TFT, 6 is a ceramic multilayer substrate, and 21 is an extraction electrode formed on the ceramic multilayer substrate 6, which is usually made of silver or silver-palladium. Reference numeral 42 indicates a pad portion from which the surface protective film 40 of the TFT has been selectively removed, and in order to improve compatibility with silver-palladium, a chromium layer is formed on the aluminum exposed at the pad portion by plating, sputter deposition, etc. .
【００３３】次にこのＴＦＴ１のパット部４２とセラミ
ック多層基板６の引出し電極２１を電気的に接続するた
めに、銀−パラジウムから成る電極材料５′を塗布する
（図５（ｂ）参照）。Next, in order to electrically connect the pad portion 42 of this TFT 1 to the extraction electrode 21 of the ceramic multilayer substrate 6, an electrode material 5' made of silver-palladium is applied (see FIG. 5(b)).
【００３４】電極材料５′を塗布したチップを例えば５
００℃以下で焼成し、ＴＦＴ１のパット部４２とセラミ
ック多層基板６の引出し電極２１とを接続して端子電極
５を形成し、図１の如き集積回路部品１０を完成する（
図５（ｃ）参照）。また必要に応じて銀−パラジウムか
らなる引出し電極５の表面にすずあるいは半田をメッキ
する。For example, the chip coated with the electrode material 5' is
The pad portion 42 of the TFT 1 and the lead electrode 21 of the ceramic multilayer substrate 6 are connected to form the terminal electrode 5, and the integrated circuit component 10 as shown in FIG. 1 is completed.
(See Figure 5(c)). Further, if necessary, the surface of the lead electrode 5 made of silver-palladium is plated with tin or solder.
【００３５】なお、図５（ｄ）は図５（ｃ）の集積回路
部品のＡ−Ａ′線に沿った断面のＡ″の部分拡大図であ
る。図５（ｄ）において、ＴＦＴ１のアルミニウム配線
部３とセラミック多層基板６の引出し電極２１とのオー
ミック接続のために、図４（ｃ）に示したパット部２１
′とは別に、ＴＦＴ１の表面保護膜４０の表面にパット
部４２を設けて、これとセラミック多層基板６の引出し
電極２１を銀−パラジウムによる端子電極５によって接
続している。Note that FIG. 5(d) is a partially enlarged view of the section A'' of the integrated circuit component in FIG. 5(c) taken along the line A-A'. For ohmic connection between the wiring part 3 and the lead electrode 21 of the ceramic multilayer board 6, the pad part 21 shown in FIG.
Apart from ', a pad part 42 is provided on the surface of the surface protection film 40 of the TFT 1, and this pad part 42 is connected to the lead electrode 21 of the ceramic multilayer substrate 6 by a terminal electrode 5 made of silver-palladium.
【００３６】この場合、ＴＦＴ１の電極、配線部をアル
ミニウムのみで形成すると端子電極５の材料である銀−
パラジウムとの密着性がよくないので、ＴＦＴ１のアル
ミニウム電極の露出部であるパット部４２にはクロム層
４３が形成されている。In this case, if the electrodes and wiring portions of the TFT 1 are made only of aluminum, the material of the terminal electrode 5, silver-
Since adhesion with palladium is poor, a chromium layer 43 is formed on the pad portion 42, which is the exposed portion of the aluminum electrode of the TFT 1.
【００３７】なお図１〜図４で図示省略した積層チップ
状のセラミック層基板６とＴＦＴ１の実施例を図６、図
７に示す。FIGS. 6 and 7 show examples of the laminated chip-shaped ceramic layer substrate 6 and the TFT 1, which are not shown in FIGS. 1 to 4.
【００３８】図６はセラミック多層基板にコンデンサ部
と内部配線を形成した例の断面図である。FIG. 6 is a sectional view of an example in which a capacitor portion and internal wiring are formed on a ceramic multilayer substrate.
【００３９】図６において６１は薄膜トランジスタ部、
６２はガラス層、６３は配線層、６４はセラミック多層
基板、６５は内部配線層、６６はコンデンサ部、６７は
配線部を示す。In FIG. 6, 61 is a thin film transistor section;
62 is a glass layer, 63 is a wiring layer, 64 is a ceramic multilayer substrate, 65 is an internal wiring layer, 66 is a capacitor section, and 67 is a wiring section.
【００４０】図６において、ガラスセラミック等から成
るセラミック多層基板６４にはこのセラミック材料と銀
−パラジウムから成る内部配線層６５とからコンデンサ
部６６が形成されており、他方では配線部６７も形成さ
れている。In FIG. 6, a ceramic multilayer substrate 64 made of glass ceramic or the like has a capacitor portion 66 formed from this ceramic material and an internal wiring layer 65 made of silver-palladium, and a wiring portion 67 is also formed. ing.
【００４１】このようなセラミック多層基板６４上にガ
ラス層６２を介してＴＦＴ６１が構成され、ＴＦＴ６１
はアルミニウムからなる配線層６３（これはＴＦＴ６１
の電極配線層と同時に形成出来る。図４（ｃ）参照。）
によってセラミック多層基板６４内のコンデンサ部６６
や配線部６７と電気的に接続している。A TFT 61 is constructed on such a ceramic multilayer substrate 64 with a glass layer 62 interposed therebetween.
is a wiring layer 63 made of aluminum (this is a TFT 61
It can be formed simultaneously with the electrode wiring layer. See FIG. 4(c). )
Capacitor section 66 in ceramic multilayer substrate 64
It is electrically connected to the wiring section 67.
【００４２】図７はさらに別の実施例を示しており、セ
ラミック多層基板に内部配線層のみが形成されているも
のの断面図である。FIG. 7 shows yet another embodiment, and is a cross-sectional view of a ceramic multilayer substrate in which only internal wiring layers are formed.
【００４３】図７において、７１は薄膜トランジスタ部
、７２はガラス層、７３は配線層、７４はセラミック多
層基板、７５は内部配線層を示す。In FIG. 7, 71 is a thin film transistor section, 72 is a glass layer, 73 is a wiring layer, 74 is a ceramic multilayer substrate, and 75 is an internal wiring layer.
【００４４】図７においてセラミック多層基板７４内に
設けられた内部配線層７５は、各々ガラス層７２を介し
て構成された薄膜トランジスタ部７１と配線層７３によ
って接続されている。In FIG. 7, an internal wiring layer 75 provided in a ceramic multilayer substrate 74 is connected to a thin film transistor section 71 formed through a glass layer 72 and a wiring layer 73, respectively.
【００４５】[0045]
【発明の効果】本発明の如く受動素子を具備する複合集
積部品上にガラス層を介して直接能動素子を形成して一
体化することにより、その形状が整形性がよく、チップ
マウンターの如き自動実装機にかかり易くなる上、信頼
性も増す。Effects of the Invention: By directly forming and integrating an active element on a composite integrated component equipped with a passive element through a glass layer as in the present invention, the shape can be easily shaped, and it can be easily used in an automatic device such as a chip mounter. Not only is it easier to use on the mounting machine, but it also increases reliability.
【００４６】また、両者を完全に密着することにより集
積回路部品の小型化、低コスト化、多機能化が実現出来
るようになった。Furthermore, by completely adhering the two, it has become possible to realize miniaturization, cost reduction, and multifunctionality of integrated circuit components.
【００４７】本発明の混成集積回路部品はオーディオ用
のフィルタ、コンピュータ用ディレイライン、汎用ロジ
ック回路、ＤＣ−ＤＣコンバータ、電子スイッチ等多種
多様な用途がある。The hybrid integrated circuit component of the present invention has a wide variety of uses, such as audio filters, computer delay lines, general-purpose logic circuits, DC-DC converters, and electronic switches.
【図１】本発明の集積回路部品の構成説明図である。FIG. 1 is a configuration explanatory diagram of an integrated circuit component of the present invention.
【図２】本発明の集積回路部品を形成する基板の説明図
である。FIG. 2 is an explanatory diagram of a substrate forming an integrated circuit component of the present invention.
【図３】本発明の集積回路部品の製造工程説明図である
。FIG. 3 is an explanatory diagram of the manufacturing process of the integrated circuit component of the present invention.
【図４】本発明の集積回路部品の製造工程説明図である
。FIG. 4 is an explanatory diagram of the manufacturing process of the integrated circuit component of the present invention.
【図５】本発明の集積回路部品の製造工程説明図である
。FIG. 5 is an explanatory diagram of the manufacturing process of the integrated circuit component of the present invention.
【図６】本発明の他の実施例の集積回路部品の構造説明
図である。FIG. 6 is a structural explanatory diagram of an integrated circuit component according to another embodiment of the present invention.
【図７】本発明のさらに他の実施例の集積回路部品の構
造説明図である。FIG. 7 is a structural explanatory diagram of an integrated circuit component according to still another embodiment of the present invention.
【図８】従来の積層混成集積回路部品の構造説明図であ
る。FIG. 8 is a structural explanatory diagram of a conventional stacked hybrid integrated circuit component.
１ ＴＦＴ３ アルミニウム配線部５ 電極６ セラミック多層基板２１ 引出し電極２２ 絶縁層1 TFT3 Aluminum wiring part5 Electrode6 Ceramic multilayer substrate21 Extraction electrode22 Insulating layer
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258991AJPH04260362A (en) | 1991-02-14 | 1991-02-14 | Integrated circuit component and manufacture thereof |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258991AJPH04260362A (en) | 1991-02-14 | 1991-02-14 | Integrated circuit component and manufacture thereof |
| Publication Number | Publication Date |
|---|---|
| JPH04260362Atrue JPH04260362A (en) | 1992-09-16 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258991APendingJPH04260362A (en) | 1991-02-14 | 1991-02-14 | Integrated circuit component and manufacture thereof |
| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5643804A (en)* | 1993-05-21 | 1997-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a hybrid integrated circuit component having a laminated body |
| JP2020097153A (en)* | 2018-12-18 | 2020-06-25 | 三星ダイヤモンド工業株式会社 | Method for manufacturing laminate ceramic chip, and method for manufacturing chip before firing for manufacturing laminate ceramic chip |
| JP2020097154A (en)* | 2018-12-18 | 2020-06-25 | 三星ダイヤモンド工業株式会社 | Method for manufacturing laminate ceramic chip, and method for manufacturing chip before firing for manufacturing laminate ceramic chip |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344036A (en)* | 1986-08-11 | 1988-02-25 | 高橋 昇 | Malodor discharge device in flash toilet |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344036A (en)* | 1986-08-11 | 1988-02-25 | 高橋 昇 | Malodor discharge device in flash toilet |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2020097153A (en)* | 2018-12-18 | 2020-06-25 | 三星ダイヤモンド工業株式会社 | Method for manufacturing laminate ceramic chip, and method for manufacturing chip before firing for manufacturing laminate ceramic chip |
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| Date | Code | Title | Description |
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