【０００１】0001
【産業上の利用分野】本発明は、半導体素子、特に縦型
パワーＭＯＳＦＥＴ（メタル・オキサイド・セミコンダ
クタ型電界効果トランジスタ）単体または縦型パワーＭ
ＯＳＦＥＴを組み込んだＭＯＳＩＣ等の半導体素子に関
する。[Industrial Application Field] The present invention relates to semiconductor devices, particularly vertical power MOSFETs (metal oxide semiconductor field effect transistors) or vertical power MOSFETs.
The present invention relates to semiconductor devices such as MOSICs incorporating OSFETs.
【０００２】0002
【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチングスピードが速く、かつ低電力で駆
動できる等多くの特長を有することから、近年多くの産
業分野で使用されている。たとえば、日経マグロウヒル
社発行「日経エレクトロニクス」１９８６年５月１９日
号、Ｐ１６５〜Ｐ１８８には、耐圧の低いもの（低耐圧
品）を始めとして耐圧の高いもの（高耐圧品）が広く各
分野で使用されている旨記載されている。また、この文
献には、ＬＳＩ（大規模集積回路）製造の微細加工を利
用したり、セルの形状を工夫して、面積当たりのチャネ
ル幅を大きくし、これによってオン抵抗の低減が図られ
ている旨記載されている。また、同文献には、微細加工
によってセルの中心間隔（セルサイズ）が２０μｍと微
細化されていることも記載されている。2. Description of the Related Art Vertical power MOSFETs have been used in many industrial fields in recent years because they have excellent frequency characteristics, high switching speed, and can be driven with low power. For example, in the May 19, 1986 issue of "Nikkei Electronics" published by Nikkei McGraw-Hill, pages 165 to 188, there are products with low withstand voltage (low withstand voltage products) and products with high withstand voltage (high withstand voltage products) that are widely used in various fields. It is stated that it is used. This document also describes how to reduce on-resistance by using microfabrication in LSI (Large-Scale Integrated Circuit) manufacturing and by devising the cell shape to increase the channel width per area. It is stated that there is. The same document also describes that the cell center spacing (cell size) is miniaturized to 20 μm through microfabrication.
【０００３】一方、米国アイ・ビー・エム（ＩＢＭ）社
発行、「Ｔｈｅ Ｊｏｕｒｎａｌｏｆ Ｅｌｅｃｔ
ｒｏ Ｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ」Ｖｏｌ
．１３３，Ｎｏ．２における「モスとバイポーラデバイ
スのためのサイドウオール・スペーサー技術（Ｓｉｄｅ
ｗａｌｌ Ｓｐａｃｅｒ Ｔｅｃｈｎｏｌｏｇｙ
ｆｏｒＭＯＳ ａｎｄ Ｂｉｐｏｌａｒ Ｄｅ
ｖｉｃｅｓ）ｂｙ Ｅ．Ｃ．Ｓ．」には、ＬＳＩの製
造技術におけるサイドウオール膜の形成について記載さ
れている。この文献には、ＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）膜の膜厚とサ
イドウオール幅の関係が定量的に示されており、サイド
ウオール膜の形成においてＣＶＤ膜厚，ポリシリコン膜
厚，エッジの角度，ＲＩＥ（反応性イオンエッチング）
のオーバーエッチ量が重要なパラメータとなる旨記載さ
れている。[0003] On the other hand, "The Journal of Elect" published by IBM, USA
ro Chemical Society” Vol.
．． 133, No. 2, “Sidewall Spacer Technology for Moss and Bipolar Devices”
Wall Spacer Technology
forMOS and Bipolar De
vices) by E. C. S. ” describes the formation of sidewall films in LSI manufacturing technology. In this document, CVD (Chemical
The relationship between the film thickness of the Vapor Deposition film and the sidewall width is quantitatively shown, and the relationship between the CVD film thickness, polysilicon film thickness, edge angle, and RIE (reactive ion etching) is shown quantitatively in the formation of the sidewall film.
It is stated that the amount of overetching is an important parameter.
【０００４】0004
【発明が解決しようとする課題】近年パワーＭＯＳＦＥ
Ｔは、微細化技術による単位セルサイズの縮小化により
、低オン抵抗化が進められている。本発明者は、セルサ
イズ縮小化を検討中に、従来のプレーナ構造の縦型ＭＯ
ＳＦＥＴにあっては、下記の理由により、セルサイズの
縮小化を図ることができることを見出した。[Problem to be solved by the invention] In recent years, power MOSFE
The on-resistance of T is being reduced by reducing the unit cell size through miniaturization technology. While considering cell size reduction, the present inventor discovered that a conventional planar structure vertical MO
It has been found that the cell size of SFET can be reduced for the following reasons.
【０００５】従来の典型的な縦型パワーＭＯＳＦＥＴは
、図９の断面図に示されるような構造となっている。この縦型パワーＭＯＳＦＥＴは、たとえば、ｎ＋形のシ
リコンからなる半導体基体（半導体基板）１の主面に設
けられたｎ−形層からなるエピタキシャル層２の表層部
に、二重拡散によってベース領域ともなるｐ形のチャネ
ル形成領域３およびこのチャネル形成領域３の表層部に
設けられるｎ＋形のソース領域４が設けられている。そ
して、前記二重拡散時の拡散長の差によって形成された
チャネル形成領域３の表層部がチャネル５となる。また
、前記半導体基体１およびエピタキシャル層２はドレイ
ン領域６となるとともに、隣合うチャネル形成領域３間
に挟まれた領域がＪＦＥＴ部７となっている。また、こ
のＪＦＥＴ部７およびチャネル５上に亘ってゲート酸化
膜８が設けられている。このゲート酸化膜８上にはゲー
ト電極９が設けられている。また、前記ゲート電極９は
絶縁膜１０で被われている。この絶縁膜１０はゲート電
極９の側面を被うとともに、ソース領域４の内側部分を
も被っている。また、半導体基体１の主面側にはソース
電極１１が設けられている。このソース電極１１は、露
出するソース領域４およびチャネル形成領域３をも被い
電気的に接触している。さらに、前記半導体基体１の裏
面にはドレイン電極１２が設けられている。電流は、ゲ
ート（Ｇ）に所定の電圧が印加された状態下で下部ドレ
イン（Ｄ）から上方に向かい、チャネル５を通りソース
（Ｓ）に抜ける。A typical conventional vertical power MOSFET has a structure as shown in the cross-sectional view of FIG. This vertical power MOSFET is manufactured, for example, by double diffusion into the surface layer of an epitaxial layer 2 made of an n-type layer provided on the main surface of a semiconductor substrate (semiconductor substrate) 1 made of n+-type silicon. A p-type channel forming region 3 and an n+ type source region 4 provided in the surface layer of the channel forming region 3 are provided. The surface layer portion of the channel forming region 3 formed by the difference in diffusion length during the double diffusion becomes the channel 5. Further, the semiconductor substrate 1 and the epitaxial layer 2 serve as a drain region 6, and a region sandwiched between adjacent channel forming regions 3 serves as a JFET section 7. Further, a gate oxide film 8 is provided over this JFET section 7 and channel 5. A gate electrode 9 is provided on this gate oxide film 8 . Further, the gate electrode 9 is covered with an insulating film 10. This insulating film 10 covers the side surfaces of the gate electrode 9 and also covers the inner part of the source region 4. Further, a source electrode 11 is provided on the main surface side of the semiconductor substrate 1 . This source electrode 11 also covers and electrically contacts the exposed source region 4 and channel forming region 3. Furthermore, a drain electrode 12 is provided on the back surface of the semiconductor substrate 1. The current flows upward from the lower drain (D), passes through the channel 5, and exits to the source (S) while a predetermined voltage is applied to the gate (G).
【０００６】このようなＭＯＳＦＥＴのセルにおいて、
セルサイズの寸法を制約する部分は大きく分けてａ〜ｄ
となる。ａはゲート・ソース間の絶縁距離、ｂはチャネ
ル長、ｃはベース接合間のドレイン領域長、ｄはソース
コンタクト長である。これらのうち、ａとｄは微細化に
伴い徐々に短縮方向にあるが、ｂ，ｃは素子特性（耐圧
，オン抵抗等）から最適長があり制約をうける。[0006] In such a MOSFET cell,
The parts that restrict the cell size can be broadly divided into a to d.
becomes. a is the insulation distance between the gate and source, b is the channel length, c is the length of the drain region between the base junctions, and d is the source contact length. Among these, a and d are gradually becoming shorter with miniaturization, but b and c have optimum lengths and are subject to restrictions due to element characteristics (breakdown voltage, on-resistance, etc.).
【０００７】ところで、前記絶縁膜１０を部分的にエッ
チングしてソース電極１１のコンタクト窓を設ける作業
は、セルフアライメント技術ではなく常用のホトエッチ
ング技術で行われている。したがって、マスクアライメ
ントの余裕度を考慮するため、前記ゲート・ソース間の
絶縁距離ａは、３〜４μｍ以下にはでき難い。Incidentally, the work of partially etching the insulating film 10 to provide a contact window for the source electrode 11 is performed not by self-alignment technology but by a commonly used photoetching technology. Therefore, in order to take mask alignment margin into consideration, it is difficult to make the insulation distance a between the gate and source less than 3 to 4 μm.
【０００８】一方、前記文献にも記載されているように
、ＬＳＩの製造においては、ゲート電極の両側面にサイ
ドウオール（側壁）を形成した後、このサイドウオール
を利用してセルフアライメントにより不純物を注入する
技術が採用されている。このサイドウオールはイオン注
入のマスクとして使用されている。そこで、本発明者は
このサイドウオール技術を利用することによってゲート
・ソース間の絶縁距離の縮小化を図ることを検討し、本
発明を見た。On the other hand, as described in the above-mentioned document, in LSI manufacturing, sidewalls are formed on both sides of a gate electrode, and then impurities are removed by self-alignment using the sidewalls. Injection technology is used. This sidewall is used as a mask for ion implantation. Therefore, the inventor of the present invention investigated reducing the insulation distance between the gate and the source by utilizing this sidewall technology, and developed the present invention.
【０００９】他方、従来のこの種縦型パワーＭＯＳＦＥ
Ｔにおいては、ゲート電極はポリシリコン層等の単層で
形成されているだけで、ゲート抵抗低減について対策さ
れていない。このため、従来のこの種縦形パワーＭＯＳ
ＦＥＴは、スイッチングスピードを重視する分野におい
て必ずしも使い易いとは言えない。そこで、本発明者は
、前記ゲート電極に電気抵抗が小さい層（低抵抗層）を
重ね合わせることによってゲート抵抗の低減を図ること
を試み、本発明を成した。On the other hand, the conventional vertical power MOSFE of this type
In T, the gate electrode is formed of a single layer such as a polysilicon layer, and no measures are taken to reduce the gate resistance. For this reason, this kind of conventional vertical power MOS
FETs are not necessarily easy to use in fields where switching speed is important. Therefore, the present inventor attempted to reduce the gate resistance by superimposing a layer with low electrical resistance (low resistance layer) on the gate electrode, and accomplished the present invention.
【００１０】本発明の目的は、オン抵抗の低減が達成で
きる縦型パワーＭＯＳＦＥＴを提供することにある。An object of the present invention is to provide a vertical power MOSFET that can achieve a reduction in on-resistance.
【００１１】本発明の他の目的は、ゲート抵抗の低減が
達成できる縦型パワーＭＯＳＦＥＴを提供することにあ
る。Another object of the present invention is to provide a vertical power MOSFET in which gate resistance can be reduced.
【００１２】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【００１３】[0013]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の縦型パワーＭＯ
ＳＦＥＴは、ゲート酸化膜上に設けられたゲート電極上
に、ゲート電極と一致した同一幅のゲート電極よりも電
気抵抗が小さい低抵抗層が設けられているとともに、こ
の低抵抗層上に前記同様に一致して同一幅となる絶縁膜
（層間絶縁膜）が設けられている。また、前記ゲート電
極および低抵抗層ならびに層間絶縁膜の同一幅部の側面
には、薄い酸化膜とこの薄い酸化膜に重なる側壁が設け
られている。前記ゲート電極および低抵抗層とソース電
極は、前記層間絶縁膜および薄い酸化膜ならびに側壁に
よって電気的に絶縁されている。絶縁体として作用する
前記薄い酸化膜と側壁の重なり部分の厚さは全体でも１
μｍ程度以下と薄くなり、ＭＯＳＦＥＴのセルサイズは
１５μｍ程度となっている。[Means for Solving the Problems] A brief overview of typical inventions disclosed in this application is as follows. That is, the vertical power MO of the present invention
In an SFET, a low resistance layer is provided on a gate electrode provided on a gate oxide film, and the electrical resistance is lower than that of a gate electrode of the same width that matches the gate electrode. An insulating film (interlayer insulating film) having the same width is provided. Furthermore, a thin oxide film and a sidewall overlapping the thin oxide film are provided on the side surfaces of the same width portions of the gate electrode, the low resistance layer, and the interlayer insulating film. The gate electrode, low resistance layer, and source electrode are electrically insulated by the interlayer insulating film, thin oxide film, and sidewalls. The overall thickness of the overlapping portion of the thin oxide film that acts as an insulator and the side wall is 1.
The thickness of the MOSFET is now about 15 μm or less.
【００１４】[0014]
【作用】上記した手段によれば、本発明の縦型パワーＭ
ＯＳＦＥＴは、ソース電極とゲート電極が、ゲート電極
上の低抵抗層上に設けられた層間絶縁膜と、薄い酸化膜
および側壁とによって電気的に絶縁される構造となって
いるが、半導体基体の表面に沿う方向の電気的絶縁距離
は、全体としてその厚さが１μｍ程度となる前記薄い酸
化膜と側壁とによることから、従来の３μｍ〜４μｍに
対して１μｍ前後と短くできることになり、セルサイズ
を従来の３／４程度と縮小できる。したがって、セルサ
イズの縮小によってセル密度を向上させることができる
ため、オン抵抗が低減できる。[Operation] According to the above-mentioned means, the vertical power M of the present invention
OSFET has a structure in which the source electrode and gate electrode are electrically insulated by an interlayer insulating film provided on a low-resistance layer on the gate electrode, a thin oxide film, and sidewalls. The electrical insulation distance in the direction along the surface is due to the thin oxide film and the side walls, which have a total thickness of about 1 μm, so it can be shortened to around 1 μm, compared to the conventional 3 μm to 4 μm, and the cell size can be reduced. can be reduced to about 3/4 of the conventional size. Therefore, since cell density can be improved by reducing the cell size, on-resistance can be reduced.
【００１５】[0015]
【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図１は本発明の一実施例による縦形パワー
ＭＯＳＦＥＴの要部を示す断面図、図２は同じく斜視図
、図３〜図８は同じく縦形パワーＭＯＳＦＥＴの製造各
工程における断面図であって、図３は主面にゲート酸化
膜が形成されかつ一部にベース領域が形成された半導体
基体の断面図、図４は主面のゲート酸化膜上にゲート電
極，低抵抗層，絶縁膜が選択的に形成された半導体基体
の断面図、図５は主面に選択的にチャネル形成領域が形
成された半導体基体の断面図、図６は主面にソース領域
が形成された半導体基体の断面図、図７は前記ゲート電
極，低抵抗層および絶縁膜の側面に薄い酸化膜が形成さ
れた半導体基体の断面図、図８は側壁が形成された半導
体基体の断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view showing the main parts of a vertical power MOSFET according to an embodiment of the present invention, FIG. 2 is a perspective view, and FIGS. 3 to 8 are cross-sectional views at various manufacturing steps of the vertical power MOSFET. 3 is a cross-sectional view of a semiconductor substrate in which a gate oxide film is formed on the main surface and a base region is partially formed, and FIG. FIG. 5 is a cross-sectional view of a semiconductor substrate in which a channel formation region is selectively formed on the main surface, FIG. 6 is a cross-sectional view of a semiconductor substrate in which a source region is formed in the main surface, FIG. 7 is a sectional view of a semiconductor substrate in which a thin oxide film is formed on the side surfaces of the gate electrode, low resistance layer, and insulating film, and FIG. 8 is a sectional view of a semiconductor substrate in which a sidewall is formed.
【００１６】この実施例では、耐圧が１００Ｖ以下、た
とえば耐圧が６０Ｖクラスの低耐圧縦型パワーＭＯＳＦ
ＥＴに本発明を適用した例について説明する。この実施
例の縦型パワーＭＯＳＦＥＴにおけるその要部、すなわ
ち、セル部分は、図２に示されるような構造となってい
る。同図において、一点鎖線間Ｗが断面的な単一のセル
１３部分（セル長さ）であり、一点鎖線枠で囲まれる領
域が平面的に見た単一のセル１３部分である。このよう
なセル１３は、単一の縦型パワーＭＯＳＦＥＴにあって
、縦横に規則正しく多数配設されている。In this embodiment, a low voltage vertical power MOSF with a withstand voltage of 100V or less, for example, a 60V class
An example in which the present invention is applied to ET will be described. The main part of the vertical power MOSFET of this embodiment, that is, the cell part, has a structure as shown in FIG. In the figure, the area W between the dashed-dotted lines is the single cell 13 portion (cell length) in cross section, and the area surrounded by the dashed-dotted line frame is the single cell 13 portion seen in a plan view. Such cells 13 are included in a single vertical power MOSFET, and are arranged in large numbers regularly in the vertical and horizontal directions.
【００１７】セル１３は、図１にも示されるように、不
純物濃度が１０２１ｃｍ−３程度となる厚さ４００μｍ
前後のｎ＋形（第１導電形）のシリコンからなる半導体
基体（半導体基板）１の主面（上面）に設けられる。す
なわち、半導体基体１の主面には不純物濃度が１０１５
ｃｍ−３程度となる厚さ１０μｍ前後のｎ−形（第２導
電型）のエピタキシャル層２が設けられているとともに
、このエピタキシャル層２の表層部には不純物濃度が１
０１７ｃｍ−３程度となる厚さ２μｍのｐ形のチャネル
形成領域３が設けられている。このチャネル形成領域３
は平面的に見て略矩形状となり、前記半導体基体１の主
面に縦横に規則正しく設けられている。そして、前記チ
ャネル形成領域３の中央部には、不純物濃度１×１０１
８ｃｍ−３程度のｐ＋形のベース領域１４が設けられて
いる。このベース領域１４は半導体基体表面から３〜５
μｍの深さに亘って設けられている。また、前記チャネ
ル形成領域３の表層部の内側には、リング状にｎ＋形の
ソース領域４が設けられている。このソース領域４は不
純物濃度が１０２０ｃｍ−３程度となるとともに、１μ
ｍ程度の厚さとなっている。前記チャネル形成領域３お
よびソース領域４は二重拡散によって形成され、チャネ
ル形成領域３の表層部のチャネル５は、この二重拡散の
差によってセルフアライン的に形成される。また、前記
エピタキシャル層２および半導体基体１はドレイン領域
６を構成している。また、このドレイン領域６の表層部
分、すなわち、隣合うチャネル形成領域３間はＪＦＥＴ
部７を構成している。As shown in FIG. 1, the cell 13 has a thickness of 400 μm so that the impurity concentration is about 1021 cm −3 .
It is provided on the main surface (upper surface) of the semiconductor substrate (semiconductor substrate) 1 made of silicon of the front and rear n+ type (first conductivity type). That is, the main surface of the semiconductor substrate 1 has an impurity concentration of 1015
An n-type (second conductivity type) epitaxial layer 2 with a thickness of about 10 μm and a thickness of about cm-3 is provided, and the surface layer of this epitaxial layer 2 has an impurity concentration of 1.
A p-type channel forming region 3 having a thickness of about 0.17 cm -3 and a thickness of 2 μm is provided. This channel forming region 3
have a substantially rectangular shape when viewed from above, and are regularly provided vertically and horizontally on the main surface of the semiconductor substrate 1. The central part of the channel forming region 3 is doped with an impurity concentration of 1×101
A p+ type base region 14 of about 8 cm −3 is provided. This base region 14 is located 3 to 5 times from the surface of the semiconductor substrate.
It is provided over a depth of μm. Further, inside the surface layer portion of the channel forming region 3, a ring-shaped n+ type source region 4 is provided. This source region 4 has an impurity concentration of about 1020 cm-3 and 1μ
It has a thickness of about m. The channel forming region 3 and the source region 4 are formed by double diffusion, and the channel 5 in the surface layer portion of the channel forming region 3 is formed in a self-aligned manner due to the difference in double diffusion. Further, the epitaxial layer 2 and the semiconductor substrate 1 constitute a drain region 6. In addition, the surface layer portion of this drain region 6, that is, between adjacent channel forming regions 3 is a JFET.
It constitutes section 7.
【００１８】一方、前記ＪＦＥＴ部７およびチャネル５
ならびにソース領域４の内周部分に亘る半導体基体１の
主面には、厚さ３００〜６００Å程度のゲート酸化膜８
が設けられている。また、このゲート酸化膜８上には、
厚さ３０００〜５０００Å程度のポリシリコン（電気抵
抗：２０〜３０Ω／□）からなるゲート電極９が設けら
れているとともに、このゲート電極９上には、タングス
テン−シリコン（Ｗ−Ｓｉ：電気抵抗：１０Ω／□）か
らなる金属膜、すなわち低抵抗層１５が設けられている
。また、前記低抵抗層１５上には、厚さ数千ÅのＰＳＧ
（リンシリケートガラス）膜からなる絶縁膜（層間絶縁
膜）１０が設けられ、多層膜を構成している。前記絶縁
膜１０および低抵抗層１５ならびにゲート電極９は一致
して重なり合い、同一幅となっている。On the other hand, the JFET section 7 and the channel 5
In addition, a gate oxide film 8 with a thickness of approximately 300 to 600 Å is formed on the main surface of the semiconductor substrate 1 over the inner peripheral portion of the source region 4.
is provided. Moreover, on this gate oxide film 8,
A gate electrode 9 made of polysilicon (electrical resistance: 20 to 30 Ω/□) with a thickness of about 3000 to 5000 Å is provided, and on this gate electrode 9, tungsten-silicon (W-Si: electrical resistance: A metal film of 10Ω/□, that is, a low resistance layer 15 is provided. Moreover, on the low resistance layer 15, PSG with a thickness of several thousand Å is formed.
An insulating film (interlayer insulating film) 10 made of (phosphosilicate glass) film is provided to constitute a multilayer film. The insulating film 10, the low resistance layer 15, and the gate electrode 9 overlap each other and have the same width.
【００１９】また、この多層膜の同一幅部の両側面には
、厚さが数百Åの薄い酸化膜（ＳｉＯ２ 膜）１６が形
成されているとともに、この薄い酸化膜１６の外側には
ＳｉＯ２ 膜からなる側壁（サイドウオール）１７が設
けられている。前記薄い酸化膜１６の下部は前記同一幅
部の側方に延在し、かつ前記側壁１７の下部と前記ゲー
ト酸化膜８との間に延在している。この薄い酸化膜１６
の延在長さは全体で約１μｍとなっている。したがって
、前記側壁１７はＬ字断面あるいは逆Ｌ字断面の薄い酸
化膜１６の窪んだ隅部を被うように配設されている。ま
た、前記側壁１７，薄い酸化膜１６，ゲート酸化膜８の
端は一致して重なっている。前記薄い酸化膜１６は熱酸
化膜となっていて、その厚さは数百Åとなっている。ま
た、Ｌ字断面部分の隅部を被う前記側壁１７は、高圧酸
化によって形成されるとともに、異方性エッチングによ
って形成されて最大厚み部分が約０．９〜１μｍ程度と
なっている。したがって、前記薄い酸化膜１６と側壁１
７とによる厚さは、ゲート電極９，低抵抗層１５，層間
絶縁膜１０の積層方向およびこれと直交する半導体基体
の表面に沿う方向ともに約１μｍ程度となる。Furthermore, a thin oxide film (SiO2 film) 16 with a thickness of several hundred Å is formed on both sides of the same width portion of this multilayer film, and an SiO2 film is formed on the outside of this thin oxide film 16. A side wall 17 made of a membrane is provided. The lower part of the thin oxide film 16 extends laterally of the same width portion, and extends between the lower part of the side wall 17 and the gate oxide film 8. This thin oxide film 16
The total extension length is approximately 1 μm. Therefore, the side wall 17 is disposed to cover the recessed corner of the thin oxide film 16 having an L-shaped cross section or an inverted L-shaped cross section. Further, the ends of the side wall 17, the thin oxide film 16, and the gate oxide film 8 coincide and overlap. The thin oxide film 16 is a thermal oxide film, and its thickness is several hundred Å. The side wall 17 covering the corner of the L-shaped cross section is formed by high-pressure oxidation and anisotropic etching, and has a maximum thickness of about 0.9 to 1 μm. Therefore, the thin oxide film 16 and the sidewall 1
7 is about 1 μm both in the stacking direction of the gate electrode 9, low resistance layer 15, and interlayer insulating film 10, and in the direction along the surface of the semiconductor substrate orthogonal thereto.
【００２０】他方、前記半導体基体１の主面には３．０
〜４．０μｍ程度の厚さのＡｌからなるソース電極１１
が設けられている。このソース電極１１は、前記層間絶
縁膜１０，薄い酸化膜１６の端面，側壁１７，一部のソ
ース領域４，一部のチャネル形成領域３を被っている。さらに、前記半導体基体１の裏面には数μｍの厚さのド
レイン電極１２が設けられている。On the other hand, the main surface of the semiconductor substrate 1 has a 3.0
Source electrode 11 made of Al with a thickness of about 4.0 μm
is provided. This source electrode 11 covers the interlayer insulating film 10, the end face of the thin oxide film 16, the side wall 17, a part of the source region 4, and a part of the channel forming region 3. Furthermore, a drain electrode 12 with a thickness of several μm is provided on the back surface of the semiconductor substrate 1.
【００２１】前記薄い酸化膜１６と側壁１７の半導体基
体表面に沿う長さＬは、前述のように１μｍ前後となっ
ている。したがって、この薄い酸化膜１６と側壁１７は
、１００Ｖ以下の低耐圧パワーＭＯＳＦＥＴとしてのゲ
ート・ソース間の絶縁体として充分作用する。The length L of the thin oxide film 16 and the side wall 17 along the surface of the semiconductor substrate is approximately 1 μm as described above. Therefore, the thin oxide film 16 and the sidewalls 17 function sufficiently as an insulator between the gate and source of the low breakdown voltage power MOSFET of 100V or less.
【００２２】つぎに、このような縦型パワーＭＯＳＦＥ
Ｔの製造方法について説明する。縦型パワーＭＯＳＦＥ
Ｔの製造にあっては、図３に示されるように、ｎ＋形の
シリコンからなる半導体基体１の主面に、ｎ−形のエピ
タキシャル層２を有するウエハ（半導体薄板）２１が用
意される。前記半導体基体１はその不純物濃度が１０２
１ｃｍ−３となっている。また、前記エピタキシャル層
２はその厚さが１０μｍ程度となっているとともに、不
純物濃度は１０１５ｃｍ−３程度となっている。前記半
導体基体１およびエピタキシャル層２はドレイン領域６
を構成する。このようなウエハ２１に対して、その主面
に３００〜６００Å程度の厚さにゲート酸化膜８が形成
される。その後、常用のエッチングによってホトレジストによる
マスク２２が選択的に形成される。ついで、同図の矢印
で示されるように、イオン注入によってボロン（Ｂ＋）
が打ち込まれる。このボロンイオンはその後のアニール
処理によって３〜５μｍの深さにまで達し、ｐ＋形のベ
ース領域１４が形成されることになる。このベース領域
１４は、その不純物濃度が１×１０１８ｃｍ−３程度と
なる。その後、前記マスク２２は除去される。Next, such a vertical power MOSFE
The method for manufacturing T will be explained. Vertical power MOSFE
In manufacturing T, as shown in FIG. 3, a wafer (semiconductor thin plate) 21 having an n- type epitaxial layer 2 on the main surface of a semiconductor substrate 1 made of n+ type silicon is prepared. The semiconductor substrate 1 has an impurity concentration of 102
It is 1 cm-3. Further, the epitaxial layer 2 has a thickness of about 10 μm and an impurity concentration of about 10 15 cm −3 . The semiconductor substrate 1 and the epitaxial layer 2 have a drain region 6
Configure. A gate oxide film 8 is formed on the main surface of such a wafer 21 to a thickness of about 300 to 600 Å. A photoresist mask 22 is then selectively formed by conventional etching. Next, as shown by the arrow in the same figure, boron (B+) is added by ion implantation.
is entered. The boron ions reach a depth of 3 to 5 μm through the subsequent annealing process, and a p+ type base region 14 is formed. This base region 14 has an impurity concentration of about 1×10 18 cm −3 . Thereafter, the mask 22 is removed.
【００２３】つぎに、図４に示されるように、前記ウエ
ハ２１の主面には部分的にゲート電極９および低抵抗層
１５ならびに絶縁膜（層間絶縁膜）１０が設けられる。前記ゲート電極９および低抵抗層１５ならびに層間絶縁
膜１０は、ウエハ２１の主面に順次積層形成されたポリ
シリコン膜およびタングステン−シリコン（Ｗ−Ｓｉ）
からなる金属膜ならびにＳｉＯ２ 膜を、同一のマスク
を使用するホトリソグラフィによって連続的にパターニ
ングすることによって形成され、ウエハ２１の主面に格
子状に設けられる。前記ポリシリコン膜はボロン（Ｂ＋
）がドープされて電極として使用される。このゲート電
極９は３０００〜５０００Å程度の厚さとなっている。また、前記ゲート電極９の上に設けられた低抵抗層１５
は数千Åとなり、前記ゲート電極９と一体となって実質
的にゲート電極となる。また、前記層間絶縁膜１０は数
千Åとなっている。また、これらゲート電極９および低
抵抗層１５ならびに層間絶縁膜１０は、当然にして同一
の幅となっている。Next, as shown in FIG. 4, a gate electrode 9, a low resistance layer 15, and an insulating film (interlayer insulating film) 10 are partially provided on the main surface of the wafer 21. The gate electrode 9, the low resistance layer 15, and the interlayer insulating film 10 are made of a polysilicon film and tungsten-silicon (W-Si) that are sequentially laminated on the main surface of the wafer 21.
The wafer 21 is formed by successively patterning a metal film and an SiO2 film by photolithography using the same mask, and is provided in a grid pattern on the main surface of the wafer 21. The polysilicon film is made of boron (B+
) is doped and used as an electrode. This gate electrode 9 has a thickness of about 3000 to 5000 Å. Furthermore, a low resistance layer 15 provided on the gate electrode 9
has a thickness of several thousand Å, and is integrated with the gate electrode 9 to substantially form a gate electrode. Further, the interlayer insulating film 10 has a thickness of several thousand Å. Further, the gate electrode 9, the low resistance layer 15, and the interlayer insulating film 10 naturally have the same width.
【００２４】つぎに、図５に示されるように、相互に積
層状態にある前記層間絶縁膜１０および低抵抗層１５な
らびにゲート電極９をイオン注入用マスクとして、前記
ウエハ２１の主面にＢ＋が打ち込まれる。その後アニー
ル処理されることによって、ウエハ２１の主面には不純
物濃度が１０１７ｃｍ−３となり、かつ深さが２μｍ程
度となるｐ形のチャネル形成領域３が形成される。Next, as shown in FIG. 5, B+ is implanted on the main surface of the wafer 21 using the interlayer insulating film 10, the low resistance layer 15, and the gate electrode 9, which are stacked on each other, as an ion implantation mask. Driven into it. Thereafter, by annealing, a p-type channel forming region 3 having an impurity concentration of 10<17 >cm<-3> and a depth of about 2 [mu]m is formed on the main surface of the wafer 21.
【００２５】つぎに、図６に示されるように、前記ゲー
ト電極９間にホトレジストによって新たにマスク２３が
形成される。そして、このマスク２３をマスクとしてウ
エハ２１の主面に砒素（Ａｓ＋）が高濃度に打ち込まれ
る。また、その後のアニール処理によってウエハ２１の
主面には、深さ１μｍのｎ＋形のソース領域４が選択的
に形成される。このソース領域４の不純物濃度は、１０
２０ｃｍ−３程度となる。このソース領域４および前記
チャネル形成領域３は、イオン注入時に使用されるマス
クが、層間絶縁膜１０，低抵抗層１５，ゲート電極９等
によって構成される同一のマスクとなることから寸法精
度の高いセルフアライメントによる二重拡散構造となり
、半導体基体１の表層部には二重拡散の差によってチャ
ネル５が形成されることになる。このチャネル５の長さ
は、たとえば、３μｍの長さに形成される。また、隣合
うチャネル形成領域３間にはＪＦＥＴ部７が形成される
。Next, as shown in FIG. 6, a new mask 23 is formed between the gate electrodes 9 using photoresist. Using this mask 23 as a mask, arsenic (As+) is implanted into the main surface of the wafer 21 at a high concentration. Further, by the subsequent annealing process, an n+ type source region 4 having a depth of 1 μm is selectively formed on the main surface of the wafer 21. The impurity concentration of this source region 4 is 10
It will be about 20cm-3. The source region 4 and the channel forming region 3 have high dimensional accuracy because the same mask used during ion implantation is composed of the interlayer insulating film 10, the low resistance layer 15, the gate electrode 9, etc. A double diffusion structure is formed due to self-alignment, and a channel 5 is formed in the surface layer of the semiconductor substrate 1 due to the difference in double diffusion. The length of this channel 5 is, for example, 3 μm. Further, a JFET section 7 is formed between adjacent channel forming regions 3.
【００２６】つぎに、図７に示されるように、前記マス
ク２３をそのまま残留させて置いた状態で熱処理が行わ
れ、ＳｉＯ２ 膜からなる薄い酸化膜１６が形成される
。この薄い酸化膜１６は数百Åの厚さに形成される。前記
ソース領域４の形成後、連続して薄い酸化膜１６が形成
されることから、ソース領域４の表面やゲート電極９お
よび低抵抗層１５の端面およびそれぞれの境界部分の汚
染が防止でき、ＦＥＴ特性に悪影響を生じさせなくなる
。また、側壁上部の側壁厚の薄い部分とゲート電極９の
絶縁性を向上させる。Next, as shown in FIG. 7, heat treatment is performed with the mask 23 left as it is, and a thin oxide film 16 made of SiO2 is formed. This thin oxide film 16 is formed to a thickness of several hundred Å. Since the thin oxide film 16 is continuously formed after the formation of the source region 4, contamination of the surface of the source region 4, the end faces of the gate electrode 9 and the low resistance layer 15, and their boundaries can be prevented, and the FET No adverse effect on characteristics. Furthermore, the insulation between the thinner sidewall portion at the upper part of the sidewall and the gate electrode 9 is improved.
【００２７】つぎに、前記マスク２３が除去される。そ
の後、図８に示されるように、前記ゲート電極９および
低抵抗層１５ならびに層間絶縁膜１０による同一幅部の
側面に、確立された側壁形成技術によってＳｉＯ２ 膜
からなる側壁１７が形成される。この側壁１７は、高圧
酸化（高圧低温酸化：ＨＬＤ）によってウエハ２１の主
面全域に２〜３μｍの厚さのＳｉＯ２ 膜を形成した後
、反応性イオンエッチング（ＲＩＥ）による異方性エッ
チングを行うことによって形成される。前記薄い酸化膜
１６および側壁１７の半導体基体表面に沿う方向の長さ
、すなわち、ゲート電極９とソース電極１１との絶縁長
さＬは、約１μｍとなる。また、薄い酸化膜１６および
側壁１７の半導体基体表面に垂直となる方向の寸法は、
前記絶縁長さＬと略同一となる。Next, the mask 23 is removed. Thereafter, as shown in FIG. 8, side walls 17 made of an SiO2 film are formed on the side surfaces of the same width portion of the gate electrode 9, the low resistance layer 15, and the interlayer insulating film 10 by an established side wall forming technique. This side wall 17 is formed by forming a SiO2 film with a thickness of 2 to 3 μm over the entire main surface of the wafer 21 by high-pressure oxidation (high-pressure low-temperature oxidation: HLD), and then anisotropically etching it by reactive ion etching (RIE). formed by The length of the thin oxide film 16 and the side wall 17 in the direction along the surface of the semiconductor substrate, that is, the insulation length L between the gate electrode 9 and the source electrode 11 is about 1 μm. Further, the dimensions of the thin oxide film 16 and the side walls 17 in the direction perpendicular to the surface of the semiconductor substrate are as follows:
It is approximately the same as the insulation length L.
【００２８】つぎに、図８に示されるように、ウエハ２
１の主面全域に３．０〜４．０μｍ程度の厚さにアルミ
ニウム（Ａｌ）膜を形成することによってソース電極１
１が形成される。その後、前記半導体基体１の裏面を所
望の厚さ除去し、かつウエハ２１裏面に金系材料からな
るドレイン電極１２を形成する。このウエハ２１は所望
の寸法で縦横に分断され、たとえば、図２にその一部を
示す縦型パワーＭＯＳＦＥＴとなる。Next, as shown in FIG.
By forming an aluminum (Al) film with a thickness of about 3.0 to 4.0 μm over the entire main surface of source electrode 1
1 is formed. Thereafter, the back surface of the semiconductor substrate 1 is removed to a desired thickness, and a drain electrode 12 made of a gold-based material is formed on the back surface of the wafer 21. This wafer 21 is divided vertically and horizontally into desired dimensions to form, for example, a vertical power MOSFET, a portion of which is shown in FIG.
【００２９】このような実施例によれば、つぎのような
効果が得られる。（１）本発明の縦型パワーＭＯＳＦＥＴは、ゲート・ソ
ース間の絶縁を薄い酸化膜とサイドウオールとによる絶
縁膜で行っているが、この絶縁膜の絶縁長さＬは１μｍ
程度と短いことから、従来の絶縁長さ３μｍ〜４μｍに
比較して大幅に短くなり、セルサイズの縮小が達成でき
るという効果が得られる。According to this embodiment, the following effects can be obtained. (1) In the vertical power MOSFET of the present invention, insulation between the gate and source is performed by an insulating film consisting of a thin oxide film and sidewalls, and the insulation length L of this insulating film is 1 μm.
Since the insulation length is relatively short, it is significantly shorter than the conventional insulation length of 3 μm to 4 μm, resulting in the effect that the cell size can be reduced.
【００３０】（２）上記（１）により、本発明によれば
、縦型パワーＭＯＳＦＥＴのセルサイズの縮小によって
単位面積当たりのセル密度を向上できることから、オン
抵抗の低減が達成できるという効果が得られる。たとえ
ば、ＭＯＳＦＥＴ部の面積を同一とした場合のゲート幅
は、約１．２３倍に長くすることが可能である。したが
って、オン抵抗をゲート長／ゲート幅と考え、ゲート幅
を１．２３倍した場合、オン抵抗は約１８％低減するこ
とができる。(2) According to the above (1), according to the present invention, the cell density per unit area can be improved by reducing the cell size of the vertical power MOSFET, thereby achieving the effect of reducing the on-resistance. It will be done. For example, if the area of the MOSFET section is the same, the gate width can be made approximately 1.23 times longer. Therefore, if the on-resistance is considered as gate length/gate width and the gate width is multiplied by 1.23, the on-resistance can be reduced by about 18%.
【００３１】（３）上記（１）により、本発明によれば
、縦型パワーＭＯＳＦＥＴのセルサイズの縮小によって
単位面積当たりのチャネル幅が増大することから、電流
容量を増大できるという効果が得られる。(3) According to the above (1), according to the present invention, the channel width per unit area increases by reducing the cell size of the vertical power MOSFET, so that the current capacity can be increased. .
【００３２】（４）上記（１）により、本発明によれば
、縦型パワーＭＯＳＦＥＴのセルサイズが縮小されるた
め、チップサイズの小型化が達成できるという効果が得
られる。(4) According to the above (1), according to the present invention, since the cell size of the vertical power MOSFET is reduced, it is possible to achieve the effect of reducing the chip size.
【００３３】（５）上記（４）により、本発明の縦型パ
ワーＭＯＳＦＥＴは、セルサイズ縮小によるチップの小
型化から、パッケージの小型化も達成できるという効果
が得られる。(5) Due to the above (4), the vertical power MOSFET of the present invention has the effect that it is possible to miniaturize the chip by reducing the cell size and also to miniaturize the package.
【００３４】（６）本発明の縦型パワーＭＯＳＦＥＴの
製造方法によれば、ゲート・ソース間の絶縁体は、既に
確立された高圧酸化およびサイドウオール形成技術によ
って再現性良く形成できることから、製造歩留りの向上
，コストの低減が達成できるという効果が得られる。(6) According to the manufacturing method of the vertical power MOSFET of the present invention, the insulator between the gate and the source can be formed with good reproducibility by the already established high-pressure oxidation and sidewall formation technology, so that the manufacturing yield can be improved. This has the effect of improving performance and reducing costs.
【００３５】（７）本発明の縦型パワーＭＯＳＦＥＴは
、ゲート電極上に金属膜が電気的に接触する状態で重ね
られていることから電気抵抗の低減、すなわちゲート抵
抗の低減が達成できるという効果が得られる。(7) Since the vertical power MOSFET of the present invention has a metal film overlaid on the gate electrode in an electrically contacting state, a reduction in electrical resistance, that is, a reduction in gate resistance can be achieved. is obtained.
【００３６】（８）本発明の縦型パワーＭＯＳＦＥＴは
、上記（７）のように、ゲート電極上に金属膜が形成さ
れているが、この金属膜はゲート電極を構成するポリシ
リコンに比較して、電気抵抗が小さいＷ−Ｓｉによる低
抵抗層となっていることから、ゲート抵抗の低減はさら
に大きくなる。すなわち、ポリシリコンゲート抵抗は２
０〜３０Ωであり、この上に実施例のようなＷ−Ｓｉ膜
を形成した場合、ゲート抵抗は２〜３Ωとなり、ゲート
抵抗は９０％低減が可能となる。(8) In the vertical power MOSFET of the present invention, as described in (7) above, a metal film is formed on the gate electrode. Since the low-resistance layer is made of W-Si, which has low electrical resistance, the gate resistance can be further reduced. That is, the polysilicon gate resistance is 2
The resistance is 0 to 30Ω, and when a W-Si film as in the embodiment is formed thereon, the gate resistance is 2 to 3Ω, and the gate resistance can be reduced by 90%.
【００３７】（９）上記（１）〜（８）により、本発明
によれば、セルサイズが小さくかつオン抵抗やゲート抵
抗の小さい縦型パワーＭＯＳＦＥＴを安価に製造できる
という効果が得られる。(9) According to the above (1) to (8), according to the present invention, a vertical power MOSFET having a small cell size and low on-resistance and low gate resistance can be manufactured at low cost.
【００３８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
ゲート電極上の低抵抗層はさらに多層にしてゲート抵抗
の低減化を図ってもよい。Although the invention made by the present inventor has been specifically explained above based on examples, the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Needless to say, for example,
The low-resistance layer on the gate electrode may further have multiple layers to reduce the gate resistance.
【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である縦型パ
ワーＭＯＳＦＥＴの製造技術に適用した場合について説
明したが、それに限定されるものではなく、このような
縦型パワーＭＯＳＦＥＴを組み込んだパワーＭＯＳＩＣ
あるいは横型ＭＯＳＦＥＴ，ＩＰＩＣ，ＩＧＢＴ等にも
適用できる。In the above explanation, the invention made by the present inventor was mainly applied to the manufacturing technology of vertical power MOSFETs, which is the field of application in which the invention was made, but the present invention is not limited thereto. A power MOSIC incorporating a vertical power MOSFET such as
Alternatively, it can also be applied to horizontal MOSFETs, IPICs, IGBTs, etc.
【００４０】[0040]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明の縦型パワーＭＯＳＦＥＴは
、ゲート酸化膜上に形成されたゲート電極上に低抵抗層
が設けられることによって、ゲート抵抗の低減が図られ
ている。また、本発明の縦型パワーＭＯＳＦＥＴにあっ
ては、ゲート電極および低抵抗層とソース電極との絶縁
は、前記低抵抗層上の層間絶縁膜およびゲート電極と低
抵抗層の側面に形成された薄い酸化膜および側壁によっ
て高信頼度の基に絶縁されているとともに、前記薄い酸
化膜と側壁による絶縁膜はその厚さが約１μｍと薄く、
従来の３μｍ〜４μｍに対して大幅に小さくなっている
ことから、セルサイズが縮小され、これによってオン抵
抗の低減が図れる。Effects of the Invention A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows. In the vertical power MOSFET of the present invention, the gate resistance is reduced by providing a low resistance layer on the gate electrode formed on the gate oxide film. Further, in the vertical power MOSFET of the present invention, the insulation between the gate electrode and the low resistance layer and the source electrode is formed by forming an interlayer insulating film on the low resistance layer and on the side surfaces of the gate electrode and the low resistance layer. The thin oxide film and sidewalls provide highly reliable insulation, and the thin oxide film and sidewalls have a thickness of about 1 μm.
Since it is significantly smaller than the conventional 3 μm to 4 μm, the cell size is reduced, thereby reducing the on-resistance.
【図１】本発明の一実施例による縦形パワーＭＯＳＦＥ
Ｔの要部断面図である。FIG. 1: Vertical power MOSFE according to an embodiment of the present invention.
It is a sectional view of the main part of T.
【図２】本発明の縦形パワーＭＯＳＦＥＴの要部を示す
斜視図である。FIG. 2 is a perspective view showing the main parts of the vertical power MOSFET of the present invention.
【図３】本発明の縦形パワーＭＯＳＦＥＴの製造に用い
られる半導体基体の断面図である。FIG. 3 is a cross-sectional view of a semiconductor substrate used in manufacturing the vertical power MOSFET of the present invention.
【図４】本発明の縦形パワーＭＯＳＦＥＴの製造におい
て主面にゲート電極，低抵抗層，絶縁膜が選択的に形成
された半導体基体の断面図である。FIG. 4 is a cross-sectional view of a semiconductor substrate on which a gate electrode, a low resistance layer, and an insulating film are selectively formed on the main surface in manufacturing the vertical power MOSFET of the present invention.
【図５】本発明の縦形パワーＭＯＳＦＥＴの製造におい
て、主面にチャネル形成領域が選択的に形成された半導
体基体の断面図である。FIG. 5 is a cross-sectional view of a semiconductor substrate in which a channel formation region is selectively formed on the main surface in manufacturing the vertical power MOSFET of the present invention.
【図６】本発明の縦形パワーＭＯＳＦＥＴの製造におい
て、主面にソース領域が形成された半導体基体の断面図
である。FIG. 6 is a cross-sectional view of a semiconductor substrate in which a source region is formed on the main surface in manufacturing the vertical power MOSFET of the present invention.
【図７】本発明の縦形パワーＭＯＳＦＥＴの製造におい
て前記ゲート電極，低抵抗層および絶縁膜の側面側に薄
い酸化膜が形成された半導体基体の断面図である。FIG. 7 is a cross-sectional view of a semiconductor substrate in which a thin oxide film is formed on the side surfaces of the gate electrode, low resistance layer, and insulating film in manufacturing the vertical power MOSFET of the present invention.
【図８】本発明の縦形パワーＭＯＳＦＥＴの製造におい
て、前記薄い酸化膜の側面に側壁が形成された半導体基
体の断面図である。FIG. 8 is a cross-sectional view of a semiconductor substrate in which side walls are formed on the side surfaces of the thin oxide film in manufacturing the vertical power MOSFET of the present invention.
【図９】従来の縦形パワーＭＯＳＦＥＴの要部断面図で
ある。FIG. 9 is a sectional view of a main part of a conventional vertical power MOSFET.
１…半導体基体、２…エピタキシャル層、３…チャネル
形成領域、４…ソース領域、５…チャネル、６…ドレイ
ン領域、７…ＪＦＥＴ部、８…ゲート酸化膜、９…ゲー
ト電極、１０…層間絶縁膜、１１…ソース電極、１２…
ドレイン電極、１３…セル、１４…ベース領域、１５…
低抵抗層、１６…薄い酸化膜、１７…側壁、２１…ウエ
ハ、２２，２３…マスク。DESCRIPTION OF SYMBOLS 1... Semiconductor base, 2... Epitaxial layer, 3... Channel formation region, 4... Source region, 5... Channel, 6... Drain region, 7... JFET part, 8... Gate oxide film, 9... Gate electrode, 10... Interlayer insulation Film, 11... Source electrode, 12...
Drain electrode, 13... Cell, 14... Base region, 15...
Low resistance layer, 16... thin oxide film, 17... side wall, 21... wafer, 22, 23... mask.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1812091AJPH04256367A (en) | 1991-02-08 | 1991-02-08 | semiconductor element |
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| JP1812091AJPH04256367A (en) | 1991-02-08 | 1991-02-08 | semiconductor element |
| Publication Number | Publication Date |
|---|---|
| JPH04256367Atrue JPH04256367A (en) | 1992-09-11 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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