【０００１】0001
【産業上の利用分野】本発明は、半導体装置のメタル多
層配線において、層間絶縁膜にスルーホールを形成する
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming through holes in an interlayer insulating film in a metal multilayer wiring of a semiconductor device.
【０００２】0002
【従来の技術】従来、半導体装置においてメタル多層配
線は図４に示すように形成される。まず図４（ａ）に示
すように、基板４０１上に第１層メタル配線４０３を形
成する。このメタル配線４０３は膜厚０．５μｍとする
。次に、そのメタル配線４０３を覆って基板４０１上の
全面に図４（ｂ）に示すように層間絶縁膜４０５、例え
ばＣＶＤ膜を約１μｍ厚に形成する。その後、前記層間
絶縁膜４０５に、通常のホトリソ・エッチング工程で図
４（ｃ）に示すように、第１層メタル配線４０３上に内
在するようにスルーホール４０７を形成する。その後、
そのスルーホール４０７を通して前記第１層メタル配線
４０３に接続されるように、図４（ｄ）に示すように第
２層メタル配線４０９を形成する。2. Description of the Related Art Conventionally, metal multilayer interconnections in semiconductor devices are formed as shown in FIG. First, as shown in FIG. 4(a), a first layer metal wiring 403 is formed on a substrate 401. This metal wiring 403 has a film thickness of 0.5 μm. Next, as shown in FIG. 4B, an interlayer insulating film 405, for example, a CVD film, is formed to a thickness of about 1 μm over the entire surface of the substrate 401, covering the metal wiring 403. Thereafter, a through hole 407 is formed in the interlayer insulating film 405 by a normal photolithography/etching process so as to be located above the first layer metal wiring 403, as shown in FIG. 4(c). after that,
A second layer metal interconnect 409 is formed so as to be connected to the first layer metal interconnect 403 through the through hole 407, as shown in FIG. 4(d).
【０００３】このような形成方法において、スルーホー
ル３０７を第１層メタル配線４０３上に内在するように
形成したのは、該スルーホール４０７をフォトリソ・エ
ッチング工程で形成する際にマスクずれが生じても、ス
ルーホール４０７が第１層メタル配線４０３上から外れ
ないようにするためである。もし、スルーホール４０７
がマスクずれで第１層メタル配線４０３上から外れると
、図５に示すようにその外れた部分において深くスルー
ホール４０７が開き、その部分で第２層メタル配線４０
９の段差被覆性が悪化し、断線の恐れがあるから、この
ようなことがないように、第１層メタル配線４０３上の
内側に、ずれに対する余裕を両側にとってスルーホール
４０７を開けるのである。[0003] In this formation method, the through hole 307 is formed so as to be internal to the first layer metal wiring 403 because mask misalignment occurs when the through hole 407 is formed in a photolithography/etching process. This is also to prevent the through hole 407 from coming off the top of the first layer metal wiring 403. If through hole 407
When the through hole 407 comes off from the top of the first layer metal wiring 403 due to mask shift, a deep through hole 407 opens in the part where it came off, as shown in FIG. 5, and the second layer metal wiring 40
In order to prevent this from occurring, the through hole 407 is made inside the first layer metal wiring 403 with a margin for misalignment on both sides.
【０００４】0004
【発明が解決しようとする課題】しかるに、フォトリソ
・エッチング工程で第１層メタル配線２上に内在するよ
うにスルーホール４０７を開ける方法では、上述のよう
に、ずれに対する余裕（内在余裕）が必要となり、その
分、配線幅に対してスルーホール４０７の径が小さくな
り、スルーホール４０７のアスペクト比が大きくなるの
で、この点から、やはり、第２層メタル配線４０９の段
差被覆性が図４（ｄ）の円４１１内で示すように悪くな
るという問題があった。ここで、スルーホール４０７は
所定の大きさを確保して、第１層メタル配線４０３の幅
を広くしてもよいが、配線幅の拡大は微細化に逆行する
ことになる。[Problems to be Solved by the Invention] However, in the method of opening the through hole 407 so as to be inherent in the first layer metal wiring 2 in the photolithography/etching process, as mentioned above, a margin for misalignment (inherent margin) is required. Therefore, the diameter of the through hole 407 becomes smaller relative to the wiring width, and the aspect ratio of the through hole 407 becomes larger. From this point of view, the step coverage of the second layer metal wiring 409 is as shown in FIG. There was a problem that the condition deteriorated as shown in the circle 411 in d). Here, the width of the first layer metal wiring 403 may be increased by ensuring the through hole 407 has a predetermined size, but increasing the wiring width goes against miniaturization.
【０００５】この発明は上記の点に鑑みなされたもので
、上記従来の問題点を解決し得るスルーホールの形成方
法を提供することを目的とする。[0005] The present invention has been made in view of the above points, and an object thereof is to provide a method for forming a through hole that can solve the above conventional problems.
【０００６】[0006]
【課題を解決するための手段】この発明は、スルーホー
ルの形成方法において、下層メタル配線幅と同一径（正
確には底部が同一径）のスルーホールを前記下層メタル
配線上にセルフアラインで安定して形成するようにした
ものである。[Means for Solving the Problems] The present invention provides a method for forming a through hole, in which a through hole having the same diameter as the width of the lower metal wiring (more precisely, the bottom part has the same diameter) is stably aligned on the lower metal wiring. It was designed to be formed by
【０００７】具体的には、まず、下地上に第１配線金属
層、被エッチング膜を順次被着し、この２層を下層配線
パターン状にパターニングする。次に、パターニングさ
れた前記２層を覆って基板上の全面に層間絶縁膜を形成
する。その層間絶縁膜上にレジストパターンを形成し、
そのレジストパターンをマスクとして、層間絶縁膜を膜
厚の途中までエッチングすることにより、この層間絶縁
膜にスルーホールの上部を形成し、その底部に前記パタ
ーニングされた被エッチング膜の表面を露出させる。そ
の後、スルーホール内に露出した被エッチング膜を除去
し、スルーホールを第１配線金属層のパターンまで貫通
させる。この時、被エッチング膜には、層間絶縁膜より
もエッチング速度の遅いものを用いる。Specifically, first, a first wiring metal layer and a film to be etched are sequentially deposited on a base, and these two layers are patterned into a lower wiring pattern. Next, an interlayer insulating film is formed on the entire surface of the substrate, covering the two patterned layers. A resist pattern is formed on the interlayer insulating film,
Using the resist pattern as a mask, the interlayer insulating film is etched halfway through its thickness, thereby forming the upper part of the through hole in the interlayer insulating film, and exposing the surface of the patterned film to be etched at the bottom of the through hole. Thereafter, the film to be etched exposed in the through hole is removed, and the through hole is made to penetrate to the pattern of the first wiring metal layer. At this time, a film whose etching rate is slower than that of the interlayer insulating film is used as the film to be etched.
【０００８】また、上記方法において、層間絶縁膜のエ
ッチングは等方性とすることにより、スルーホールの上
部は、レジストパターン下にアンダーカットによって広
がったテーパー状とする。Furthermore, in the above method, the interlayer insulating film is etched isotropically, so that the upper part of the through hole has a tapered shape that is widened by an undercut below the resist pattern.
【０００９】[0009]
【作用】上記この発明においては、下層配線金属層とと
もに同時に下層配線パターン状にパターニングされた被
エッチング膜を、層間絶縁膜のエッチング後、除去する
ことにより、下層配線金属層パターン（下層メタル配線
）幅と同一径（正確には底部が同一径）にスルーホール
がセルフアラインで開孔される。したがって、下層メタ
ル配線幅が従来と同一だとすると、従来の内在余裕に相
当する分だけスルーホール径を大きくすることができ、
スルーホールのアスペクト比を小さくできるので、スル
ーホールの開孔後形成される上層メタル配線の段差被覆
性が向上する。[Operation] In the above-mentioned invention, by removing the film to be etched which is patterned into a lower wiring pattern at the same time as the lower wiring metal layer after etching the interlayer insulating film, the lower wiring metal layer pattern (lower metal wiring) is removed. A through hole is self-aligned and has the same diameter as the width (more precisely, the bottom has the same diameter). Therefore, if the lower layer metal wiring width is the same as the conventional one, the through hole diameter can be increased by an amount corresponding to the conventional inherent margin.
Since the aspect ratio of the through hole can be reduced, the step coverage of the upper layer metal wiring formed after the through hole is formed is improved.
【００１０】また、層間絶縁膜のエッチングを等方性と
して、それにより形成されるスルーホールの上部を、レ
ジストパターン下にアンダーカットによって広がったテ
ーパー状とすれば、該テーパーによって上層メタル配線
の段差被覆性がより向上する。Furthermore, if the etching of the interlayer insulating film is made isotropic and the upper part of the through hole formed thereby is formed into a tapered shape that expands by undercutting under the resist pattern, the step of the upper layer metal wiring will be removed by the taper. Coverability is further improved.
【００１１】[0011]
【実施例】実施例１以下本発明の第１の実施例を図１を
参照して説明する。Embodiments Embodiment 1 Below, a first embodiment of the present invention will be described with reference to FIG.
【００１２】まず図１（ａ）に示すように、素子形成が
完了した基板１０１上の全面に第１層メタル配線金属層
１０３を例えば０．５μｍ厚に形成し、さらにその上の
全面にＣＶＤ酸化膜１０５を同じく０．５μｍ厚に被着
させる。First, as shown in FIG. 1(a), a first metal wiring metal layer 103 is formed to a thickness of, for example, 0.5 μm on the entire surface of the substrate 101 on which element formation has been completed, and then a CVD layer is formed on the entire surface. An oxide film 105 is also deposited to a thickness of 0.5 μm.
【００１３】次に、そのＣＶＤ酸化膜１０５と第１層メ
タル配線金属層１０３の２層を通常のフォトリソ・エッ
チング技術により図１（ｂ）に示すように第１層メタル
配線パターン状にパターニングする。これにより、第１
層メタル配線金属層１０３は第１層メタル配線１０３ａ
となる。Next, the two layers, the CVD oxide film 105 and the first layer metal wiring layer 103, are patterned into a first layer metal wiring pattern as shown in FIG. 1(b) using normal photolithography and etching techniques. . This allows the first
Layer metal wiring metal layer 103 is first layer metal wiring 103a
becomes.
【００１４】その後、パターニングされた前記ＣＶＤ酸
化膜１０５と第１層メタル配線１０３ａを覆うように、
基板１０１上の全面に図１（ｃ）に示すようにポリイミ
ド膜１０７を形成する。このポリイミド膜１０７はポリ
イミドのスピン塗布と、例えば３００℃、１時間のキュ
アにより形成され、膜厚は１．５μｍ、表面は平坦に形
成される。[0014] After that, so as to cover the patterned CVD oxide film 105 and the first layer metal wiring 103a,
A polyimide film 107 is formed on the entire surface of the substrate 101 as shown in FIG. 1(c). This polyimide film 107 is formed by spin coating polyimide and curing at 300° C. for 1 hour, for example, to have a thickness of 1.5 μm and a flat surface.
【００１５】次に、そのポリイミド膜１０７上に、通常
のホトリソ技術にて図１（ｄ）に示すようにレジストパ
ターン１０９を形成する。このレジストパターン１０９
は、スルーホール形成部分に開口部１１１を有する。Next, a resist pattern 109 is formed on the polyimide film 107 by ordinary photolithography as shown in FIG. 1(d). This resist pattern 109
has an opening 111 in the through hole forming portion.
【００１６】しかる後、そのレジストパターン１０９を
マスクとして、前記開口部１１１を通してポリイミド膜
１０７をその膜厚の途中までエッチングすることにより
、このポリイミド膜１０７にスルーホールの上部１１３
ａを形成し、かつその底部に前記パターニングされたＣ
ＶＤ酸化膜１０５の表面を露出させる。この時、ポリイ
ミド膜１０７のエッチング法としては、Ｏ２ プラズマ
による等方性エッチングを用いる。この等方性エッチン
グを用いることにより、図１（ｄ）に示すようにアンダ
ーカットがレジストパターン１０９の下に生じるので、
前記開口部１１１の幅をＣＶＤ酸化膜１０５のパターン
幅と同一とし、アライメント精度（±０．５μｍ）で開
口部１１１のズレが生じても、スルーホール上部１１３
ａの底部に前記パターニングされたＣＶＤ酸化膜１０５
の表面全幅を露出させることができる。また、アンダー
カットによって、スルーホールの上部１１３ａはテーパ
ー状に形成される。また、ポリイミド膜１０７をエッチ
ングした際の深さのバラツキは、ＣＶＤ酸化膜１０５の
膜厚内で許容できる。Thereafter, using the resist pattern 109 as a mask, the polyimide film 107 is etched to the middle of its film thickness through the opening 111, thereby forming the upper part 113 of the through hole in the polyimide film 107.
a and the patterned C on the bottom thereof.
The surface of the VD oxide film 105 is exposed. At this time, as the etching method for the polyimide film 107, isotropic etching using O2 plasma is used. By using this isotropic etching, an undercut is generated under the resist pattern 109 as shown in FIG. 1(d).
The width of the opening 111 is made the same as the pattern width of the CVD oxide film 105, and even if the opening 111 is misaligned due to alignment accuracy (±0.5 μm), the upper part 113 of the through hole
The patterned CVD oxide film 105 is on the bottom of a.
The entire width of the surface can be exposed. Further, due to the undercut, the upper part 113a of the through hole is formed into a tapered shape. Furthermore, variations in depth when etching the polyimide film 107 can be tolerated within the thickness of the CVD oxide film 105.
【００１７】しかる後、スルーホールの上部１１３ａ内
に露出しているＣＶＤ酸化膜１０５を選択的に除去する
ことにより、前記スルーホールの上部１１３ａを図１（
ｅ）に示すように第１層メタル配線１０３ａまで貫通さ
せる。これにより、スルーホール１１３が完成する。このスルーホール１１３は、前記ＣＶＤ酸化膜１０５の
除去により、底部が、第１層メタル配線１０３ａの幅と
同一径で該第１層メタル配線１０３ａ上にセルフアライ
ンで開孔されることになる。Thereafter, by selectively removing the CVD oxide film 105 exposed in the upper part 113a of the through hole, the upper part 113a of the through hole is removed as shown in FIG.
As shown in e), it is penetrated to the first layer metal wiring 103a. Through this, the through hole 113 is completed. By removing the CVD oxide film 105, the through hole 113 is formed in a self-aligned manner on the first layer metal interconnect 103a with the bottom having the same diameter as the width of the first layer metal interconnect 103a.
【００１８】しかる後、前記レジストパターン１０９を
除去した後、前記スルーホール１１３を通して第１層メ
タル配線１０３ａに接続される第２層メタル配線１１５
を通常の方法で図１（ｆ）に示すように形成する。After that, after removing the resist pattern 109, a second layer metal wiring 115 is connected to the first layer metal wiring 103a through the through hole 113.
is formed by a conventional method as shown in FIG. 1(f).
【００１９】なお、以上の一実施例において、層間絶縁
膜であるポリイミド膜１０７を等方性エッチング法でエ
ッチングしたのは、図１（ｄ）に示すようにアンダーカ
ットによるスルーホール上部１１３ａの広がりとテーパ
ーを期待してであるが、これらを期待しない場合は異方
性エッチングとすることもできる。異方性エッチングの
場合は、レジストパターン１０９の開口部１１１の幅を
、ＣＶＤ酸化膜１０５のパターンの幅より幾分広く形成
することにより、マスクずれがあっても、スルーホール
上部１１３ａの底部にＣＶＤ酸化膜１０５の表面全幅を
必ず露出させることができる。In the above embodiment, the polyimide film 107, which is an interlayer insulating film, is etched by an isotropic etching method, as shown in FIG. However, if these are not expected, anisotropic etching can be used. In the case of anisotropic etching, the width of the opening 111 of the resist pattern 109 is formed to be somewhat wider than the width of the pattern of the CVD oxide film 105, so that even if there is mask misalignment, the bottom of the through-hole upper part 113a can be etched. The entire width of the surface of the CVD oxide film 105 can be exposed without fail.
【００２０】また、上記一実施例では、第１層メタル配
線金属層１０３とともに第１層メタル配線パターン状に
パターニングされる絶縁膜（第１の絶縁膜）としてＣＶ
Ｄ酸化膜、層間絶縁膜（第２の絶縁膜）としてポリイミ
ド膜を使用したが、これはこの２種類だとエッチング速
度差を大きく得られるためであるが、他の膜の使用も可
能である。Further, in the above embodiment, CV is used as an insulating film (first insulating film) that is patterned into a first-layer metal wiring pattern together with the first-layer metal wiring metal layer 103.
A polyimide film was used as the D oxide film and the interlayer insulating film (second insulating film) because these two types provide a large difference in etching speed, but other films can also be used. .
【００２１】また、本発明の第２の実施例として、図２
に示すように、第１の実施例の第１の絶縁膜の代わりに
、高融点金属、第２の絶縁膜にＣＶＤ酸化膜１１９を用
い、第１の実施例と同様のプロセスでスルーホールを形
成できる。この場合、高融点金属としては、Ｔｉ−Ｗ１
１７を用いた場合の例である。Further, as a second embodiment of the present invention, FIG.
As shown in the figure, a high melting point metal is used instead of the first insulating film in the first embodiment, and a CVD oxide film 119 is used as the second insulating film, and through holes are formed in the same process as in the first embodiment. Can be formed. In this case, the high melting point metal is Ti-W1
17 is used.
【００２２】また、本発明の第３の実施例を図３を用い
て説明する。Further, a third embodiment of the present invention will be explained using FIG. 3.
【００２３】まず、図３（ａ）に示すように、基板３０
１上に第１層メタル配線３０３を０．５μｍの膜厚で、
その上にＴｉ−Ｗ層３０５を０．５μｍの膜厚で順次形
成する。First, as shown in FIG. 3(a), the substrate 30
1, a first layer metal wiring 303 is formed with a film thickness of 0.5 μm,
A Ti--W layer 305 is sequentially formed thereon to a thickness of 0.5 μm.
【００２４】次に、図３（ｂ）に示すように、ＣＶＤ酸
化膜３０７を１．５μｍの膜厚で形成した後、エッチバ
ックの犠牲膜としてのレジスト３０９を１μｍ塗布し表
面を平坦化する。Next, as shown in FIG. 3(b), after forming a CVD oxide film 307 with a thickness of 1.5 μm, a resist 309 as a sacrificial film for etchback is applied to a thickness of 1 μm to flatten the surface. .
【００２５】次に、図３（ｃ）に示すように全面エッチ
ングして、ＣＶＤ酸化膜３０７表面を平坦化する。この
時のエッチングレートはＣＶＤ酸化膜：レジスト＝１：
２である。Next, as shown in FIG. 3C, the entire surface is etched to planarize the surface of the CVD oxide film 307. The etching rate at this time is CVD oxide film: resist = 1:
It is 2.
【００２６】次に、図３（ｄ）に示すように、配線幅よ
り若干大きめに、例えば、マスク合わせ余裕程度（＝０
．５μｍ）、配線幅にオーバーラップした開口部３１１
をレジスト３０９を用いて、異方性エッチングのＲＩＥ
エッチングにより形成する。これにより、Ｔｉ−Ｗ層３
０５が露出する。Next, as shown in FIG. 3(d), the width is slightly larger than the wiring width, for example, to the extent of mask alignment margin (=0
．． 5 μm), opening 311 that overlaps the wiring width
Anisotropic etching RIE using resist 309
Formed by etching. As a result, the Ti-W layer 3
05 is exposed.
【００２７】次に、図３（ｅ）に示すように、露出した
Ｔｉ−Ｗ層３０５を選択的に除去した後、第２層メタル
配線３１３を形成する。Next, as shown in FIG. 3E, after selectively removing the exposed Ti--W layer 305, a second layer metal wiring 313 is formed.
【００２８】[0028]
【発明の効果】以上詳細に説明したように、この発明の
方法によれば、下層第１金属層とともに同時にパターニ
ングされた被エッチング膜を、層間絶縁膜のエッチング
後、除去することにより、下層第１金属層パターン（下
層メタル配線）幅と同一径（正確には底部が同一径）に
スルーホールをセルフアラインで開孔できる。したがっ
て、下層メタル配線幅が従来と同一だとすると、従来の
内在余裕に相当する分だけスルーホール径を大きくする
ことができ、スルーホールのアスペクト比を小さくでき
る。例えば２μｍ幅の下層メタル配線上に従来例として
スルーホールを内在して開孔しようとした場合、フォト
アライメント精度から片側０．５μｍの余裕が必要であ
れば両側で１μｍ要し、１μｍ□（２μｍ−１μｍ）の
スルーホールを開孔しなければならず、層間絶縁膜の膜
厚が１μｍとすれば、スルーホールのアスペクト比は１
（１／１）となるが、この発明の場合は、２μｍ幅の下
層メタル配線上に２μｍ□のスルーホール形成が可能と
なり、アスペクト比は０．５（１／２）に低減される。そして、このようにアスペクト比が小さくなるので、こ
の発明によれば、上層メタル配線の段差被覆性を向上さ
せることができる。As described above in detail, according to the method of the present invention, the film to be etched, which has been patterned simultaneously with the lower first metal layer, is removed after etching the interlayer insulating film, thereby removing the etched film that has been patterned simultaneously with the lower first metal layer. Through-holes can be self-aligned to have the same diameter as the width of one metal layer pattern (lower layer metal wiring) (more precisely, the bottom has the same diameter). Therefore, if the lower layer metal wiring width is the same as the conventional one, the diameter of the through hole can be increased by an amount corresponding to the conventional inherent margin, and the aspect ratio of the through hole can be reduced. For example, if you are trying to open a through hole on the lower metal wiring with a width of 2 μm as in the conventional example, if a margin of 0.5 μm on one side is required due to photo alignment accuracy, 1 μm is required on both sides, and 1 μm (2 μm) is required on both sides. If the thickness of the interlayer insulating film is 1 μm, the aspect ratio of the through hole is 1 μm.
(1/1), but in the case of the present invention, it is possible to form a 2 μm square through hole on a 2 μm wide lower layer metal wiring, and the aspect ratio is reduced to 0.5 (1/2). Since the aspect ratio is thus reduced, according to the present invention, the step coverage of the upper layer metal wiring can be improved.
【００２９】また、層間絶縁膜のエッチングを等方性と
して、それにより形成されるスルーホールの上部を、レ
ジストパターン下にアンダーカットによって広がったテ
ーパー状とすることにより、より上層メタル配線の段差
被覆性を向上させることができる。Furthermore, by making the etching of the interlayer insulating film isotropic and making the upper part of the through hole formed thereby a tapered shape that spreads by undercutting under the resist pattern, it is possible to further cover the step of the upper layer metal wiring. can improve sex.
【００３０】また、この発明では、層間絶縁膜のエッチ
ングは、第２の金属層の表面が露出するまでであるので
、アライメントズレによりズレて層間絶縁膜がエッチン
グされても、そのずれた部分でエッチングが深くなるよ
うなことはない。したがって、エッチングが一部深く行
われて、その部分で上層メタル配線の段差被覆性が悪化
するということも防止できる。Furthermore, in this invention, the interlayer insulating film is etched until the surface of the second metal layer is exposed, so even if the interlayer insulating film is etched due to misalignment, the deviated portion will not be etched. There is no deep etching. Therefore, it is also possible to prevent the etching from being performed deeply in a part and the step coverage of the upper layer metal wiring being deteriorated in that part.
【００３１】このように、この発明によれば、上層メタ
ル配線の段差被覆性を大幅に向上させることができ、信
頼性の高いメタル多層配線形成が可能となる。As described above, according to the present invention, the step coverage of the upper layer metal wiring can be greatly improved, and highly reliable metal multilayer wiring can be formed.
【００３２】また被エッチング膜を高融点金属で形成し
た場合は、フォトリソ工程の露光時に生じるノッチ（段
差部から反射によるレジストパターンの一部欠落）が抑
えられるという効果も有する。In addition, when the film to be etched is formed of a high-melting point metal, there is also the effect that notches (partial missing of the resist pattern due to reflection from the stepped portion) that occur during exposure in the photolithography process can be suppressed.
【図１】本発明の第１の実施例を示す工程図[Fig. 1] Process diagram showing the first embodiment of the present invention
【図２】本
発明の第２の実施例を示す工程図[Fig. 2] Process diagram showing a second embodiment of the present invention
【図３】本発明の第３
の実施例を示す工程図[Figure 3] Third aspect of the present invention
A process diagram showing an example of
【図４】従来の技術を示す工程図[Figure 4] Process diagram showing conventional technology
【図５】従来の技術の問題点を示す図[Figure 5] Diagram showing problems with conventional technology
１０１ 基板１０３ 第１層メタル配線金属層１０５
ＣＶＤ酸化膜１０３ａ 第１層メタル配線１０７ ポリイミド膜１０９ レジストパターン１１１ 開口部１１３ａ スルーホールの上部１１３ スルーホール１１５ 第２層メタル配線101 Substrate 103 First layer metal wiring metal layer 105
CVD oxide film 103a First layer metal wiring 107 Polyimide film 109 Resist pattern 111 Opening 113a Upper part of through hole 113 Through hole 115 Second layer metal wiring
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9221891AJPH04218946A (en) | 1990-08-03 | 1991-04-23 | Formation of through hole |
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| JP2-205069 | 1990-08-03 | ||
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008503073A (en)* | 2004-06-18 | 2008-01-31 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Manufacturing method of layer structure |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008503073A (en)* | 2004-06-18 | 2008-01-31 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Manufacturing method of layer structure |
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