【発明の詳細な説明】産業上の利用分野本発明（よ 電子工業における半導体装置に関するもの
であり、特に薄膜トランジスターを用いたＥ／Ｄ （エ
ンハンスメント／デプレッション）形インバーターの製
造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a semiconductor device in the electronics industry, and in particular to a method of manufacturing an E/D (enhancement/depression) type inverter using thin film transistors.
従来の技術従来の薄膜トランジスターを用いたＥ／Ｄ形イレインバ
ーター造工程において（主 イオン注入によるソース・
ドレイン形成後、 ＶＴＲ制御のためのイオン注入をレ
ジスト等のマスクを用いて更に選択的に行しく 動作形
の異なるＴＰＴを形成ＬＥＺＤ形インバインバーターし
ていた発明が解決しようとする課題従来のＥ／Ｄ形イレインバーター造方法ではソース・ド
レイン形成及びＶＴＲ制御のために ２回の条件の異な
るイオン注入工程を行なわなければならずミ 工程が複
雑になるという課題や、ＶＴＲ制御のためのイオン注入
で（よ 保護層やゲート電極を通してチャンネル部にＰ
やＡｓ等のイオンを注入しなげればならないことから、
イオンのエネルギーを１００ｋｅＶ以上に高くしなけれ
はならないという課題があっ九課題を解決するための手段同−基体上に ゲート電極 ゲート絶縁膜 半導体薄膜
Ｒｐ＋σ以上の膜厚の保護膜及びＲｐ以下の膜厚の保
護膜を形成し 前記保護膜をマスクとして、ＩＩＴ族の
元素及び水素を含む気体の放電分解により生成したイオ
ンを加速して前記半導体薄膜に照射・注入する。Conventional technology In the manufacturing process of E/D type inverter using conventional thin film transistors (mainly source/drain by ion implantation)
After the drain is formed, ion implantation for VTR control is further selectively performed using a mask such as a resist, forming TPTs with different operating types. The D-type inverter fabrication method requires two ion implantation steps with different conditions for source/drain formation and VTR control, which makes the process complicated, and the ion implantation process for VTR control is difficult. (Inject P into the channel area through the protective layer and gate electrode.)
Because it is necessary to implant ions such as and As,
There is a problem that the energy of ions must be increased to 100 keV or more.Means for solving the problem: Gate electrode Gate insulating film Semiconductor thin film Protective film with a film thickness of Rp+σ or more and a film thickness of Rp or less Using the protective film as a mask, ions generated by discharge decomposition of a gas containing an IIT group element and hydrogen are accelerated and irradiated and implanted into the semiconductor thin film.
また 同−基体上に ゲート電極 ゲート絶縁膜 半導
体薄膜を形成し、前記半導体薄膜上に残したＲｐ＋σ以
上の膜厚のレジスト及びＲｐ以下の膜厚のレジストをマ
スクとして、ＩＩＩ族の元素及び水素を含む気体の放電
分解により生成したイオンを加速して前記半導体薄膜に
照射・注入する。Further, a gate electrode, a gate insulating film, and a semiconductor thin film are formed on the same substrate, and using the resist with a film thickness of Rp+σ or more and the resist with a film thickness of Rp or less left on the semiconductor thin film as masks, Group III elements and hydrogen are applied. Ions generated by discharge decomposition of the contained gas are accelerated and irradiated/injected into the semiconductor thin film.
また 同−基体上にゲート電極 ゲート絶縁膜半導体薄
膜 Ｒｐ以下の膜厚の保護膜を形成し前記保護膜の一部
の上に前記保護膜との膜厚の合計がＲｐ＋σ以上となる
ような膜厚のレジストを残し 前記保護膜及び前記レジ
ストをマスクとして、ＩＩＩ族の元素及び水素を含む気
体の放電分解により生成したイオンを加速して前記半導
体薄膜に照射・注入する。In addition, on the same substrate, a protective film having a thickness of not more than gate electrode, gate insulating film, and semiconductor thin film is formed, and a film whose total thickness with the protective film is not less than Rp+σ is formed on a part of the protective film. Leaving a thick resist, and using the protective film and the resist as a mask, ions generated by discharge decomposition of a gas containing a group III element and hydrogen are accelerated and irradiated and implanted into the semiconductor thin film.
ここで、Ｒｐは前記イオンの照射・注入条件における水
素イオンの前記保護絶縁膜及びレジスト中での平均の注
入深さ、 σは前記注入深さの標準偏差である。Here, Rp is the average implantation depth of hydrogen ions in the protective insulating film and resist under the ion irradiation/implantation conditions, and σ is the standard deviation of the implantation depth.
作用薄膜トランジスターのソース・ドレイン領域を形成する
際に 水素イオンの平均の注入深さ（Ｒｐ）及び注入深
さの標準偏差（σ）に対して、Ｒｐ＋σ以上の膜厚の保
護膜とＲｐ以下の膜厚の保護膜 或は半導体薄膜上にＲ
ｐ＋σよりも大きな膜厚のレジストとＲｐ以下の膜厚の
レジスト、或は膜厚の合計かＲｐ＋σよりも大きい保護
膜とレジストとＲｐ以下の膜厚の保護膜を各々残し そ
れらをマスクとして不純物を含む気体を放電分解して生
成したイオンを加速して照射・注入することにより、最
も平均の注入深さの長い水素がゲート絶縁膜及び半導体
薄膜界面に達する量を制御することによって、 １回の
ドーピングで動作形（エンハンスメント或はデプレッシ
ョン）の異なる薄膜トランジスターを形成Ｌ Ｅ／Ｄ
形のインバーターを作製することができる。When forming the source/drain regions of a working thin film transistor, a protective film with a thickness of Rp + σ or more and a protective film with a thickness of Rp or less are used for the average implantation depth (Rp) and standard deviation of implantation depth (σ) of hydrogen ions. Thick protective film or R on semiconductor thin film
A resist with a thickness greater than p + σ and a resist with a thickness less than Rp, or a protective film and resist with a thickness greater than the total film thickness or Rp + σ, and a protective film with a thickness less than Rp are left respectively, and these are used as masks to remove impurities. By accelerating irradiation and implantation of ions generated by discharge decomposition of the contained gas, the amount of hydrogen with the longest average implantation depth reaching the gate insulating film and semiconductor thin film interface is controlled. Forming thin film transistors with different operation types (enhancement or depletion) by doping L E/D
It is possible to create a shaped inverter.
実施例以下図面を用いて本発明についてさらに詳しく説明する
。EXAMPLES The present invention will be explained in more detail below with reference to the drawings.
第１図（よ 本発明に係る半導体装置の製造方法を実施
するプラズマ処理装置の概略構成図である。FIG. 1 is a schematic configuration diagram of a plasma processing apparatus that implements a method for manufacturing a semiconductor device according to the present invention.
ガス導入管１０３から導入されベ ガスボンベ１０５−
Ａのホスフィン（ＰＨ３）等のドーピングガ人 及びガ
スボンベ１０５−Ｂの水素（Ｈ２）との混合ガスを、高
周波電極１０７によって放電室１０１に供給する高周波
電力 及び電磁石１０８によって供給される磁場を用い
て放電分解し 生じた高励起のプラズマ１０９中のイオ
ンを、第１及び第２の電極１１０，１１１に印加される
直流電圧によって加速し 基板室１０２内の基板台１１
６上の半導体基板１１７などの試料に注入・ドーピング
を行うものである。このとき、試料に照射注入されるイ
オンのうちで、最も試料に深く注入されるイオンは水素
イオンである。A gas cylinder 105- is introduced from the gas introduction pipe 103.
A mixed gas of doping gas such as phosphine (PH3) in A and hydrogen (H2) in a gas cylinder 105-B is supplied to the discharge chamber 101 by a high-frequency electrode 107 using high-frequency power and a magnetic field supplied by an electromagnet 108. Ions in the highly excited plasma 109 generated by discharge decomposition are accelerated by a DC voltage applied to the first and second electrodes 110 and 111, and the ions are accelerated to the substrate table 11 in the substrate chamber 102.
In this method, a sample such as a semiconductor substrate 117 on a semiconductor substrate 6 is implanted and doped. At this time, among the ions that are irradiated and implanted into the sample, the ions that are most deeply implanted into the sample are hydrogen ions.
なお発明者ら（友 このような装置（基板室内の基板台
の直径−３２ｃｍ）を用いて、 ９枚の３インチシリコ
ンウェハーに一括して不純物のドーピングを行ったとこ
へ シート抵抗で測定したドーピングの均一性が±３％
と、大面積に対する均一なドーピング及びプラズマ処理
が行えることを実験により確言忍している。In addition, the inventors (friend) used such a device (the diameter of the substrate stand in the substrate chamber is -32 cm) to dope impurities into nine 3-inch silicon wafers at once.Doping measured by sheet resistance Uniformity of ±3%
It has been confirmed through experiments that uniform doping and plasma treatment can be performed over a large area.
第２図（訳 本発明に係る半導体装置の製造方法の第１
実施例の工程概略断面図である。ガラス等の基体２０１
＋に 形成されたゲート電極２０２−ａ、ｂの上（ζ
プラズマＣＶＤ法により、窒化シリコンあるいは酸化シ
リコン等からなるゲート絶縁膜２０３、非晶質シリコン
薄膜２０４、窒化シリコンあるいは酸化シリコン等から
なる保護絶縁膜を堆積する。このとき、保護絶縁膜２０
５−ａの膜厚は後にイオン照射する際の条件で水素の平
均の注入深さよりも小さい膜束 保護絶縁膜２０５−ｂ
の膜厚は後にイオン照射する際の条件で水素の平均の注
入深さよりも十分大きい膜厚にしている。以上のように
パターニングした保護絶縁膜（２０５−ａ、 ｂ）を
マスクとして、第３図の装置を用いてリン（Ｐ）及び水
素を含むイオン２０６を非晶質シリコン（２０４）に打
ち込んでドーピングし ソース・ドレイン領域となるｎ
型のドーピング層２０７を形成する。このとき同時に注
入される水素（よ 保護絶縁膜（２０５−ａ）を介して
半導体膜（２０４）及びゲート絶縁膜（２０３）の界面
まで注入されるた敦 水素の注入層２０８が形成される
。FIG.
It is a process outline sectional view of an example. Substrate 201 such as glass
On the gate electrodes 202-a and 202-b formed on + (ζ
A gate insulating film 203 made of silicon nitride or silicon oxide, an amorphous silicon thin film 204, and a protective insulating film made of silicon nitride or silicon oxide are deposited by plasma CVD. At this time, the protective insulating film 20
The film thickness of 5-a is smaller than the average implantation depth of hydrogen under the conditions for later ion irradiation. Protective insulating film 205-b
The film thickness is set to be sufficiently larger than the average hydrogen implantation depth under the conditions for later ion irradiation. Using the protective insulating films (205-a, b) patterned as described above as masks, ions 206 containing phosphorus (P) and hydrogen are implanted into the amorphous silicon (204) using the apparatus shown in FIG. 3 for doping. n, which becomes the source/drain region
A type doping layer 207 is formed. At this time, an implanted layer 208 of hydrogen is formed, which is implanted at the same time through the protective insulating film (205-a) to the interface between the semiconductor film (204) and the gate insulating film (203).
第３図（ｉ 本発明に係る半導体装置の第２実施例の工
程概略断面図である。ガラス等の基体３０１」二に 形
成されたゲート電極３０２−ａ、、ｂの上に プラズマ
ＣＶＤ法により、ゲート絶縁膜３０３、非晶質シリコン
薄膜３０４を堆積する。この後レジストを非晶質シリコ
ン薄膜３０４上に塗布し フォトリソ工程によってパタ
ーニングする。FIG. 3 (i) is a schematic cross-sectional view of the process of the second embodiment of the semiconductor device according to the present invention. , a gate insulating film 303, and an amorphous silicon thin film 304. After that, a resist is applied on the amorphous silicon thin film 304 and patterned by a photolithography process.
なおレジスト３０５−ａの膜厚は 後にイオン照射する
際の条件で水素の平均の注入深さよりも小さい膜限 １
ノジスｌ−３０５−ｂの膜厚は後にイオン照射する際の
条件で水素の平均の注入深さよりも十分大きい膜厚にし
ている。以上のようにパターニングしたレジスト（３０
５−ａ、 ｂ）をマスクとして、第３図の装置を用い
てリン（Ｐ）及び水素を含むイオン３０６を非晶質シリ
コン（３０４）に打ち込んでドーピングし ソース・ド
レイン領域となるｎ型のドーピング層３０７を形成する
。このとき同時に注入される水素力（保護絶縁膜（３０
５−ａ）を介して半導体膜（３０４）及びゲート絶縁膜
（３０３）との界面まで注入されるたぬ 水素の注入層
３０８が形成される。Note that the film thickness of the resist 305-a is set to a film limit smaller than the average implantation depth of hydrogen under the conditions for later ion irradiation.
The film thickness of Nogis 1-305-b is set to be sufficiently larger than the average implantation depth of hydrogen under the conditions for later ion irradiation. The resist patterned as above (30
Using 5-a and b) as masks, ions 306 containing phosphorus (P) and hydrogen are implanted into the amorphous silicon (304) using the apparatus shown in Fig. 3 to dope the n-type silicon, which will become the source/drain region. A doping layer 307 is formed. Hydrogen force (protective insulating film (30
A hydrogen implantation layer 308 is formed which is injected to the interface between the semiconductor film (304) and the gate insulating film (303) through 5-a).
第４図（よ 本発明に係る半導体装置の第３実施例の工
程概略断面図である。ガラス等の基体４０１上に 形成
されたゲート電極４０２−ａ、ｂの上に プラズマＣＶ
Ｄ法により、ゲート絶縁膜４０３、非晶質シリコン薄膜
４０４、保護絶縁膜を堆積する。このとき、保護絶縁膜
４０５−ａ、ｂの膜厚は後にイオン照射する際の条件で
水素の平均の注入深さよりも小さい膜厚にしており、保
護絶縁膜４０５−ｂ上にはレジスト４０６が残されてい
る。以上のようにパターニングした保護絶縁膜（４０５
−ａ、 ｂ）及びレジスト（４０６）をマスクとして
、第１図の装置を用いてリン（Ｐ）及び水素を含むイオ
ン４０７を非晶質シリコン（４０４）に打ち込んでドー
ピングし ソース・ドレ・イン領域となるｎ型のドーピ
ング層４０８を形成する。このとき同時に注入される水
素（友 保護絶縁膜（４０５−’ａ）を介して半導体膜
（４０４）及びゲート絶縁膜（４０３）との界面まで注
入されるた敢 水素の注入層３０８が形成される。FIG. 4 is a schematic sectional view of the process of the third embodiment of the semiconductor device according to the present invention. Plasma CV
A gate insulating film 403, an amorphous silicon thin film 404, and a protective insulating film are deposited by method D. At this time, the thickness of the protective insulating films 405-a and 405-b is set to be smaller than the average implantation depth of hydrogen under the conditions for later ion irradiation, and the resist 406 is placed on the protective insulating film 405-b. left behind. The protective insulating film (405
-a, b) and the resist (406) as masks, ions 407 containing phosphorus (P) and hydrogen are implanted into the amorphous silicon (404) using the apparatus shown in FIG. 1 to dope the source, drain, and in. An n-type doped layer 408 that will become a region is formed. At this time, hydrogen is injected at the same time through the protective insulating film (405-'a) to the interface with the semiconductor film (404) and the gate insulating film (403), forming a hydrogen injection layer 308. Ru.
第５図（よ 本発明に係る半導体装置の製造方法によっ
て作製された個々の薄膜トランジスターのゲート電圧−
ドレイン電流特性を示した図である。FIG. 5 (gate voltage of each thin film transistor manufactured by the method of manufacturing a semiconductor device according to the present invention)
FIG. 3 is a diagram showing drain current characteristics.
なおこの図において実線（よ 保護膜の膜厚かＲｐ→−
３σの薄膜トランジスター、点線は保護膜の膜厚がＲｐ
の薄膜トランジスターである。図から明らかなように
保護膜の膜厚かＲｐで、半導体膜及びゲート絶縁膜界面
まで水素が注入されることにより、Ｄ形の薄膜トランジ
スターが作製できる。In this figure, the solid line (the thickness of the protective film, Rp→-
3σ thin film transistor, dotted line indicates protective film thickness Rp
It is a thin film transistor. As is clear from the figure
A D-type thin film transistor can be manufactured by injecting hydrogen to the interface between the semiconductor film and the gate insulating film to a thickness Rp of the protective film.
ずなわち本発明のように水素及び 族の元素を含むイオ
ンを用いた１回のドーピングてミ 同一基板ＩＯ−上に動作形（エンハンスメント或はデプレッション）の
異なる薄膜トランジスターを作製できることが確言忍さ
れ九第６図は本発明によって作製した半導体装置の第３実施
例の完成断面皿 第７図は本発明によって作製した半導
体装置の第３実施例の完成上面図である。第４図に示す
工程の後、保護膜（４０５−ａ）上のレジスト（４０６
）を除去し 半導体層（４０４）及びドーピング層（４
０９）を個々の薄膜トランジスターに島分離する。ゲー
ト電極（４０２−ａ、 ｂ）とコンタクトが取れるよ
うにゲート絶縁膜（４０３）を開孔Ｌ Ａ１等の電極
金属を堆積する。そしてフォトリソ及びエツチングによ
って、ＶＤＤ電極４１１−ａ、ＶＩＮ電極４１１−ｂ、
ＧＮＤ電極４１１−Ｃ１及びＤ形ＴＦＴのソース電極
Ｄ形ＴＦＴのゲート電極 Ｅ形ＴＰＴのドレイン電極を
接続したＶＯＵＴ電極４１１−ｄを形成し インバータ
を作製する。In other words, it is confirmed that thin film transistors with different operating types (enhancement or depletion) can be fabricated on the same substrate IO- by one-time doping using ions containing hydrogen and elements of group 2 as in the present invention. 9. FIG. 6 is a completed cross-sectional plate of a third embodiment of a semiconductor device manufactured according to the present invention. FIG. 7 is a completed top view of a third embodiment of a semiconductor device manufactured according to the present invention. After the process shown in FIG. 4, the resist (406) on the protective film (405-a) is
) is removed, and the semiconductor layer (404) and doping layer (404) are removed.
09) into individual thin film transistors. Electrode metal is deposited on the gate insulating film (403) through openings L A1 and the like so that contact can be made with the gate electrodes (402-a, b). Then, by photolithography and etching, the VDD electrode 411-a, the VIN electrode 411-b,
GND electrode 411-C1 and source electrode of D-type TFT
A VOUT electrode 411-d connected to the gate electrode of the D-type TFT and the drain electrode of the E-type TPT is formed to produce an inverter.
第８図は本発明によって作製した半導体装置（第６図）
の入力電圧（ＶＩＮ）波形及び出力電圧（Ｖ ０ＵＴ）
波形を示したものである。良好なインバーター特性が得
られており、本発明により１回のドーピング工程のみで
Ｅ／Ｄ形イレインバーター易に製造できる。FIG. 8 shows a semiconductor device manufactured according to the present invention (FIG. 6)
Input voltage (VIN) waveform and output voltage (V 0UT)
This shows the waveform. Good inverter characteristics have been obtained, and according to the present invention, an E/D type inverter can be easily manufactured with only one doping step.
発明の効果本発明によれば 最も平均の注入深さの長い水素がゲー
ト絶縁膜及び半導体薄膜界面に達する量を制御して、
１回のドーピングで同一基板上に動作形の異なる薄膜ト
ランジスターを形成Ｌ Ｅ／Ｄ形のインバーターを容
易に作製することができる。Effects of the Invention According to the present invention, by controlling the amount of hydrogen having the longest average implantation depth reaching the gate insulating film and the semiconductor thin film interface,
Thin film transistors with different operating types can be formed on the same substrate by one doping process.LE/D type inverters can be easily manufactured.
まｆ、＝ ＥｌＤ形の制御に最も平均の注入深さの長
い水素イオンを用いることから、イオンのエネルギーか
１０ｋｅｖ程度と低く、製造装置のコストが小さい。Since hydrogen ions having the longest average implantation depth are used to control the ElD type, the energy of the ions is as low as about 10 keV, and the cost of the manufacturing equipment is low.
さらに イオン流の質量分離及び走査を必要としないプ
ラズマ処理装置を用いることか叙 大面積に対するドー
ピングが容易に実現でき、インバーター製造の生産性が
向上する。Furthermore, by using a plasma processing device that does not require mass separation or scanning of ion streams, doping over a large area can be easily achieved, improving the productivity of inverter manufacturing.
以上のように本発明は １回のドーピング工程のみで特
性の優れたＥ／Ｄ形イレインバーター容易にかつ低コス
トで製造できるという点で、有用性が高い。As described above, the present invention is highly useful in that an E/D type inverter with excellent characteristics can be easily manufactured at low cost with only one doping step.
第１図は本発明の実施例における薄膜トランジスターの
製造方法を実施するプラズマ処理装置の概略構成を示す
断面図 第２図は本発明の第一の実施例における半導体
装置の製造方法の工程概略断面図 第３図は本発明の第
二の実施例における半導体装置の製造方法の工程概略断
面図 第４図は本発明の第三の実施例における半導体装
置の製造方法の工程概略断面図 第５図は本発明の実施
例における半導体装置の製造方法によって作製された個
々の薄膜トランジスターのゲート電圧−ドレイン電流特
性を示す図 第６図は本発明の第３の実施例の方法によ
って作製した半導体装置の断面は 第７図は同半導体装
置の上面図 第８図は第６図の半導体装置の入力電圧（
ＶＡＮ）波形及び出力電圧（Ｖｏｕｙ）波形を示した図
である。１０１・・・放電室 １０２・・・基板室 １０３・・
・ガス導入管、 １０５−Ａ・・・ガスボンベ １０５
−Ｂ・・・ガスボンベ １０７・・・高周波型ｆｆ１１
０８・・電磁ム １０９・・・プラズス １１０，１１
１・・・第１及び第２の電板 １１６・・基板台 １１
７・・・半導体基極FIG. 1 is a cross-sectional view showing a schematic configuration of a plasma processing apparatus for carrying out a method for manufacturing a thin film transistor in an embodiment of the present invention. FIG. 2 is a cross-sectional view schematically showing the process of a method for manufacturing a semiconductor device in a first embodiment of the present invention. Figure 3 is a schematic sectional view of a process for manufacturing a semiconductor device according to a second embodiment of the present invention. Figure 4 is a schematic sectional view of a process for manufacturing a semiconductor device according to a third embodiment of the invention. 6 is a diagram showing the gate voltage-drain current characteristics of individual thin film transistors manufactured by the method of manufacturing a semiconductor device in the embodiment of the present invention. FIG. Figure 7 is a top view of the semiconductor device; Figure 8 is the input voltage (
FIG. 3 is a diagram showing a VAN) waveform and an output voltage (Vouy) waveform. 101...Discharge chamber 102...Substrate chamber 103...
・Gas introduction pipe, 105-A...Gas cylinder 105
-B...Gas cylinder 107...High frequency type ff11
08... Electromagnetism 109... Plassus 110,11
1... First and second electric board 116... Board stand 11
7...Semiconductor base
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|---|---|---|---|
| JP2337982AJPH04206836A (en) | 1990-11-30 | 1990-11-30 | Manufacture of semiconductor device |
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| Publication Number | Publication Date |
|---|---|
| JPH04206836Atrue JPH04206836A (en) | 1992-07-28 |
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|---|---|---|---|
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