【発明の詳細な説明】（イ）産業上の利用分野本発明はバッテリー切換回路に用いて好適な、異種ダイ
オードを１チツプ化した複合ダイオードに関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a composite diode in which different types of diodes are integrated into one chip, which is suitable for use in a battery switching circuit.
（ロ）従来の技術電卓、ポケットコンピュータ等のバッテリーを主電源と
する電子機器には、主バッテリーの他にメモリバックア
ップ用の副バッテリーを用いることが一般となっている
。主、副の切換回路は、第４図に示すように２個のダイ
オード（１）（２）を接続したもので、主バツテリ−（
３）の電源電圧が低下した時又はバッテリー交換で零と
なった時に副バッテリー〈４）からメモリ回路（５）へ
バックアップ電源を供給するようになっている。(b) Conventional Technology Electronic devices such as calculators and pocket computers that use batteries as their main power source generally use an auxiliary battery for memory backup in addition to the main battery. The main and sub switching circuits are made by connecting two diodes (1) and (2) as shown in Figure 4.
When the power supply voltage of 3) drops or becomes zero due to battery replacement, backup power is supplied from the auxiliary battery 4 to the memory circuit 5.
そして、主バツテリ−（３）側のダイオード（１）には
損失が少ないショットキーバリアダイオード（以下、Ｓ
ＢＤと称す）を用いて主バツテリ−（３）の長寿命化を
図り、副バッテリー（４）側には前記ＳＢＤと順方向立
上り電圧Ｖ２に差を持たせたＰＮ接合ダイオードを利用
している。The diode (1) on the main battery (3) side is a Schottky barrier diode (hereinafter referred to as S) with low loss.
BD) is used to extend the life of the main battery (3), and a PN junction diode with a forward rising voltage V2 different from that of the SBD is used on the auxiliary battery (4) side. .
ところで、バッテリー切換回路に用いる２種類のダイオ
ード（１）（２）は、軽薄短小化の点で例えば特開平０
２−１８４０５９号に記載されている表面実装型パッケ
ージに１パツケージ化することが望まれている。従来は
第５図に示すように、共通のアイランド（６）に２個の
チップ（７）（８）を搭載したためチップサイズを大き
くできず、当然にＳＢＤのショットキー接触面積も大き
くできなかったのでＳＢＤの順方向立上り電圧ｖＦが大
きくなってしまう欠点があった。尚、（９）はリード、
（１０）は金線、（１１）は樹脂である。By the way, the two types of diodes (1) and (2) used in the battery switching circuit are, for example, disclosed in Japanese Patent Application Laid-Open No.
It is desired to package the device into a surface mount type package as described in Japanese Patent No. 2-184059. Conventionally, as shown in Figure 5, two chips (7) and (8) were mounted on a common island (6), which made it impossible to increase the chip size and, of course, the Schottky contact area of the SBD. Therefore, there is a drawback that the forward rising voltage vF of the SBD becomes large. In addition, (9) is a lead,
(10) is gold wire, and (11) is resin.
このような欠点を解決すべく、第６図に示すように２種
類のダイオードを１チツプ化することが試案された。In order to solve these drawbacks, it was proposed to combine two types of diodes into one chip as shown in FIG.
第６図において、（２１）は半導体基体、（２２）は基
体（２１）表面にショットキー接合しＳ Ｂ Ｄ （２
３）を形成するバリアメタル、（２４）は基体（２１）
との接合でＰＮ接合ダイオード（蔓〉を形成するＰ型の
アノード領域、（２６）はＰ型のガードリング領域、（
２７）はチャンネルストッパ、（２Ｂ）は酸化膜、（２
９）は接続パッドを形成するためのＡ！電極である。バ
リアメタル（２２）にはモリブデン（Ｍ ｏ ）が用い
られていた。この構造ではチップサイズを大きくできる
ので、ＳＢＤの順方向立上り電圧Ｖ、を小さくできる。In FIG. 6, (21) is a semiconductor substrate, (22) is a Schottky bonded to the surface of the substrate (21), and S B D (2
3), the barrier metal forming (24) is the base (21)
(26) is a P-type guard ring region, (26) is a P-type guard ring region that forms a PN junction diode (
27) is a channel stopper, (2B) is an oxide film, (2
9) A! for forming connection pads! It is an electrode. Molybdenum (Mo) was used as the barrier metal (22). With this structure, since the chip size can be increased, the forward rising voltage V of the SBD can be reduced.
（ハ）発明が解決しようとする課題しかしながら、バッテリー切換回路には、定常時に副バ
ッテリー（４）を作動させないようにするため、５ＢＤ
（η）とＰＮダイオード（翻）との順方向電圧ｖＦの差
を少しでも広くとりたいという要求がある。第６図の試
案した複合ダイオードは前記要求に対して５ＢＤ（η）
側の対策は処しであるが、ＰＮダイオード（蔓）に関し
ては何ら対策されてなく、そのため前記要求を十分に満
足していない欠点があった。(c) Problems to be Solved by the Invention However, the battery switching circuit has a 5BD
There is a demand for increasing the difference in forward voltage vF between (η) and the PN diode (vF) as much as possible. The composite diode proposed in Fig. 6 has 5BD(η) for the above requirement.
Although the countermeasures have been taken on the side, no countermeasures have been taken for the PN diode, and as a result, the above-mentioned requirements have not been fully satisfied.
〈二〉課題を解決するための手段本発明は上記従来の欠点に鑑み成され、共通の半導体基
体（３１）の表面に、基体（３１）とショットキー接触
し５ＢＤ（３７）を形成する第１のバリアメタル（３８
）と、基体（３１）とのＰＮ接合でＰＮダイオード（籾
）を形成するＰ型のアノード領域（４１）と、アノード
領域（４１）の表面にショットキー接触する第２のバリ
アメタル（４２）とを具備することにより、順方向立上
り電圧Ｖ、の差の大きな複合ダイオードを提供するもの
である。<2> Means for Solving the Problems The present invention has been made in view of the above-mentioned drawbacks of the conventional art. 1 barrier metal (38
), a P-type anode region (41) forming a PN diode (hull) through a PN junction with the substrate (31), and a second barrier metal (42) in Schottky contact with the surface of the anode region (41). By providing these, a composite diode with a large difference in forward rising voltage V is provided.
（本）作用本発明によれば、第２のバリアメタル（４２）を設ける
ことによりアノード領域（４１）と第２のバリアメタル
（４２）との障壁による直列抵抗分が生じるので、ＰＮ
ダイオード（籾）の順方向立上り電圧ＶＦが高くなる。(Main) Function According to the present invention, by providing the second barrier metal (42), a series resistance is generated due to the barrier between the anode region (41) and the second barrier metal (42).
The forward rising voltage VF of the diode (hull) increases.
（へ）実施例以下に本発明の一実施例を図面を参照しながら詳細に説
明する。(F) Example An example of the present invention will be described below in detail with reference to the drawings.
第１図は本発明の複合ダイオードを形成した半導体チッ
プの断面図である。同図において、（３１）はＮ１型シ
リコン半導体基板（３２）とＮ型エピタキシャル層（３
３）から成る半導体基体、（３４）は基体（３１）の表
面に形成したＮ“型のチャンネルストッパ、（３５）は
基体（３１）の表面に形成したＰ型のガードリング領域
、（３６）は基体（３１）表面を覆う酸化膜である。FIG. 1 is a cross-sectional view of a semiconductor chip on which a composite diode of the present invention is formed. In the same figure, (31) is an N1 type silicon semiconductor substrate (32) and an N type epitaxial layer (3
3), (34) is an N" type channel stopper formed on the surface of the base (31), (35) is a P type guard ring region formed on the surface of the base (31), (36) is an oxide film covering the surface of the base (31).
Ｓ Ｂ Ｄ （３７）は、酸化膜（３６）を選択的に開
孔しシリコン表面とショットキー障壁を形成する第１の
バリアメタル（３８）を堆積・選択除去することにより
得られる。基体（３１）がカソード、バリアメタル（３
８）がアノードとなる。第１のバリアメタル（３８）上
には第１のへ〇電極（３９）を設け、第１のＡ１電極（
３９）で５ＢＤ（３２）のアノード電極とし外部接続用
のパッドを形成する。SBD (37) is obtained by selectively opening the oxide film (36) and depositing and selectively removing a first barrier metal (38) that forms a Schottky barrier with the silicon surface. The substrate (31) is the cathode, the barrier metal (3
8) becomes the anode. A first A1 electrode (39) is provided on the first barrier metal (38), and a first A1 electrode (39) is provided on the first barrier metal (38).
In step 39), a pad for external connection is formed as an anode electrode of 5BD (32).
ＰＮダイオード（す）は、基体（３１）の表面にＰ型の
アノード領域（４１）を選択的に拡散形成することによ
り得られる。基体（３１）がアノードである。The PN diode (S) is obtained by selectively diffusing and forming a P-type anode region (41) on the surface of the base (31). The substrate (31) is the anode.
そして本発明の特徴とするように、アノード領域（４１
）の表面に第２のバリアメタル（４２）を設ける。第２
のバリアメタル（４２）の上には、ＰＮダイオードく鶴
）のアノード電極となり外部接続用のパッドを形成する
第２のＡｐ電極（４３）を形成する。As a feature of the present invention, the anode region (41
) is provided with a second barrier metal (42). Second
A second Ap electrode (43) is formed on the barrier metal (42), which serves as an anode electrode of the PN diode (Katsuru) and forms a pad for external connection.
第２図に斯るチップの組立状態を示した。同図において
、（４４）は半導体チップ（４５）を固着するアイラン
ド、（４６）はアイランド（４４）に先端を近接するよ
う延在するリード、（４７）はモールド樹脂である。リ
ード（４６）は表面実装用としてプリント配線との対向
接着が可能なように２字形に折り曲げられている。FIG. 2 shows the assembled state of such a chip. In the figure, (44) is an island to which a semiconductor chip (45) is fixed, (46) is a lead extending so that its tip is close to the island (44), and (47) is a molding resin. The lead (46) is bent into a double shape so that it can be bonded facing the printed wiring for surface mounting.
Ｓ Ｂ Ｄ （３７）とＰＮダイオード（籾）を形成し
た半導体チップ（４５）はアイランド（４４）上に共晶
等によって固着し、第１の電極（３９）が形成する５Ｂ
Ｄ（３７）の接続パッド（４８）とリード（４６）の一
方を、第２の電極（４３）が形成するＰＮダイオード（
観）の接読パッド（４９）とり一層（４６）の他方を夫
々金線（５０）でワイヤポンドする。The semiconductor chip (45) formed with S B D (37) and a PN diode (hull) is fixed on the island (44) by eutectic etc., and the 5B formed by the first electrode (39)
The second electrode (43) forms one of the connection pad (48) and lead (46) of D (37).
Wire pound the reading pad (49) and the other side of the layer (46) with gold wire (50), respectively.
接続パッド（４８）（４９）の大きさでも示した通り、
半導体チップ（４５）内ではＳ Ｂ Ｄ （３７）のシ
ョットキー接合面積を大とする。大とすることによって
、障壁の抵抗分を減らし５ＢＤ（３７）の順方向立上り
電圧■、を小とする。ＰＮダイオード（４０）はＰＮ接
合面積を犬にする必然性がない。As shown in the size of the connection pads (48) and (49),
In the semiconductor chip (45), the Schottky junction area of SBD (37) is made large. By making it large, the resistance of the barrier is reduced and the forward rising voltage (2) of 5BD (37) is made small. The PN diode (40) does not necessarily have a large PN junction area.
斯る構成によれば、先ず５ＢＤ（３７）とＰＮダイオー
ド（鶴）を１チツプ化したことにより、限られた面積の
アイランド（４４）に１個のチップを載せるだけで済む
のでチップ面積を大きくでき、その大部分をショットキ
ー接合に費すことにより、５ＢＤ（３７）の順方向立上
り電圧Ｖ、を小さくできる。According to this configuration, first of all, by integrating the 5BD (37) and the PN diode (Tsuru) into one chip, only one chip needs to be mounted on the island (44) with a limited area, so the chip area can be increased. By using most of it for the Schottky junction, the forward rising voltage V of the 5BD (37) can be reduced.
一方のＰＮダイオード（す）においては、ＰＮ接合と直
列にアノード領域（４１）と第２のバリアメタル（４２
）によるショットキー障壁が抵抗分として挿入されるの
で、ＰＮ接合のみのものより順方向立上り電圧Ｖ、を高
くできる。In one PN diode (S), an anode region (41) and a second barrier metal (42) are connected in series with the PN junction.
) is inserted as a resistance component, so that the forward rising voltage V can be made higher than that with only a PN junction.
従来と本願の夫々の特性を第３図に示した。本願の５Ｂ
Ｄ（３７）は接合面積を増したことにより順方向立上り
電圧Ｖ、特性を約２５％改善でき、さらにＰＮダイオー
ド（鶴）においては第２のバリアメタル（４２）による
抵抗成分によって傾きが大となる。従って本発明の複合
ダイオードでは、順方向立上り電圧Ｖ、の差を一層広げ
ることができる。The characteristics of the conventional device and the present invention are shown in FIG. 5B of the application
By increasing the junction area of D (37), the forward rising voltage V and characteristics can be improved by approximately 25%, and in addition, in the PN diode (Tsuru), the slope is increased due to the resistance component due to the second barrier metal (42). Become. Therefore, in the composite diode of the present invention, the difference in forward rising voltage V can be further widened.
さらに、第１と第２のバリアメタル（３８）（４２）と
してモリブデン（Ｍ ｏ ）に代わりチタン（Ｔｉ）を
用いると、チタン（Ｔｉ）はＮ型半導体に対してバリア
ハイドが小ｔ＜、ｐ型半導体に対してはバリアハイドが
大きくなるので、上記Ｖ、の差を一層大きくできる。Furthermore, when titanium (Ti) is used instead of molybdenum (Mo) as the first and second barrier metals (38) (42), titanium (Ti) has a small barrier hydride t<, Since the barrier hydride becomes larger for a p-type semiconductor, the difference in V can be further increased.
また、Ｐ型アノード領域（４１）の不純物濃度を従来よ
り低下すれば、ＰＮ接合の順方向立上り電圧Ｖ、を大き
くする方向に働く一方、第２のバリアメタル（４２）と
のバリアハイドを高くする方向に働くので一層効果的で
ある。具体的には、表面濃度で１０″＠ａｔｏｍｓ１ｃ
ｍ−”を１０ ”ａｔｏｍｓ−Ｃｍ−’とした。Furthermore, if the impurity concentration of the P-type anode region (41) is lowered than before, it will work in the direction of increasing the forward rising voltage V of the PN junction, while increasing the barrier hydride with the second barrier metal (42). It is even more effective because it works in the direction of Specifically, the surface concentration is 10″@atoms1c
m-" was set to 10"atoms-Cm-'.
アノード領域（４１）と同時形成するガードリング（３
５）がこのような不純物濃度になっても支障ない。Guard ring (3) formed simultaneously with anode region (41)
There is no problem even if 5) has such an impurity concentration.
そしてさらに、１チツプ化したことにより従来より小き
い装置に搭載することが可能である０表面実装型の装置
は外形寸法がＣＰと呼ばれるタイブで２．５Ｘ２．９ｍ
ｍ、ＭＣＰと呼ばれるタイプで２．ＯＸ２．１１ｍ１程
度であり、実装面積でＣＰが７．３ｍｍ”、ＭＣＰが４
、２ ｍｎ ”程である。従来ハ０．３Ｘ０．３１１
ｆｉのチップを２個搭載するのでＣＰパッケージにしか
搭載できなかったものが、本願は０．４Ｘ０．４１ｍの
チップ１個で済むのでＭＣＰパッケージに搭載すること
ができた。Furthermore, since it is made into a single chip, it is possible to install it in smaller equipment than before.The external dimensions of the surface mount type equipment are 2.5 x 2.9 m in a type called CP.
m, a type called MCP2. OX2.11m1, CP is 7.3mm" and MCP is 4" in mounting area.
, 2 mn". Conventionally, it is 0.3 x 0.311
Since two fi chips are mounted, it could only be mounted on a CP package, but in this application, only one 0.4 x 0.41 m chip is required, so it can be mounted on an MCP package.
（ト）発明の効果以上に説明した通り、本発明によれば５ＢＤ（３Ｚ）に
おいては１チツプ化したことにより順方向立上り電圧Ｖ
、を小さくでき、ＰＮダイオード（４０）においては第
２のバリアメタル（４２）を設けることによって順方向
立上り電圧■、を大にできる。(g) Effects of the Invention As explained above, according to the present invention, the forward rise voltage V
can be made small, and by providing the second barrier metal (42) in the PN diode (40), the forward rising voltage (2) can be made large.
従って両者のＶｔの差を大にすることができ、バッテリ
ー切換回路において主バツテリ−（３）の長寿命化を図
ることができると共に、切換回路の設計余裕度を向上で
きる利点を有する。Therefore, the difference in Vt between the two can be increased, which has the advantage of prolonging the life of the main battery (3) in the battery switching circuit and improving the design margin of the switching circuit.
また、第２のバリアメタル（４２）は第１のバリアメタ
ル（３８）と同時形成できるので、何の付加工程も必要
ないという利点を有する。Furthermore, since the second barrier metal (42) can be formed simultaneously with the first barrier metal (38), it has the advantage that no additional process is required.
さらに、１チツプ化したことにより組立工数が減るので
、組立の歩留りを向上できる利点を有する。Furthermore, since the number of assembly steps is reduced by using a single chip, there is an advantage that the assembly yield can be improved.
そして更に、第１と第２のバリアメタル（３８）（４２
）の材質やアノード領域（４１）の不純物濃度を工夫す
ることにより、順方向立上り電圧ＶＦの差を一層拡大で
きる利点をも有する。Furthermore, the first and second barrier metals (38) (42
) and the impurity concentration of the anode region (41) have the advantage that the difference in forward rising voltage VF can be further expanded.
第１図は本発明のチップを示す断面図、第２図はチップ
（４５）を搭載した装置を示す平面図、第３図は順方向
立上り電圧Ｖ、を示す特性図、第４図はバッテリー切換
回路を示す回路図、第５図は従来例を説明するための平
面図、第６図は本願に到るまでに試案された装置を示す
断面図である。Fig. 1 is a cross-sectional view showing the chip of the present invention, Fig. 2 is a plan view showing a device equipped with the chip (45), Fig. 3 is a characteristic diagram showing the forward rising voltage V, and Fig. 4 is a battery FIG. 5 is a circuit diagram showing a switching circuit, FIG. 5 is a plan view for explaining a conventional example, and FIG. 6 is a sectional view showing a device proposed up to the present invention.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2290105AJP2940708B2 (en) | 1990-10-25 | 1990-10-25 | Composite diode |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2290105AJP2940708B2 (en) | 1990-10-25 | 1990-10-25 | Composite diode |
| Publication Number | Publication Date |
|---|---|
| JPH04162682Atrue JPH04162682A (en) | 1992-06-08 |
| JP2940708B2 JP2940708B2 (en) | 1999-08-25 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2290105AExpired - Fee RelatedJP2940708B2 (en) | 1990-10-25 | 1990-10-25 | Composite diode |
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