JPH04147071A - Test circuit - Google Patents

Abstract

PURPOSE:To optimally set an input dummy random test pattern to a test circuit to be tested by converting feedback conditions of each F/F output for determining test pattern generation of a linear feedback shift register by an external signal. CONSTITUTION:A conversion circuit 101 is inserted between F/FYi (i = 1 to k) and an exclusive OR circuit 100, and a conversion format is set by a control terminal 102. Two conversion formats are available by X terminals 102 which are determined as necessary. An old feedback condition Ci of an F/FYi output is input to the circuit 101, while a new feedback condition C'i is input. The conversion format between the conditions is determined by a signal of the terminal 102. The number and location of transistors of the circuit 101 are selected so that such a pattern is generated that failure detection of a circuit to be tested is improved. Since the feedback condition can be thus changed by a signal from outside to the terminal 102, it is easy to set a plurality of test patterns thereby improving failure detectability.

Description

Translated fromJapanese

【発明の詳細な説明】産業上の利用分野本発明は、テスト回路に間し、特に、被テスト回路に入
力するテストパターンが外部からのコントロール信号に
より変えることができるテスト回路に間する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to test circuits, and particularly to test circuits in which a test pattern input to a circuit under test can be changed by an external control signal.

従来の技術従来におけるこの種のテスト回路は、第３図に示すよう
に、カスケードにつながり、シフトレジスタを構成する
フリップフロップＺＩ（ｉ　＝１．２　。BACKGROUND OF THE INVENTION As shown in FIG. 3, a conventional test circuit of this type consists of flip-flops ZI (i = 1.2) connected in cascade to form a shift register.

・・・・、ｋ）と、各フリップフロップＺ、　（ｉ　＝
　１　。..., k) and each flip-flop Z, (i =
1.

２、・・・・　ｋ〉の出力の排他ＯＲ論理値をとる排他
ＯＲゲート回路３００とを有し、排他ＯＲゲート回路３
００の出力はシフトレジスタのフリップフロップｚ１の
入力に帰還するという構成が採られていた（リニアフィ
ードバックシフトレジスタ構成）。2,...k>, and an exclusive OR gate circuit 300 that takes the exclusive OR logical value of the output of
A configuration was adopted in which the output of 00 was fed back to the input of the flip-flop z1 of the shift register (linear feedback shift register configuration).

上記テスト回路が発生するテストパターンＱ１（ｉ＝１
．２．・・・・、ｋ）は上記排他ＯＲゲート回路３００
の構成により、一意的に決まる。Test pattern Q1 (i=1
．． 2. ..., k) is the above exclusive OR gate circuit 300
It is uniquely determined by the configuration of.

発明が解決しようとする課題しかしながら、上述した従来のテスト回路は、カスケー
ドにつながったフリップフロップからなるシフトレジス
タの各ビット出力が直接排他ＯＲゲート回路に入力して
いるために、出力Ｑ＋（ｉ＝１゜２、・・・・、ｋ）に
生成されるテストパターンはシフトレジスタのビット数
Ｋが固定の場合には排他ＯＲゲート回路構成、即ち帰還
条件Ｃ＋（ｉ＝１．２゜・・・・・・、ｋ）により一意
的に決定してしまうために、発生テストパターンＱ＋（
ｉ＝１．２．・・・・Ｋ）の変更ができないという課題
があった。Problems to be Solved by the Invention However, in the conventional test circuit described above, since each bit output of the shift register consisting of cascaded flip-flops is directly input to the exclusive OR gate circuit, the output Q+(i= If the number of bits K of the shift register is fixed, the test pattern generated at 1°2, . ..., k), the generated test pattern Q+(
i=1.2. There was a problem that K) could not be changed.

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決し、被テスト回路に入力する疑似ランダムテスト
パターンを被テスト回路に応じて最適に設定することを
可能とした新規なテスト回路を提供することにある。The present invention has been made in view of the above-mentioned conventional situation,
Therefore, an object of the present invention is to solve the above-mentioned problems inherent in the conventional technology, and to provide a new test circuit that makes it possible to optimally set a pseudo-random test pattern input to the circuit under test according to the circuit under test. It is about providing.

＊Ｈを解決するための手段上記目的を達成する為に、本発明に係るテスト回路は、
カスケードに接続されたフリップフロップからなるシフ
トレジスタの各ビットの出力が一旦変換回路により被テ
スト回路に最適なものへと変換されたのちに排他ＯＲゲ
ート回路に入力する構成が採られ、上記変換回路は外部
からのコントロール信号により変換方法を設定できるこ
とを特徴としている。*Means for solving H In order to achieve the above object, the test circuit according to the present invention:
A configuration is adopted in which the output of each bit of a shift register consisting of flip-flops connected in cascade is first converted by a conversion circuit into the one most suitable for the circuit under test, and then inputted to an exclusive OR gate circuit. The feature is that the conversion method can be set using an external control signal.

実施例次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。Embodiment Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.

第１図は本発明の一実施例を示す回路ブロック構成図で
ある。FIG. 1 is a circuit block diagram showing an embodiment of the present invention.

第１図を参照するに、第１図に示された本発明が第３図
の従来例と異なる点は、変換回路１０１がフリップフロ
ップＹ＋（ｉ＝１．２．・・・・、Ｋ）と排他ＯＲゲー
ト回路１００の間に挿入されていることである。変換回
路１０１はコントロール端子１０２により、変換形式が
設定されるような構成になっている。いま、コントロー
ル端子１０２の本数がＸ本（Ｏ≦Ｘ≦Ｒ）あるとすると
、変換回路１０１の変換形式は２Ｘとおりあることにな
る。Ｘの値は必要に応じて決めればよい。Referring to FIG. 1, the difference between the present invention shown in FIG. 1 and the conventional example shown in FIG. and the exclusive OR gate circuit 100. The conversion circuit 101 is configured such that a conversion format is set by a control terminal 102. Now, assuming that the number of control terminals 102 is X (O≦X≦R), there are 2X conversion formats of the conversion circuit 101. The value of X may be determined as necessary.

第２図は第１図に示された変換回路１０１の内部構成例
を示すものである。FIG. 2 shows an example of the internal configuration of the conversion circuit 101 shown in FIG.

第２図を参照するに、変換回路１０１には、第１図のフ
リップフロップＹ＋（ｉ＝１．２．・・Ｋ）の出力であ
る旧帰還条件Ｃａ　、ＣＩ、ＣＩ（１≦α、β、γ≦Ｋ
）が入力し、変換回路１０１から新帰還条件Ｃ’ａ、Ｃ
’β、Ｃ′ｙ（１≦α、β、γ≦Ｋ）を出力する。（Ｃ
σ、ＣＩ−Ｃｒ＞−”（Ｃ’ａ、Ｃ’β、Ｃ゛γ）の変
換形式はコントロール端子信号ａσ、ａβ、ａγにより
決まる。Referring to FIG. 2, the conversion circuit 101 has the old feedback conditions Ca, CI, CI (1≦α, β , γ≦K
) is input, and new feedback conditions C'a, C are input from the conversion circuit 101.
'β, C'y (1≦α, β, γ≦K) is output. (C
The conversion format of σ, CI-Cr>-” (C'a, C'β, C'γ) is determined by the control terminal signals aσ, aβ, aγ.

変換回路１０１のトランジスタＴｒａ、Ｔｒβ、Ｔｒ７
の数、配置方法は被テスト回路の故障検出を高めるよう
なパターンが発生できるように選ばれる。Transistors Tra, Trβ, Tr7 of the conversion circuit 101
The number and placement method are selected so as to generate a pattern that increases fault detection in the circuit under test.

トランジスタＴｒ３Ｔｒβ、Ｔｒγが“オフ”のときに
、それぞれの出力Ｃ′α、Ｃ′β、Ｃ′γ　が不定にな
らないようにプルダウン抵抗２０１．２０２．２０３を
通してグランドにおとすという対策が採られている。When transistors Tr3, Trβ, and Trγ are "off," a measure is taken to ground them through pull-down resistors 201, 202, and 203 so that the respective outputs C'α, C'β, and C'γ do not become unstable. .

第１図のノード１　（１０３）における論理値ＸＩ、は
時刻ｎの時には式（１）のように書くことができる。但しＸ−＋（ｉ＝
１．２．・・・・、Ｋ）は時刻ｎにおけるフリップフロ
ップＹ＋（ｉ＝１．２．・・・・、Ｋ）の論理値、Ｃ′
１は第１図の変換回路１０１の出力である新帰還条件で
ある。The logical value XI at node 1 (103) in FIG. 1 can be written as equation (1) at time n. However, X−+(i=
1.2. ..., K) is the logical value of flip-flop Y+ (i = 1.2..., K) at time n, C'
1 is the new feedback condition which is the output of the conversion circuit 101 in FIG.

発明の詳細な説明したように、本発明によれば、リニアフィードバ
ックシフトレジスタのテストパターン発生を決定する各
フリップフロップの出力の帰還条件を外部からの信号に
より変換することにより帰還条件を変えられるので、複
数のテストパターンのセットが容易となり、被テスト回
路の故障検出率が高くなるという効果が得られる。As described in detail, according to the present invention, the feedback condition of the output of each flip-flop, which determines the test pattern generation of the linear feedback shift register, can be changed by converting it with an external signal. , it becomes easy to set a plurality of test patterns, and the effect of increasing the failure detection rate of the circuit under test can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図に示された変換回路の具体的回路構成図、第
３図は従来のリニアフィードバックシフトレジスタを用
いたテスト回路のブロック図である。Ｙ＋（ｉ＝１．２．・・・・、ｋ）・・・フリップフロ
ップ、Ｑｌ、　Ｑ２．・・・・、Ｑに・・・・出力、１
００・・排他ＯＲゲート回路、１０１・・・変換回路、
１０２・・・コントロール端子、１０３・・・ノード１
　、ＣＩ、　Ｃ２，・・・・、ＣＫ・・・旧帰還条件、
ｃ’、、ｃ′２．・・・・、Ｃ’Ｋ・・・新帰還条件Ｃ
α、Ｃβ、・・・・、Ｃｙ・・・旧帰還条件、Ｔｒ＋、
Ｔｒβ・・・・、Ｔ「１・・・ＭＯＳ　）ランジスタ、
Ｃ′σ、Ｃ゛β、・・・、ｃ′ア６１．新帰還条件、ａ
ａ、ａβ、・・・・、ａγ・・・コントロール端子信号
、２０１．２０２．２０３・・・プルダウン抵抗Ｌ（ｉ＝　１　、２　、・・・・、ｋ）・・・フリップ
フロップ、Ｑｌ、Ｑ２．・・・・、ＱＫ・・・出力、３
００・・・排他ＯＲゲート回路、Ｃ１，Ｃ２、・・・・
、ＣＫ・・・帰還条件特許出願人　　日本電気株式会社代　理　人　　弁理士　熊谷雄太部第２図FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG.
This figure is a specific circuit configuration diagram of the conversion circuit shown in FIG. 1, and FIG. 3 is a block diagram of a test circuit using a conventional linear feedback shift register. Y+(i=1.2...,k)...Flip-flop, Ql, Q2. ..., to Q ...output, 1
00... Exclusive OR gate circuit, 101... Conversion circuit,
102...Control terminal, 103...Node 1
, CI, C2,..., CK... old return condition,
c',,c'2. ..., C'K...New return condition C
α, Cβ, ..., Cy... old return condition, Tr+,
Trβ..., T"1...MOS) transistor,
C'σ, C゛β,..., c'a61. New return condition, a
a, aβ,..., aγ... Control terminal signal, 201.202.203... Pull-down resistor L (i = 1, 2,..., k)... Flip-flop, Ql, Q2. ..., QK...output, 3
00...Exclusive OR gate circuit, C1, C2,...
, CK...Return condition patent applicant NEC Corporation representative Patent attorney Yutabe Kumagai Figure 2

Claims (1)

Translated fromJapanese

【特許請求の範囲】[Claims]半導体集積回路を試験する組み込み型テスト回路におい
て、カスケードに接続されたフリップフロップからなる
シフトレジスタと、外部からのコントロール信号により
前記シフトレジスタの各ビットの出力を被テスト回路に
適応した信号に変換する変換回路と、該変換回路の出力
を入力する排他ＯＲゲート回路とを有することを特徴と
したテスト回路。In a built-in test circuit for testing semiconductor integrated circuits, a shift register consisting of flip-flops connected in cascade and an external control signal convert the output of each bit of the shift register into a signal suitable for the circuit under test. A test circuit comprising a conversion circuit and an exclusive OR gate circuit inputting the output of the conversion circuit.