【発明の詳細な説明】〔産業上の利用分野〕本発明は、電子機器の自動制御を行うプログラマブルコ
ントローラに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a programmable controller that automatically controls electronic equipment.
従来、この種プログラマブルコントローラはピットシー
ケンス演算に用いるデータを格納するメモリ領域 （以
下ビット領域と称す）と、ワード演算に用いるデータを
格納するメモリ頭載を有するメモリを備えている。停電
によりプログラマブルコントローラが停止する場合に備
え、上記メモリはバッテリーなどの補助電源によりバッ
クアップされ、停電によるメモリの記憶情報の消失を防
ぐように配慮されている。バンクアンプ用メモリに記憶
するデータは復電時にシステム運転を行うために必要な
最小限のデータが予め選択されている。Conventionally, this type of programmable controller includes a memory area (hereinafter referred to as a bit area) for storing data used in pit sequence calculations and a memory having a memory head for storing data used in word calculations. In case the programmable controller stops due to a power outage, the memory is backed up by an auxiliary power source such as a battery to prevent the information stored in the memory from being lost due to a power outage. The minimum data required to operate the system upon power restoration is selected in advance as the data to be stored in the bank amplifier memory.
バンクアップ用メモリには通常電力消費の少ないＳＲＡ
Ｍ （スタティックランダムアクセスメモリ）が用いら
れるが、ＳＲＡＭはデータの読み／書き （アクセス）
処理の速度が遅いので、ピットシーケンス演算の高速化
の障害となるという欠点がある。Memory for bank up is usually SRA with low power consumption.
M (static random access memory) is used, but SRAM is used for reading/writing data (access).
Since the processing speed is slow, it has the disadvantage that it becomes an obstacle to increasing the speed of pit sequence calculations.
一方、高速アクセスの他のメモリは電力消費量が大きく
販売コストも高いという欠点がある。On the other hand, other high-speed access memories have the disadvantage of high power consumption and high sales costs.
そこで、本発明の目的はＳＲＡＭなど廉価でアクセス処
理速度の遅いメモリをバックアップ用メモリに用いても
プログラマブルコントローラの高速処理に影響を与える
ことのないプログラマブルコントローラを擾供すること
にある。SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to provide a programmable controller that does not affect the high-speed processing of the programmable controller even when an inexpensive memory with a slow access processing speed, such as an SRAM, is used as a backup memory.
このような目的を達成するために、本発明は、プログ・
ラマブルコントローラの通常の運転中に用いられるデー
タを記憶しておく第１記憶手段と、補助電源によりバン
クアンプされ、前記第１記憶手段よりも読み／書きの速
度が遍く停電時の退避データの記憶用に用いる第２記憶
手段と、停電を感知する停電感知手段と、該停電感知手
段の停電の感知に応じて前記第１記憶手段の中の特定デ
ータを前記第２記憶手段に退避させると共に、前記プロ
グラマブルコントローラの通常の運転中には前記第１記
憶手段にデータを読み／書きするデータ読み／書き手段
と、該データ読み／書き手段により前記特定データの退
避を行う間、前記第１記憶手段および前記データ読み／
書き手段に駆動電流を供給する停電保障手段とを具えた
ことを特徴とする。In order to achieve such an objective, the present invention provides a program
A first storage means for storing data used during normal operation of the Rammable controller, and a first storage means for storing data to be saved during a power outage, which is bank-amplified by an auxiliary power source and has a faster read/write speed than the first storage means. a second storage means used for storage; a power outage sensing means for sensing a power outage; and in response to the sensing of a power outage by the power outage sensing means, specific data in the first storage means is saved to the second storage means; , a data reading/writing means for reading/writing data to the first storage means during normal operation of the programmable controller; and a data reading/writing means for reading/writing data to the first storage means; Means and said data reading/
It is characterized by comprising a power failure guarantee means for supplying a drive current to the writing means.
本発明では、停電時に第１記憶手段の特定データを第２
記憶手段に退避させるようにしたので、第１記憶手段に
は高速アクセスのメモリを用い、第２記憶手段には低速
アクセスメモリを用いることにより、プログラマブルコ
ントローラの処理速度を高速化することができる。また
、第１記憶手段はバックアンプの必要がないので、高速
メモリの中でも廉価なものを使用することができる。In the present invention, when a power outage occurs, the specific data in the first storage means is transferred to the second storage means.
Since the data is saved in the storage means, the processing speed of the programmable controller can be increased by using a high-speed access memory for the first storage means and a low-speed access memory for the second storage means. Further, since the first storage means does not require a back amplifier, an inexpensive high-speed memory can be used.
以下図面を参照して本発明の実施例を詳細に説明する。Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明実施例におけるプログラマブルコントロ
ーラの部分的な回路構成を示す。FIG. 1 shows a partial circuit configuration of a programmable controller in an embodiment of the present invention.
第１図において、電子機器を動作制御するためのプロセ
ンサ部ｌは中央演算処理装置（ＣＰ Ｕ）２、高速ＲＡ
Ｍ３．ＳＲＡＭ４から構成され、これら構成回路はアド
レスバス８．データバス９およびその動制御信号線によ
り共通接続されている。In FIG. 1, a processor l for controlling the operation of electronic equipment includes a central processing unit (CPU) 2, a high-speed RA
M3. These constituent circuits are connected to an address bus 8. They are commonly connected by a data bus 9 and its motion control signal line.
ＣＰＵ２はシーケンスプログラムに規定されたビット演
算、ワード演算を実行し、演算に用いるデータ、演算結
果として得られるデータを高速ＲＡＭ３ （本発明の
第１記憶手段）に読み／書きする。The CPU 2 executes bit operations and word operations specified in the sequence program, and reads/writes data used in the operations and data obtained as the results of the operations into the high-speed RAM 3 (first storage means of the present invention).
ＳＲＡＭ４ （本発明の第２記憶手段）は停電時にお
ける退避データの一時記憶用として用いられ、バッテリ
ーによりバックアップされている。The SRAM 4 (second storage means of the present invention) is used for temporary storage of saved data in the event of a power outage, and is backed up by a battery.
これら２つのメモリには第２図に示すように、それぞれ
アドレス空間が割当てられており、ＣＰＵ２のアドレス
指示および読み／書きの指示で情報の記憶又は記憶情報
のデータバス９への出力が行われる。As shown in FIG. 2, address spaces are assigned to these two memories, respectively, and information is stored or stored information is output to the data bus 9 in response to address instructions and read/write instructions from the CPU 2. .
プロセッサ部１に電源を供給する電源部５には停電保障
回路６および停電感知回路７が設けられている。A power supply unit 5 that supplies power to the processor unit 1 is provided with a power failure guarantee circuit 6 and a power failure detection circuit 7.
停電保障回路６はコンデンサや充電式バッテリーなど、
停電が生じたときに後述の特定データの退避を行う少な
くとも数ｍ秒間プロセッサ部ｌに駆動電流を供給可能な
周知の回路を用いる。停電感知回路７は、たとえばプロ
セッサ部１の供給電源の電圧レベルをしきい値と比較す
ることにより停電を検知する。停電の検知信号は停電感
知回路７からＣＰＵ２に割込み入力される。The power outage protection circuit 6 includes a capacitor, a rechargeable battery, etc.
A well-known circuit is used that can supply a drive current to the processor unit l for at least several milliseconds to save specific data, which will be described later, when a power outage occurs. The power outage sensing circuit 7 detects a power outage by, for example, comparing the voltage level of the power supply to the processor section 1 with a threshold value. A power failure detection signal is input to the CPU 2 from the power failure detection circuit 7 as an interrupt signal.
ＣＰＵ２では上記停電感知信号の割込み入力に応じて、
第３図の制御手順を実行し、高速ＲＡＭ３の中の特定デ
ータ、具体的には復電後に必要なデータ群をＳＲＡＭ４
に退避させる。したがってＣＰＵ２が本発明のデータ読
み／書き手段として動作する。また復電後はＣＰＵ２の
起動時にＣＰＵ２によりＳＲＡＭ４の退避データを高速
用ＲＡＭ３に復帰記憶させた後、通常のシステム運転を
再開する。In response to the interrupt input of the above-mentioned power failure detection signal, the CPU 2
By executing the control procedure shown in Fig. 3, specific data in the high-speed RAM 3, specifically a data group required after power restoration, is transferred to the SRAM 4.
evacuate to. Therefore, the CPU 2 operates as data reading/writing means of the present invention. After the power is restored, the CPU 2 restores and stores the saved data in the SRAM 4 in the high-speed RAM 3 when the CPU 2 is started, and then resumes normal system operation.
従来のようにバックアップの低速ＳＲＡＭを通常運転時
のデータ記憶に兼用する場合、読み／書きに要するアク
セス時間は１００ｎｓ程度であるが、ＣＰＵの動作周期
は、３０−３程度の信号を考慮して１３０ｎｓ以上必要
となる。しかし、通常運転時のデータ記憶用にアクセス
時間が３５ｎｓの高速メモリを使用すればＣＰＵの動作
周期は６５ｒｓとなり、ＣＰＵは従来よりも約倍の速度
で演夏処理を実行できる。また、上記低速メモリを用い
て５にバイトのデータを退避させる場合でも所要時間は
約１ｍ秒であり、停電時の電圧降下時間に比べると非常
に小さい。When a low-speed backup SRAM is used to store data during normal operation as in the past, the access time required for reading/writing is about 100 ns, but the CPU operating cycle is 130 ns or more is required. However, if a high-speed memory with an access time of 35 ns is used to store data during normal operation, the operating cycle of the CPU will be 65 rs, and the CPU can execute summer processing at about twice the speed of the conventional system. Further, even when saving 5 bytes of data using the above-mentioned low-speed memory, the required time is about 1 msec, which is very small compared to the voltage drop time during a power outage.
さらに、高速用メモリはバンクアップの必要がないので
、廉価なバイポーラＲＡＭを使用でき、たとえメモリが
２個と増加しても従来よりも廉価に装置を製造すること
ができる。Furthermore, since high-speed memory does not require bank up, an inexpensive bipolar RAM can be used, and even if the number of memories increases to two, the device can be manufactured at a lower cost than in the past.
以上、説明したように、本発明によれば、従来と同様、
停電時のデータ退避の機能を果たすだけでなく、通常運
転時の処理時間を短縮することができるという効果が得
られる。As explained above, according to the present invention, as in the conventional case,
This not only functions to save data during a power outage, but also has the effect of shortening the processing time during normal operation.
第１図は本発明実施例の回路構成を示すプロツク図、第
２図は本発明実施例におけるメモリアドレス空間の内容
を示す説明図、第３図は第１図のＣＰＵが実行するデー
タ退避のための割込み処理手順を示すフローチャートで
ある。１：プロセッサ部、２：ＣＰＵ、３：高速ＲＡＭ、４
： ＳＲＡＭ、５ ：電源部、６：停電保障回路、７：
停電感知回路。FIG. 1 is a block diagram showing the circuit configuration of the embodiment of the present invention, FIG. 2 is an explanatory diagram showing the contents of the memory address space in the embodiment of the present invention, and FIG. 3 is a diagram of the data saving executed by the CPU of FIG. 3 is a flowchart illustrating an interrupt processing procedure for. 1: Processor section, 2: CPU, 3: High-speed RAM, 4
: SRAM, 5: Power supply section, 6: Power outage protection circuit, 7:
Power outage sensing circuit.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23930190AJPH04118705A (en) | 1990-09-10 | 1990-09-10 | programmable controller |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23930190AJPH04118705A (en) | 1990-09-10 | 1990-09-10 | programmable controller |
| Publication Number | Publication Date |
|---|---|
| JPH04118705Atrue JPH04118705A (en) | 1992-04-20 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23930190APendingJPH04118705A (en) | 1990-09-10 | 1990-09-10 | programmable controller |
| Country | Link |
|---|---|
| JP (1) | JPH04118705A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006031995A (en)* | 2004-07-13 | 2006-02-02 | Ebara Ballard Corp | Fuel cell system and operation method of fuel cell system |
| WO2011099117A1 (en)* | 2010-02-09 | 2011-08-18 | 三菱電機株式会社 | Programmable controller |
| JP2017021498A (en)* | 2015-07-08 | 2017-01-26 | 富士電機株式会社 | Control system and controller therefor |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639604B2 (en)* | 1979-08-21 | 1988-03-01 | Yunaitetsudo Tekunorojiizu Corp | |
| JPH01175001A (en)* | 1987-12-29 | 1989-07-11 | Sharp Corp | Storage data protection method |
| Publication number | Priority date | Publication date | Assignee | Title |
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