JPH03283652A - Manufacture of cmos semiconductor device - Google Patents

Abstract

PURPOSE:To dispense with a process of conducting ion implantation into the inner wall of a groove for electrostatic capacitance, by forming a P well or an N well also in a place where the groove for electrostatic capacitance is scheduled to be formed. CONSTITUTION:A resist is applied on a P-type Si substrate 100, and P ions 2 are implanted with the resist 1 made to remain except for a place where a P channel transistor TR element is scheduled to be formed and a place where an electrostatic capacitance element is schedules to be formed. After N wells 4 and 4' are formed, subsequently, a groove 5 formed with a resist 3 made to remain except for a place where a groove for electrostatic capacitance is scheduled to be formed. Then, an oxide film 6 and an electroconductive poly-Si film 7 are formed by CVD or the like and the electrostatic element 5A constituting a P well or an N well is formed in the groove 5. As ions 9 are implanted. After the film 7 and the oxide film 6 are etched, thereafter, B ions 11 are implanted. Then, a source and a drain of CMOSTR are formed by annealing. Thereby the conductivity of the inner wall of the groove is increased. According to this constitution, a process of ion implantation and others aimed only to increase the conductivity is dispensed with.

Description

Translated fromJapanese

【発明の詳細な説明】〔産業上の利用分野〕本発明は、溝構造の静電容量素子を同一基板上に形成す
る相補形ＭＯ５（ＣＭＯ５）半導体装置、特にその静電
容量素子の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a complementary MO5 (CMO5) semiconductor device in which capacitive elements having a groove structure are formed on the same substrate, and particularly to a method for manufacturing the capacitive element. Regarding.

〔従来の技術〕[Conventional technology]

半導体装置内の静電容量素子を溝構造によって形成する
場合、従来その静電容量値を増加するために、溝内壁に
不純物拡散層を形成してその導電性を増大させるように
、溝形成の後で溝内壁に不純物イオン注入を行い、さら
にアニルするのが通常であった。When a capacitive element in a semiconductor device is formed by a groove structure, conventionally, in order to increase the capacitance value, an impurity diffusion layer is formed on the inner wall of the groove to increase its conductivity. Usually, impurity ions are implanted into the inner wall of the trench afterwards, and then annealing is performed.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の製造方法では、溝形成後にその内部に不
純物イオン柱入を傾斜して行うので、溝内壁のイオン注
入密度を均一化するためには、注入傾斜角度を変化させ
て何回もイオン柱入を行う必要があり、製造工程が煩雑
かつ時間がかかる欠点がある。In the conventional manufacturing method described above, impurity ions are implanted into the trench at an angle after the trench is formed. Therefore, in order to equalize the ion implantation density on the inner wall of the trench, ions are implanted many times by changing the implantation tilt angle. There is a drawback that it is necessary to insert the pillars, and the manufacturing process is complicated and time-consuming.

本発明の目的は、上記の欠点を除去した、溝構造静電容
量素子を有する。ＣＭＯＳ半導体装この新規な製造方法
を提供することにある。The object of the present invention is to have a trench structure capacitive element that eliminates the above-mentioned drawbacks. The object of the present invention is to provide a novel method for manufacturing CMOS semiconductor devices.

（！ＩＷＪを解決するための手段〕本発明の製造方法は、ＣＭＯ３）ランジスタのウェル形
成時に、溝形成予定個所に第２ウェルを同時に形成する
工程と、少なくとも該第２ウェルの深さ方向の領域が静
電容量素子の電極領域に相応するように溝形成をなす工
程と、該溝内に容量絶縁膜形成後、その上に導電性膜を
堆積し、静電容量素子を形成する工程とを含むものであ
る。(Means for solving !IWJ) The manufacturing method of the present invention includes a step of simultaneously forming a second well at a location where a groove is to be formed when forming a well of a CMO3 transistor; a step of forming a groove so that the region corresponds to an electrode region of a capacitive element; and a step of forming a capacitive insulating film in the groove and then depositing a conductive film thereon to form a capacitive element. This includes:

〔作用〕[Effect]

本発明では、ＣＭＯＳ）ランジスタのウェル形成時に、
同時に形成したウェル領域に溝を形成し、溝表面に容量
絶縁膜を形成する。したがって、容量絶縁膜の内側は充
分な導電性をもつ電極領域になり、従来例のようにイオ
ン注入により導電性をもたせる工程は不必要になる。In the present invention, when forming a CMOS transistor well,
A groove is formed in the well region formed at the same time, and a capacitive insulating film is formed on the surface of the groove. Therefore, the inside of the capacitor insulating film becomes an electrode region with sufficient conductivity, and the step of imparting conductivity by ion implantation as in the conventional example becomes unnecessary.

〔実施例〕〔Example〕

以下、図面を参照して１本発明の詳細な説明をする。第
１図は本発明の第１実施例の製造工程を示す断面図であ
り、Ｐ形シリコン基板上のＮウェル方式のＣＭＯＳ半導
体装置中に筒形溝構造の静電容量素子を有する場合につ
いて、その静電容量素子とＣＭＯＳ）ランジスタ素子を
形成するまでの工程を順に示す。Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a cross-sectional view showing the manufacturing process of the first embodiment of the present invention, in which a capacitive element with a cylindrical groove structure is included in an N-well type CMOS semiconductor device on a P-type silicon substrate. The steps up to forming the capacitive element and the CMOS transistor element will be shown in order.

先ず、第１図（ａ）に示すように、Ｐ形シリコン基板１
００上にレジストを塗布し、回路パターンの投写・現像
によってＰチャネルトランジスタ素子の形成予定箇所と
静電容量素子の形成予定箇所を除いてレジスト１を残し
、リンイオン２の注入を行う０次に、レジス）　１　ｔ
−除去し、第１図（ｂ）に示すように、アニール処理を
行って、Ｎウェル４，４′を形成してから、レジスト塗
布および回路パターンの投写・現像によって、静電容量
用の溝の形成予定箇所を除いてレジスト３を歿した後、
エツチングを行い溝５を形成する。First, as shown in FIG. 1(a), a P-type silicon substrate 1 is
A resist is applied onto the 00, and a circuit pattern is projected and developed to leave the resist 1 except for the areas where the P-channel transistor element and the capacitive element are to be formed, and phosphorus ions 2 are implanted. Regis) 1t
- As shown in FIG. 1(b), annealing is performed to form N wells 4 and 4', and then capacitance grooves are formed by resist coating and projection/development of a circuit pattern. After removing the resist 3 except for the area where is planned to be formed,
Etching is performed to form grooves 5.

その後、レジスト３を除去した後、第１図（Ｃ）に示す
ように、ＣＶＤ等によって酸化膜６と電導性のポリシリ
コン膜７を順次形成する。これによって、溝５内に静電
容量素子５Ａが形成される。その後、レジスト塗布およ
び回路パターンの投写・現像によってＮチャネルトラン
ジスタ素子のソースとドレインの形成予定箇所を除いて
レジスト８を残す、そして、ポリシリコン膜７と酸化膜
６のエツチングを行った後、ヒ素イオン９の注入を行う
。Thereafter, after removing the resist 3, as shown in FIG. 1C, an oxide film 6 and a conductive polysilicon film 7 are sequentially formed by CVD or the like. As a result, a capacitive element 5A is formed within the groove 5. Thereafter, by applying resist, projecting and developing a circuit pattern, resist 8 is left except where the source and drain of the N-channel transistor element are planned to be formed, and after etching the polysilicon film 7 and oxide film 6, arsenic is etched. Ions 9 are implanted.

次に、レジスト８を除去した後、第１図（ｄ）に示すよ
うに、再びレジスト塗布および回路パターンの投写・現
像によってＰチャネルトランジスタ素子のソースとドレ
インの形成予定箇所を除いてレジス）１０を残す、そし
て。Next, after removing the resist 8, as shown in FIG. 1(d), the resist is applied again, and the circuit pattern is projected and developed to remove the resist 10 except for the areas where the source and drain of the P-channel transistor element are to be formed. leave, and.

ポリシリコン膜７と酸化膜６のエツチングを行っ人後、
ボロンイオン１１の注入を行う。After etching the polysilicon film 7 and oxide film 6,
Boron ions 11 are implanted.

次に、レジス）１０を除去した後、第１図（ｅ）に示す
ように、再びレジスト塗布および回路パターンの投写・
現像によって各回路素子に対する回路配線となるポリシ
リコン膜部分に対してレジスト１２を残し、ポリシリコ
ン膜７のエツチングを行う。Next, after removing the resist 10, as shown in FIG. 1(e), the resist is applied again and the circuit pattern is projected.
After development, the resist 12 is left on the polysilicon film portion that will become the circuit wiring for each circuit element, and the polysilicon film 7 is etched.

次に、レジス）１２を除去した後、第１図（ｆ）に示す
ように、アニール処理を行うと、ＣＭＯＳ）ランジスタ
の各ソース拳ドレインが形成される０以上でＮウェルに
よって内壁の導電性が確保された溝構造の静電容量素子
とＰチャネル及びＮチャネルトランジスタ素子が形成さ
れたことになり、この実施例によれば、静電界は素子と
しての溝の内壁にその導電性を増大させることのみを目
的としたイオン注入工程等は不要となる。Next, after removing the resistor 12, as shown in FIG. 1(f), annealing is performed to form each source and drain of the CMOS transistor. This means that a capacitive element and a P-channel and N-channel transistor element are formed with a groove structure in which the electrostatic field is secured, and according to this example, the electrostatic field increases the conductivity of the inner wall of the groove as an element. There is no need for an ion implantation process or the like solely for this purpose.

なお、最終的に半導体装置として完成させるためには、
さらに、第１図（ｆ）の形成以後。In addition, in order to finally complete the semiconductor device,
Furthermore, after the formation of FIG. 1(f).

配線層やカバー層の形成およびパッケージ組立工程を経
る必要が有る。It is necessary to go through a process of forming wiring layers and cover layers and assembling the package.

次に第２実施例として、Ｐ形シリコン基板上のＮウェル
方式のＣＭＯＳ半導体装置として、隣り合うＣＭＯＳ半
導体装置を分離するスリット状溝の中に静電容量素子を
形成する構造の半導体装置について、その製造工程を第
２図で順に示す。Next, as a second example, a semiconductor device having a structure in which a capacitive element is formed in a slit-like groove separating adjacent CMOS semiconductor devices, is an N-well type CMOS semiconductor device on a P-type silicon substrate. The manufacturing process is sequentially shown in FIG.

先ず、第２図（ａ）に示すように、Ｐ形シリコン基板１
００上にレジストを塗布し、回路パターンの投写・現像
によってＰチャネルトランジスタ素子の形成予定箇所お
よび素子分離用溝の形成予定箇所を除いてレジスト２１
を残し、リンイオン２２の注入を行う。First, as shown in FIG. 2(a), a P-type silicon substrate 1 is
00, and by projecting and developing a circuit pattern, the resist 21 is removed except for the area where the P-channel transistor element is planned to be formed and the area where the device isolation groove is planned to be formed.
, and implantation of phosphorus ions 22 is performed.

次にレジス）２１を除去し、第２図（ｂ）に示すように
、アニール処理を行って、Ｎウェル２４．２４’を形成
後、レジスト塗布および回路パターンの投写・現像によ
って、素子分離用溝の形成予定箇所を除いてレジスト２
３を残す、そして、十分な深さのエツチングを行い。Next, as shown in FIG. 2(b), the resist 21 is removed, annealing is performed to form N-wells 24 and 24', and a resist is applied and a circuit pattern is projected and developed. Resist 2 except for the area where grooves are planned to be formed.
3, and etched to a sufficient depth.

素子分離用溝２５を形成し、さらに、素子分離強化のた
めに、溝底部にポロンイオン２６の注入を行う、なお、
素子分離用溝２５はＮウェル２４′より深くＰ形シリコ
ン基板１００内にきざまれ、かつスリット状であってＮ
ウェル２４′を完全に２部分に分離している。An element isolation groove 25 is formed, and poron ions 26 are implanted into the groove bottom to strengthen element isolation.
The element isolation trench 25 is cut into the P-type silicon substrate 100 deeper than the N-well 24', and is slit-shaped.
Well 24' is completely separated into two parts.

次にレジスト２３を除去し、第２図（ｅ）に示すように
、ＣＶＤ等によって酸化膜２７と電導性のポリシリコン
ｇ！２８を順次形成する。このとき素子分離用溝２５内
に静電容量素子２５Ａが形成される。なお、静電容量素
子２５Ａは２つの静電容量が直列接続された形になる。Next, the resist 23 is removed, and as shown in FIG. 2(e), the oxide film 27 and the conductive polysilicon g! are formed by CVD or the like. 28 are sequentially formed. At this time, a capacitive element 25A is formed within the element isolation groove 25. Note that the capacitance element 25A has a form in which two capacitances are connected in series.

その後、レジスト塗布および回路パターンの投写・現像
によってＮチャネルトランジスタ素子のソースとドレイ
ンの形成予定箇所を除いてレジスト２９を残す、そして
、ポリシリコンＷＪ２８と酸化膜２７のエツチングを行
った後、ヒ素イオン３０の注入を行う。Thereafter, by applying resist and projecting and developing a circuit pattern, a resist 29 is left except for the areas where the source and drain of the N-channel transistor element are planned to be formed. After etching the polysilicon WJ 28 and the oxide film 27, arsenic ions are removed. Perform 30 injections.

次にレジスト２９を除去した後、第２図（ｄ）に示すよ
うに、再びレジスト塗布及び回路パターンの投写・現像
によってＰチャネルトランジスタ素子のソースとドレイ
ンの形成予定箇所を除いてレジスト３１を残す、そして
ポリシリコン膜２８と酸化膜２７のエツチングを行った
後、ポロンイオン３２の注入を行う。Next, after removing the resist 29, as shown in FIG. 2(d), by applying the resist again and projecting and developing the circuit pattern, the resist 31 is left except where the source and drain of the P-channel transistor element are planned to be formed. After etching the polysilicon film 28 and the oxide film 27, poron ions 32 are implanted.

次にレジスト３１を除去した後、第２図（ｅ）に示すよ
うに、再びレジスト塗布及び回路パターンの投写・現像
によって各回路素子と回路配線の為のポリシリコン膜部
分に対してレジスト３３を残す、その後ポリシリコン膜
２８のエツチングを行う。Next, after removing the resist 31, as shown in FIG. 2(e), the resist 33 is applied again to the polysilicon film portion for each circuit element and circuit wiring by applying the resist and projecting and developing the circuit pattern. After that, the polysilicon film 28 is etched.

次にレジスト３３を除去した後、第２図（ｆ）に示すよ
うに、アニール処理を行うと、各ＣＭＯＳトランジスタ
のソース・ドレインが形成される。また素子分離用溝２
５の底部にはＰ十領域が形成され、ストー／パーになっ
ている１以上で素子分離用ｙｔ２５の両側に、Ｎウェル
によって溝内壁の導電性が確保された状態の一対の静電
容量素子とＰチャネル及びＮチャネルトランジスタ素子
が形成されたことになる。Next, after removing the resist 33, as shown in FIG. 2(f), annealing is performed to form the source and drain of each CMOS transistor. In addition, element isolation groove 2
A P region is formed at the bottom of the groove 5, and a pair of capacitive elements are formed on both sides of the device isolation yt25 with a stopper/stopper 1 or more, with the conductivity of the inner wall of the groove being ensured by an N well. This means that P-channel and N-channel transistor elements are formed.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、ＣＭＯ３半導体装置の
Ｐウェル又はＮウェルを形成する工程に於て、同時に静
電容量用溝の形成予定箇所に対してもＰウェル又はＮウ
ェルを形成しておくことによって、その後、静電容量用
の溝を形成した時にその溝の内壁が予めＰウェル又はＮ
ウェル化きれており、それが導電性を向上させる為の不
純物拡散層として機能するため、従来のように別途溝の
内壁へのイオン注入等を行う工程を不要化する効果が有
る。As explained above, in the process of forming a P-well or N-well of a CMO3 semiconductor device, the present invention simultaneously forms a P-well or an N-well at a location where a capacitance groove is planned to be formed. By forming a groove for capacitance, when the groove is formed, the inner wall of the groove can be
Since the well has been formed and functions as an impurity diffusion layer to improve conductivity, it has the effect of eliminating the need for a separate step of implanting ions into the inner wall of the groove as in the conventional method.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の第１実施例の製造工程を示す断面図、
第２図は素子分離用溝内に静電容量素子を形成した第２
実施例の製造工程を示す断面図である。４．４′・・・Ｎウェル、　　５・・・溝、５Ａ・・・
静電容量素子、　　　６・・・酸化膜、７・・・ポリシ
リコン膜、２４．２４’・・・Ｎウェル、２５・・・素子分離用溝、２５Ａ・・・静電容量素子。２７・・・酸化膜、２８・・・ポリシリコン膜、１００・・・Ｐ形シリコン基板。特註出願人　　日本電気株式会社FIG. 1 is a sectional view showing the manufacturing process of the first embodiment of the present invention,
Figure 2 shows a second structure with a capacitive element formed in the element isolation groove.
It is a sectional view showing a manufacturing process of an example. 4.4'...N well, 5...groove, 5A...
Capacitive element, 6... Oxide film, 7... Polysilicon film, 24.24'... N well, 25... Element isolation trench, 25A... Capacitive element. 27... Oxide film, 28... Polysilicon film, 100... P-type silicon substrate. Special note applicant: NEC Corporation

Claims (1)

Translated fromJapanese

【特許請求の範囲】[Claims]　溝構造の静電容量素子を有するＣＭＯＳ半導体装置の
製造において、ＣＭＯＳトランジスタのウェル形成時に
、前記溝形成予定個所に第２ウェルを同時に形成する工
程と、少なくとも該第２ウェルの深さ方向の領域が静電
容量素子の電極領域に相応するように溝形成をなす工程
と、該溝内に容量絶縁膜形成後、その上に導電性膜を堆
積し、静電容量素子を形成する工程とを含むことを特徴
とするＣＭＯＳ半導体装置の製造方法。In manufacturing a CMOS semiconductor device having a capacitance element having a trench structure, when forming a well of a CMOS transistor, a step of simultaneously forming a second well at the location where the trench is to be formed, and at least a region in the depth direction of the second well. a step of forming a groove so that it corresponds to an electrode region of a capacitive element, and a step of forming a capacitive insulating film in the groove and then depositing a conductive film thereon to form a capacitive element. A method of manufacturing a CMOS semiconductor device, comprising: