JPH03278772A - Field identification device - Google Patents

Abstract

PURPOSE:To identify a field by setting an output for a prescribed period when no horizontal synchronizing signal is outputted to a 2nd logic level and setting the output at the outside of the prescribed period together with the output period to a 1st logic level to discriminate the logic level of the output of a data signal generating circuit. CONSTITUTION:An oscillation circuit 1 is oscillated for a period when no horizontal synchronizing signal HS is inputted, an oscillating output PP is outputted and a data signal generating circuit 2 receives an oscillating output PP oscillated every time when the horizontal synchronizing signal HS descends and outputs a low logic level when pulse number reaches a preset number (m) and outputs a high logic level when the pulse number reaches (m+n). A D flip-flop 3 latches a data signal DP inputted to a data input terminal D at a leading edge of a vertical synchronizing signal VS inputted to a clock terminal CK and outputs the signal as a field identification signal FD to a noninverting output signal Q. Then even number and odd number fields are identified by checking the output of the data signal generating circuit going to the 1st logic level near the horizontal synchronizing signal at the leading of the vertical synchronizing signal and going to the 2nd logic level for the other period. Thus, the start of the field is identified.

Description

Translated fromJapanese

【発明の詳細な説明】（産業上の利用分野）本発明はテレビジョン信号の奇数フィールドと偶数フィ
ールドとを識別するフィールド識別装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a field identification device for identifying odd and even fields of a television signal.

〔従来の技術〕[Conventional technology]

第５図はこの種のフィールド識別装置の従来例を示す構
成図、第６図（ａ）　、　（ｂ）は第５図の従来例の動
作を示すそれぞわ奇数フィールド終了時、偶数フィール
ド終了時のタイミングチャートである。FIG. 5 is a block diagram showing a conventional example of this type of field identification device, and FIGS. 6(a) and (b) show the operation of the conventional example shown in FIG. 5, respectively. This is a timing chart of the time.

バースト検波回路１１は、バースト信号ＢＵの包絡線を
取り出し、検波出力ＢＤとして出力する。The burst detection circuit 11 extracts the envelope of the burst signal BU and outputs it as a detection output BD.

パルス発生回路１２は、検波出力ＢＤを入力する毎に、
式（１）に示されるパルス幅Ｔのパルス出力ｓｐを出力
する。Every time the pulse generation circuit 12 receives the detection output BD,
A pulse output sp having a pulse width T shown in equation (1) is output.

０．５８＜Ｔ＜　（Ｈ−Ｂ）・・・・・・・・・・（１
）ただし　Ｈは水平走査期間Ｂは水平ブランキング期間ゲート回路１３は複合同期信号より抽出された等価パル
スＥＱとパルス出力ＳＰとの論理積なとり、フィールド
識別信号ＦＤを出力する。0.58<T< (H-B)・・・・・・・・・(1
) However, H is the horizontal scanning period B and the horizontal blanking period.The gate circuit 13 performs the logical product of the equivalent pulse EQ extracted from the composite synchronizing signal and the pulse output SP, and outputs the field identification signal FD.

次に従来例の動作について第６図（ａ）　、　（ｂ）を
参照して説明する。Next, the operation of the conventional example will be explained with reference to FIGS. 6(a) and 6(b).

（１）奇数フィールド終了時（第６図（ａ））。(1) At the end of an odd field (Figure 6(a)).

水平同期信号を人力する毎に、水平同期信号の後縁のバ
ースト信号ＢＵの検波出力ＢＤに同期して、パルス発生
回路１２はパルス幅Ｔのパルス出力ｓｐを出力し、垂直
同期信号（不図示）が出力された後は、垂直同期信号に
関連する等価パルスＥＱの出力が終了するまでは新たな
パルス出力ｓｐを停止する。したがって水平同期信号番
号２６２、２６３間でパルス出力ＳＰが出力された後は
、パルス出力ＳＰは一時停止される。また、等価パルス
ＥＱは水平同期信号番号２６２の水平同期信号が出力さ
れた後出力開始される。ゲート回路１３は、パルス出力
ＳＰと等価パルスＥＱとの論理積をとっているので、水
平同期信号番号２６２．２６３間でのパルス出力ＳＰが
出力され、かつ、等価パルスＥＱが出力されている間、
フィールド識別信号ＦＤを論理レベルハイにする。Every time a horizontal synchronization signal is manually generated, the pulse generation circuit 12 outputs a pulse output sp with a pulse width T in synchronization with the detection output BD of the burst signal BU at the trailing edge of the horizontal synchronization signal, and outputs a vertical synchronization signal (not shown). ) is output, the new pulse output sp is stopped until the output of the equivalent pulse EQ related to the vertical synchronization signal is completed. Therefore, after the pulse output SP is output between horizontal synchronization signal numbers 262 and 263, the pulse output SP is temporarily stopped. Furthermore, output of the equivalent pulse EQ is started after the horizontal synchronization signal with horizontal synchronization signal number 262 is output. Since the gate circuit 13 calculates the logical product of the pulse output SP and the equivalent pulse EQ, while the pulse output SP between the horizontal synchronizing signal numbers 262 and 263 is output and the equivalent pulse EQ is output. ,
The field identification signal FD is set to logic level high.

（１）偶数フィールド終了時（第６図（ｂ））。(1) At the end of even field (Fig. 6(b)).

水平同期信号番号１以降は垂直同期信号が出力されてい
るのでパルス出力ＳＰは停止されている。パルス出力Ｓ
が出力されているとき等価パルスＥＱは出力されていな
いので、フィールド識別信号ＦＤは論理レベルロウであ
る。Since the vertical synchronization signal is output from horizontal synchronization signal number 1 onward, the pulse output SP is stopped. Pulse output S
Since the equivalent pulse EQ is not being output when EQ is being output, the field identification signal FD is at a low logic level.

したがって、垂直同期信号人力時のフィールド識別信号
ＦＤの論理レベルのハイ、ロウによりそれぞれ偶数フィ
ールド、奇数フィールドの開始が識別される。Therefore, the start of an even field and an odd field are identified by the high or low logic level of the field identification signal FD when the vertical synchronizing signal is manually input.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のフィールド識別装置は、等価パルスＥＱ
を用いてフィールド識別を行なっているがＶＴＲ信号等
は等価パルスＥＱがないため使用できないという欠点が
ある。The conventional field identification device described above uses the equivalent pulse EQ
However, it has the disadvantage that it cannot be used for VTR signals and the like because there is no equivalent pulse EQ.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のフィールド識別装置は、テレビジョン信号の各水平走査期間内において、水平同
期信号人力時以外の期間に、予め設定された周波数でク
ロックを発振する発振回路と、水平同期信号人力毎に、
発振回路から出力されるクロックの数をカウントし、カ
ウントした結果が第１の設定数になると出力を第１の論
理レベルから第２の論理レベルに変え、カウントした結
果が第１の設定数より大きい第２の設定数になると出力
を第２の論理レベルから第１の論理レベルにもどすデー
タ信号発生回路と、垂直同期信号が入力されたとき、データ信号発生回路の
出力が第１の論理レベルであると奇数フィールドのスタ
ートであると検出し、第２の論理レベルであると偶数フ
ィールドのスタートであると検出する論理回路とを有す
る。The field identification device of the present invention includes an oscillation circuit that oscillates a clock at a preset frequency during a period other than when the horizontal synchronizing signal is manually input in each horizontal scanning period of a television signal, and
The number of clocks output from the oscillator circuit is counted, and when the count result reaches the first set number, the output is changed from the first logic level to the second logic level, and the count result becomes higher than the first set number. A data signal generation circuit that returns the output from the second logic level to the first logic level when a large second set number is reached, and when a vertical synchronization signal is input, the output of the data signal generation circuit returns to the first logic level. If the logic level is the second logic level, the logic circuit detects that it is the start of an odd field, and if it is the second logic level, it is the start of an even field.

（作用）偶数、奇数フィールド終了時の垂直同期信号の立上りタ
イミングは水平同期信号の立上りと同期しているか水平
同期信号間であるので、垂直同期信号の立上り時に、水
平同期信号近辺で第１の論理レベル、その他で第２の論
理レベルのデータ信号発生回路の出力を見れば偶数、奇
数フィールドの識別ができる。(Function) The rise timing of the vertical synchronization signal at the end of even and odd fields is synchronized with the rise of the horizontal synchronization signal or between the horizontal synchronization signals. Even and odd fields can be identified by looking at the output of the data signal generating circuit at the second logic level.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明のフィールド識別装置の一実施例を示す
構成図、第２図、第３図は第１図の実施例の発振回路１
．データ信号発生回路２をそれぞれ詳細に示す構成図、
第４図（ａ）　、　（ｂ）は第１図の実施例のそれぞれ
偶数フィールド終了時、奇数フィールド終了時における
動作を示すタイミングチャートである。FIG. 1 is a block diagram showing an embodiment of the field identification device of the present invention, and FIGS. 2 and 3 show an oscillation circuit 1 of the embodiment of FIG. 1.
．． A configuration diagram showing the data signal generation circuit 2 in detail,
FIGS. 4(a) and 4(b) are timing charts showing the operations of the embodiment shown in FIG. 1 at the end of an even field and at the end of an odd field, respectively.

発振回路１は水平同期信号ＨＳを入力しない期間だけ発
振し、発振出力ｐｐを出力する。データ信号発生回路２
は水平同期信号ＨＳが立下る毎に発振される発振出力ｐ
ｐを入力し、パルス数が予め設定されたｍ個に達すると
出力を論理レベルロウ（以降論理りと記す）にし、（ｍ
＋ｎ）個に達すると論理レベルハイ（以降論理Ｈと記す
）にする。Ｄ型フリップフロップ３（以降ＤＤＦ３と記
す）はクロック端ＣＫに入力する垂直同期信号ＶＳの立
上りエッチで、データ入力端りに入力しているデータ信
号ＤＰをラッチし、非反転出力端Ｑにフィールド識別信
号ＦＤとして出力する。The oscillation circuit 1 oscillates only during the period when the horizontal synchronization signal HS is not input, and outputs an oscillation output pp. Data signal generation circuit 2
is the oscillation output p that is oscillated every time the horizontal synchronization signal HS falls.
p is input, and when the number of pulses reaches the preset m, the output is set to logic level low (hereinafter referred to as logic), and (m
+n), the logic level is set to high (hereinafter referred to as logic H). The D-type flip-flop 3 (hereinafter referred to as DDF3) latches the data signal DP input at the data input end at the rising edge of the vertical synchronization signal VS input to the clock terminal CK, and outputs the field to the non-inverting output terminal Q. Output as identification signal FD.

発振回路１はインバータ１１．、１１２と、アンド回路
１２と、抵抗Ｒと、コンデンサＣ０，Ｃ，とからなって
いる。インバータ１１１は水平同期信号Ｈ５の論理レベ
ルを反転し、アンド回路１２の一方のゲートに印加して
いるので、水平同期信号ＨＳが入力されていない時アン
ド回路１２の他方のゲートが開かれ、インバータ１１．
アンド回路１２．抵抗Ｒ，コンデンサＣ６，Ｃ１とが発
振回路を形成し、発振出力ｐｐを出力する。発振周波数
は抵抗Ｒ。The oscillation circuit 1 includes an inverter 11. , 112, an AND circuit 12, a resistor R, and capacitors C0, C,. Since the inverter 111 inverts the logic level of the horizontal synchronizing signal H5 and applies it to one gate of the AND circuit 12, when the horizontal synchronizing signal HS is not input, the other gate of the AND circuit 12 is opened and the inverter 11.
AND circuit 12. The resistor R and capacitors C6 and C1 form an oscillation circuit, which outputs an oscillation output pp. The oscillation frequency is resistor R.

コンデンサＣ６，Ｃ０によって決定される。Determined by capacitors C6 and C0.

データ信号発生回路２は、クロックカウンタ２１と、−
数枚出回路２２゜、２２ゆ。。と、オア回路２３と、Ｄ
ＦＦ２４とからなっている。クロックカウンタ２１は、
水平同期信号ＨＳが入力される毎にリセットされ、発振
出力ＰＰをカウントする。−数枚出回路２２．．２２−
、ｏは、それぞれ予め設定された数値ｍ、ｍ＋ｎ　（ｍ
、ｎは自然数）を保持し、クロックカウンタ２１のカウ
ントが数値ｍ、ｍ＋ｎになったときそれぞれ出力を論理
Ｈとする。ＤＦＦ２４は、水平同期信号ＨＳが入力され
る毎にセットされ、オア回路２３の出力が論理Ｈになる
毎に反転出力端Ｑの出力をデータ入力端りからラッチし
、非反転出力端Ｑからデータ信号ＤＤとして出力する。The data signal generation circuit 2 includes a clock counter 21 and -
Several sheet output circuit 22°, 22yu. . , OR circuit 23, and D
It consists of FF24. The clock counter 21 is
Each time the horizontal synchronizing signal HS is input, it is reset and counts the oscillation output PP. -Several sheet output circuit 22. ．． 22-
, o are preset numerical values m, m+n (m
, n are natural numbers), and when the count of the clock counter 21 reaches the numerical values m and m+n, the outputs are set to logic H, respectively. The DFF 24 is set every time the horizontal synchronizing signal HS is input, and every time the output of the OR circuit 23 becomes logic H, it latches the output of the inverted output terminal Q from the data input terminal, and outputs the data from the non-inverted output terminal Q. Output as signal DD.

次に、第１図の実施例の動作について第４図（ａ）　、
　（ｂ）を参照して説明する。Next, regarding the operation of the embodiment shown in FIG. 1, FIG. 4(a),
This will be explained with reference to (b).

（１）偶数フィールド終了時（第４図（ａ））。(1) At the end of even field (Figure 4(a)).

水平同期信号ＨＳが立下ると、その立下りに同期して発
振回路１は発振を開始する。クロックカウンタ２】は、
水平同期信号ＨＳでカウント出力がリセットされるが、
水平同期信号ＨＳの立下りで発振回路１が発振を開始す
ると、発振出力ｐｐをカウントする。−数枚出回路２２
ゆがクロックカラカウンタ２１のカウントがｍになった
ことを検出すると、ＤＦＦ２４は反転出力端Ｑの論理り
をラッチし、データ信号ＤＰを立下げ、論理りとする。When the horizontal synchronization signal HS falls, the oscillation circuit 1 starts oscillating in synchronization with the fall. Clock counter 2] is
The count output is reset by the horizontal synchronization signal HS, but
When the oscillation circuit 1 starts oscillating at the falling edge of the horizontal synchronizing signal HS, the oscillation output pp is counted. -Several sheet output circuit 22
When detecting that the count of the distorted clock color counter 21 has reached m, the DFF 24 latches the logical logic at the inverted output terminal Q, and lowers the data signal DP, making it logic logic.

数枚出回路２２ｆｉ、、がクロックカウンタ２１のカウ
ントが（ｍ＋ｎ）になったことを検出すると、ＤＦＦ２
４は反転出力端Ｑの論理Ｈをラッチし、データ信号ＤＰ
を立上げ、論理Ｈとする。データ信号ＤＰが論理りとな
る時間Ｔ。は発振出力ｐｐの周期×ｎで決定されるもの
であり、本実施例ではＱＨ＜Ｔ＜％Ｈ（ＩＨは１水平走
査期間）に設定されている。ＤＦＦ３は垂直同期信号ｖ
Ｓの立上りで論理Ｈのデータ信号ＤＰをラッチするので
。When the several-sheet output circuit 22fi detects that the count of the clock counter 21 has reached (m+n), the DFF2
4 latches the logic H of the inverted output terminal Q and outputs the data signal DP.
is raised and set to logic H. Time T when data signal DP becomes logical. is determined by the cycle of the oscillation output pp×n, and in this embodiment is set to QH<T<%H (IH is one horizontal scanning period). DFF3 is the vertical synchronization signal v
Because the logic H data signal DP is latched at the rising edge of S.

フィールド識別信号ＦＤは論理Ｈになり、奇数フィール
ドがスタートしたことが伝達される。The field identification signal FD becomes logic H, and it is transmitted that the odd field has started.

（２）奇数フィールド終了時（第４図（ｂ））。(2) At the end of the odd field (Fig. 4(b)).

水平同期信号Ｈ５とデータ信号ＤＰとの関係は偶数フィ
ールド終了時と同じなので説明を省略する。ＤＦＦ３は
垂直同期信号ＶＳの立上りで論理りのデータ信号ＤＰを
ラッチするので、フィールド識別信号ＦＤは論理りにな
り、偶数フィールドがスタートしたことが伝達される。The relationship between the horizontal synchronizing signal H5 and the data signal DP is the same as that at the end of the even field, so a description thereof will be omitted. Since the DFF3 latches the logical data signal DP at the rise of the vertical synchronization signal VS, the field identification signal FD becomes logical, and the start of an even field is transmitted.

ただし水平同期信号Ｈ３はテレビジョン受像機の同期分
離回路（図示せず）により垂直帰線消去期間（垂直同期
信号を含む）中も常に出力されている。However, the horizontal synchronization signal H3 is always outputted by a synchronization separation circuit (not shown) of the television receiver even during the vertical blanking period (including the vertical synchronization signal).

また、水平同期信号と垂直同期信号との位相関係が回路
等の影響で多少変化しても、−数回路２　、、２　、、
。の設定値ｍ、ｍ十ｎの変更により、水平同期信号に対
するデータ信号ＤＰの位相およびパルス幅Ｔ。を変更で
き、容易に対応できる。In addition, even if the phase relationship between the horizontal synchronization signal and the vertical synchronization signal changes somewhat due to the influence of the circuit, - several circuits 2, 2, .
. The phase and pulse width T of the data signal DP with respect to the horizontal synchronizing signal are changed by changing the set values m, m and n. can be changed and easily accommodated.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、データ信号発生回路に水
平同期信号が出力されていない所定期間出力を第２の論
理レベルにさせ、水平同期信号が出力されている期間も
含めた前記所定期間外には出力を第１の論理レベルにさ
せ、偶数、奇数フィールド終了時の垂直同期信号の立上
りタイミングがそれぞれ水平同期の立上りと同期してい
るか水平同期信号間であることから、垂直同期信号の立
上り時のデータ信号発生回路の出力の論理レベルを判定
することにより、等価パルスを含まないテレビ信号に対
しても偶数、奇数フィールドの識別ができる効果がある
。As explained above, the present invention causes the data signal generation circuit to output a second logic level during a predetermined period in which a horizontal synchronization signal is not output, and outside the predetermined period including the period in which the horizontal synchronization signal is output. The output is set to the first logic level, and since the rising timing of the vertical sync signal at the end of even and odd fields is synchronized with the rising edge of the horizontal sync signal or between the horizontal sync signals, the rising edge of the vertical sync signal By determining the logic level of the output of the data signal generating circuit at the time, it is possible to distinguish between even and odd fields even in a television signal that does not contain equivalent pulses.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明のフィールド識別装置の一実施例を示す
構成図、第２図、第３図は第１図の実施例の発振回路１
．データ信号発生回路２をそれぞれ詳細に示す構成図、
第４図（ａ）　、　（ｂ）は第１図の実施例のそれぞれ
偶数フィールド終了時、奇数フィールド終了時における
動作を示すタイミングチャート、第５図は従来例を示す
構成図、第６図（ａ）　、　（ｂ）は第５図の従来例の
それぞれ奇数フィールド終了時、偶数フィールド終了時
における動作を示すタイミングチャートである。１・・・・・・・・・・・・発振回路、２・・・・・・
・・・・・・データ信号発生回路、３．２４・・・・・
・・・ＤＦＦ、１１、、１１□・・・・・・インバータ、１２・・・・
・・・・・・・・アンド回路、２１・・・・・・・・・
・・・クロックカウンタ、２２、、、２２．、＋。・・
・・−数枚出回路、２３・・・・・・・・・・・・オア
回路。FIG. 1 is a block diagram showing an embodiment of the field identification device of the present invention, and FIGS. 2 and 3 show an oscillation circuit 1 of the embodiment of FIG. 1.
．． A configuration diagram showing the data signal generation circuit 2 in detail,
4(a) and 4(b) are timing charts showing the operation of the embodiment shown in FIG. 1 at the end of an even field and at the end of an odd field, respectively; FIG. 5 is a configuration diagram showing a conventional example; and FIG. 5A and 5B are timing charts showing operations at the end of an odd field and at the end of an even field, respectively, in the conventional example shown in FIG. 1......Oscillation circuit, 2...
...Data signal generation circuit, 3.24...
...DFF, 11,, 11□...Inverter, 12...
・・・・・・・・・AND circuit, 21・・・・・・・・・
. . . Clock counter, 22, , 22. ,+.・・・
...-Several output circuit, 23.......OR circuit.

Claims (1)

Translated fromJapanese

【特許請求の範囲】１、テレビジョン信号の各水平走査期間内において、水
平同期信号入力時以外の期間に、予め設定された周波数
でクロックを発振する発振回路と、水平同期信号入力毎
に、発振回路から出力されるクロックの数をカウントし
、カウントした結果が第１の設定数になると出力を第１
の論理レベルから第２の論理レベルに変え、カウントし
た結果が第１の設定数より大きい第２の設定数になると
出力を第２の論理レベルから第１の論理レベルにもどす
データ信号発生回路と、垂直同期信号が入力されたとき、データ信号発生回路の
出力が第１の論理レベルであると奇数フィールドのスタ
ートであると検出し、第２の論理レベルであると偶数フ
ィールドのスタートであると検出する論理回路とを有す
るフィールド識別装置。２、前記の発振回路と、データ信号発生回路と、論理回
路とが単一体に集積されている請求項１に記載のフィー
ルド識別装置。[Claims] 1. An oscillation circuit that oscillates a clock at a preset frequency during a period other than when a horizontal synchronizing signal is input within each horizontal scanning period of a television signal, and for each horizontal synchronizing signal input, The number of clocks output from the oscillation circuit is counted, and when the count result reaches the first set number, the output is set to the first set number.
a data signal generation circuit that changes the logic level from the logic level to the second logic level and returns the output from the second logic level to the first logic level when the counted result reaches a second set number that is greater than the first set number; , When the vertical synchronization signal is input, if the output of the data signal generation circuit is at the first logic level, it is detected as the start of an odd numbered field, and if it is at the second logic level, it is detected as the start of an even numbered field. A field identification device having a detecting logic circuit. 2. The field identification device according to claim 1, wherein the oscillation circuit, the data signal generation circuit, and the logic circuit are integrated into a single unit.