【発明の詳細な説明】〔目 次）・概要・産業上の利用分野・従来の技術・発明が解決しようとする課題・課題を解決するための手段・作用・実施例（ａ）発明の第１実施例の説明（ｂ）発明の第２実施例の説明（Ｃ）発明の第３実施例の説明（ｄ）発明の第４実施例の説明（ｅ）発明の第５実施例の説明・発明の効果淳で形成された導電性パッドと、前記キャパシタ及び前
記パッドを覆う層間絶縁膜と、前記層間絶縁膜に形成さ
れるパッドの上部を露出するコンタクトホールと、該コ
ンタクトホールの中を充填して前記パッドに接触する電
極配線層とを含み＃Ｉ威する。[Detailed Description of the Invention] [Table of Contents] - Overview - Field of Industrial Use - Prior Art - Problems to be Solved by the Invention - Means for Solving the Problems - Effects - Examples (a) Item of the Invention (b) Description of the second embodiment of the invention (C) Description of the third embodiment of the invention (d) Description of the fourth embodiment of the invention (e) Description of the fifth embodiment of the invention Advantages of the Invention A conductive pad formed by Jun, an interlayer insulating film that covers the capacitor and the pad, a contact hole that exposes the upper part of the pad formed in the interlayer insulating film, and a contact hole that is filled in the contact hole. and an electrode wiring layer in contact with the pad.
スタックド・キャパシタ型のＤＲＡＭを備えた半導体装
置に関し、スタックド・キャパシタを覆う層間絶縁膜を平・坦に形
成するとともに、この層間絶縁膜に設けられるコンタク
トホールのカバレッジを改善することを目的とし、下層に形成される電極よりも膜厚のＰｉい蓄積電極層と
、誘電体膜と、対向電極層よりなるキャパシタを半導体
基板上に備えたグイナミンクＲＡＭと、前記半導体基板
に設けられた拡散層の」二、または前記蓄積電積層より
も先に形成された電極層の上に、前記Ｍ積電極層と同一
材料、同し成長膜（産業上の利用分！ｆ）本発明は、半導体装置に関し、より詳しくは、スタック
ド・キャパシタ型のＤＲＡＭを備えた半導体装置に関す
る。Regarding a semiconductor device equipped with a stacked capacitor type DRAM, the purpose is to form a flat interlayer insulating film that covers the stacked capacitor, and to improve the coverage of a contact hole provided in this interlayer insulating film. A Guinaminck RAM is provided with a capacitor on a semiconductor substrate consisting of a Pi storage electrode layer having a thickness thicker than an electrode formed on the semiconductor substrate, a dielectric film, and a counter electrode layer, and a diffusion layer provided on the semiconductor substrate. 2. Or on an electrode layer formed before the storage capacitor stack, a film made of the same material and grown from the same material as the M stack electrode layer (for industrial use!f) The present invention relates to a semiconductor device, More specifically, the present invention relates to a semiconductor device including a stacked capacitor type DRAM.
スタックド・キャパシタ型のＤ ＲＡ Ｍ （ｄｙｎａ
蒙ｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は
、第１０図（ａ）に例示するように、転送トランジスタ
７１の上にキャパシタ７２を形成したもので、そのキャ
パシタ７２は、転送トランジスタ７１のソースＮｓの上
に順に形成される蓄積電極７３、誘電体膜７４及び対向
電極７５によって構成されている。Stacked capacitor type DRAM (dyna
10(a), the capacitor 72 is formed on the transfer transistor 71, and the capacitor 72 is formed on the source Ns of the transfer transistor 71 in order. It is composed of a storage electrode 73, a dielectric film 74, and a counter electrode 75.
この場合、蓄積電極７３となる多結晶シリコン欣を厚く
形成し、その表面に積層する誘電体膜７４の面積を増や
すことにより、キャパシタ７２の容量を大きくすること
が考えられる。In this case, it is conceivable to increase the capacitance of the capacitor 72 by forming a thick polycrystalline silicon layer serving as the storage electrode 73 and increasing the area of the dielectric film 74 laminated on its surface.
この構造によれば、蓄積電極７３をｊ″！く形成してい
るために、ＤＲＡＭ７０とその周辺領域の段差が大きく
なって、この上に形成される電極配線層７６が対向電極
の上部角の近傍においてＦｉ４層化したり、断線すると
いった不都合がある。しかも、キャパシタ７１の上に設
けられる層間絶縁膜７７をパターニングする場合に、こ
の上にフォトレジスト７９を塗布してエツチング用マス
クを作成することになるが、キャパシタ７２が高くなる
ためにその周辺のフォトレジスト７９が厚くなり、フォ
トレジスト７９を露光する際に光が充分子ｉｌせず、露
光や現像にムラが生し、パターン桔度が低下することに
なる。According to this structure, since the storage electrode 73 is formed to be j''!, the difference in level between the DRAM 70 and the surrounding area becomes large, and the electrode wiring layer 76 formed thereon is formed at the upper corner of the counter electrode. There are inconveniences such as formation of the Fi4 layer in the vicinity and disconnection.Furthermore, when patterning the interlayer insulating film 77 provided on the capacitor 71, it is necessary to apply a photoresist 79 thereon to create an etching mask. However, as the capacitor 72 becomes taller, the photoresist 79 around it becomes thicker, and when exposing the photoresist 79, light does not penetrate sufficiently, resulting in uneven exposure and development, resulting in poor pattern density. This will result in a decline.
このような段差を緩和する手段としては、第１１図に示
すように、キャパシタ７２の上に層間絶縁膜７７を厚く
形成し、これを熱処理によりリフローして平坦化するこ
とが提案されている。As a means for alleviating such a step difference, it has been proposed to form a thick interlayer insulating film 77 on the capacitor 72 and flatten it by reflowing it by heat treatment, as shown in FIG.
（発明が解決しようとする課題〕しかし、層間絶縁＋１２７７をＰＩくすると、その上に
形成されるレジスト７９の膜１１は均一となって露光ム
ラ、現像ムラは改善されるが、層間絶縁膜７７のＰｌい
部分に形成されるコンタクトホール７８のアスペクト比
が大きくなるため、カバレンジが悪くなり、依然として
電極配線層の断線等の問題は解決されていない。(Problem to be Solved by the Invention) However, if the interlayer insulation +1277 is made of PI, the film 11 of the resist 79 formed thereon becomes uniform and uneven exposure and development are improved, but the interlayer insulation film 77 Since the aspect ratio of the contact hole 78 formed in the thinner part of the electrode becomes large, the coverage deteriorates, and problems such as disconnection of the electrode wiring layer are still unsolved.
本発明はこのような問題に鑑みてなされたものであって
、高く形成されたスタックド・キャパシタを覆う層間絶
＆ｉＭを平坦に形成するとともに、この層間絶縁膜に設
けられるコンタクトホールのカバレッジを改善できる半
導体装置及びその製造方法を提仇することを目的とする
。The present invention has been made in view of these problems, and it is possible to form a flat interlayer &iM covering a stacked capacitor formed at a high height, and to improve the coverage of a contact hole provided in this interlayer insulating film. The purpose is to present semiconductor devices and their manufacturing methods.
上記した課題は、第１．８図に例示するように、下層に
形成される電極１１１２、ＢＬａよりも膜厚の厚い蓄積
電極層１８．１９．６４．６５と、誘電体層２０゜２１
．６６と、対向電極層２２．２３．６７よりなるキャパ
シタ７．８．７ａ、８ａを半導体基板ｌ上に備えたダイ
ナミックＲＡＭ２．３と、前記半導体基板ｌに設けられ
た拡散層１３〜１６の上、または前記蓄積電極層１８．
１９．６４．６５よりも先に形成された電極層２７の上
に、前記蓄積電極層１８．１９．６４．６５と同一材料
、同し成長膜厚で形成された導電性パッド３０゜６３と
、前記キャパシタ７．８．７ａ、８ａ及び前記パッド３
０．６３を覆う層間絶Ｉ！膜３４．６８と、該層間絶縁
！１１１３４．６８に形成されるパッド３０．６３の上
部を露出するコンタクトホール３２と、該コンタクトホ
ール３２の中を充填して前記パッド３０．６３に接触す
る電極配＆ｉ層５３．６９ａ 、 ６９ｂ 、 ＢＬａ
とを有することを特徴とする半導体装置、または、第３．４図に例示するように、前記蓄積電極層
１８．１９と前記パッド３０を、導電層に覆われた金属
膜４８又は高融点金属シリサイド膜によって形成したこ
とを特徴とする半導体装置、または、第７図（ａ）に例
示するように、下層に形成される電極１１１２よりも膜
ｊＣｒの厚い蓄積電極層１８．１９と、誘電体膜層２０
．２１と、対向電極層２２゜２３からなるキャパシタ７
．８を半導体基板１の上に備えたダイナミックＲＡＭ２
．３と、前記半導体基板ｌの表面に設けられた素子間分
離用絶縁層３５の上に形成されるパッド６０と、前記半
導体基板ｌの上に形成されるパッド６０及び１１記キヤ
パシタ７．８を請う肋間絶縁膜３４とを有することを特
徴とする半導体装置、または、第７図（ｂ）に例示するように、前記素子間分
離用絶縁層３５上に形成される前記パッド６０を、前記
素子間分離用絶縁層３５に隣接する拡散層ＧＩ上に形成
された別のパッド３０と一体的に形成したことを特徴と
する半導体装置、または、第３図に示すように、半導体基Ｉｔ上に形成さ
れた第一の導電性膜４０を、第一の導電性膜４０の下層
に形成された電極Ｉｆ １２よりも摩く形成する工程と
、第一の導電性膜４０をパターニングすることによって
、ダイナミックＲＡＭ２゜３のキャパシタ７．８用の蓄
積電極ＲＩＢ、１９を形成すると同時に、該′Ｎ積電極
Ｎ１８、Ｉ９よりも下層となる配ｗＡ電極２７又は拡散
層２８．２９の上にバット３０を形成する工程と、前記
Ｎ積電極層１８．１９表面に誘電体層２０を形成する工
程と、該誘電体層２０の上に誘電体層４４を積層して前
記キャパシタ７．８の対向電極［２２を形成する工程と
、全体に層間絶縁膜３４を形成した後に、該層間絶ｕ
Ｂ２３４をパターニングして前記パッド３０の対向電極
層３２を形成する工程とを有することを特徴とする半導
体装置の製造方法、または、第３．４図に例示するように、半導体基板ｌ上
に形成された金属、高融点金属シリサイドよりなる第一
の導電性膜４８を、第一の導電性膜４８の下層に形成さ
れた電極１１．１２よりも厚く形成する工程と、第一の
導電性１！！！４Ｂをバターニングすることにより、ダ
イナミックＲＡＭ２．３のキャパシタ７．８用の蓄積電
極層１８．１９を形成すると同時に、該蓄積電極層１８
、Ｉ９よりも下層となる配線電極２７又は拡ｐ１１．層
２８．２９の上にパッド３０を形成する工程と、前記蓄
積電極層１８．１９及び前記パッド３０の表面に、導電
層４９を形成する工程と、前記蓄積電極屑１８．１９表
向に設置Ｉられた前記導電１閃４９の上に、前言己キャ
パシタ７．８川の誘電体層２０４：形成する工程と、詠
講電体崩２０の上に、第の傅ｍ ｔ’ｈ ＩＩＩ ５２
を形！戊して前記キャパシタ７．８用の対Ｉ′Ｉ＋１電
極層２２．２３を形成する工程と、該対向電極層２２．
２３と前記パッド３０を覆う層間絶縁膜３４を形成する
工程と、該層間絶縁膜３４をバターニングして前記パッ
ド３０．ｈ面を商出させるコンタクトホール３２を形成
する工程とを有することを特徴とする半導体装置の製造
方法、または、この半導体装置の製造方法において、第４図に
例示するように、気相成長法により選択的に１１９を成
長させることによって、前記Ｎ積電極層７．８及び前記
パッド３０の表面に、前記導電層４９を形成することを
特徴とする半導体装置の製造方法、または、第５図に例示するように、半導体基板１上に形
成された金属、高融点金属シリサイドよりなる導電性膜
４８を、該Ｒ′＠性収４８の下層に形威された電極１１
、Ｉ２よりも厚く形成する工程と、該導電性膜４８の上
に第一の導電層５５を形成する工程と、前記導電性膜４
８及び前記第一の導電層５５をパターニングすることに
よって、ダイナミックＲＡＭ２．３のキャパシタ７．８
となる二層構造の蓄積電極層１８．１９を形成するとと
もに、該Ｎ積電極１１１８．１９よりも下層の配線電極
２７又は拡散層２８゜２９の上に二層構造のパッド３０
を形成する工程と、前記蓄積電極と前記パッド３０の表
面に第二の導電１ｉ５７を形成する工程と、該第二の導
電層５７を反応性イオンエンチング法によりエンチング
することにより、前記蓄積電極１８．１９及び前記パッ
ド３０の上面及び側部に前記第二の導電層５７を残存さ
せる工程と、前記蓄積電極１８．１９及び前記パッド３
０を覆う前記第一及び第二の導電層５５．５７の表面に
誘電体層２０．２１を形成する工程と、該誘電体層２０
゜２１の上に前記キャパシタ７．８用の対向電極層２２
゜２３を形成する工程と、全体に層間絶縁膜３４を形成
した後に、該層間絶縁ＩＩ！Ｊ３４をパターニングして
前記パッド３０の対向電極層３２を形成する工程とをイ
１することを特除とする半導体装置の製造方法によって
達成する。The above-mentioned problem is solved by the electrode 1112 formed in the lower layer, the storage electrode layer 18, 19, 64, 65 which is thicker than BLa, and the dielectric layer 20° 21, as illustrated in FIG.
．． 66, and capacitors 7.8.7a and 8a made up of counter electrode layers 22, 23, and 67 on a semiconductor substrate l, and on diffusion layers 13 to 16 provided on the semiconductor substrate l. , or the storage electrode layer 18.
On the electrode layer 27 formed before the storage electrode layer 18.19.64.65, a conductive pad 30°63 is formed of the same material and the same growth thickness as the storage electrode layer 18.19.64.65. , the capacitors 7.8.7a, 8a and the pad 3
Interlayer I covering 0.63! Membrane 34.68 and the interlayer insulation! A contact hole 32 that exposes the upper part of a pad 30.63 formed in 11134.68, and an electrode arrangement &i layer 53.69a, 69b, BLa that fills the contact hole 32 and contacts the pad 30.63.
Or, as illustrated in FIG. 3.4, the storage electrode layer 18, 19 and the pad 30 are formed of a metal film 48 covered with a conductive layer or a high melting point metal. A semiconductor device characterized in that it is formed of a silicide film, or as illustrated in FIG. Membrane layer 20
．． 21, and a capacitor 7 consisting of counter electrode layers 22 and 23.
．． 8 on the semiconductor substrate 1.
．． 3, a pad 60 formed on the insulating layer 35 for element isolation provided on the surface of the semiconductor substrate 1, a pad 60 formed on the semiconductor substrate 1, and a capacitor 7.8 of 11. or, as illustrated in FIG. 7(b), the pad 60 formed on the inter-element isolation insulating layer 35 is connected to the element A semiconductor device characterized in that it is formed integrally with another pad 30 formed on the diffusion layer GI adjacent to the isolation insulating layer 35, or as shown in FIG. By polishing the formed first conductive film 40 more than the electrode If 12 formed below the first conductive film 40, and patterning the first conductive film 40, At the same time as forming the storage electrodes RIB and 19 for the capacitors 7.8 of the dynamic RAM 2.3, a bat 30 is formed on the distribution electrode 27 or the diffusion layer 28.29 which is a layer lower than the 'N product electrodes N18 and I9. a step of forming a dielectric layer 20 on the surface of the N stacked electrode layer 18.19; and a step of laminating a dielectric layer 44 on the dielectric layer 20 to form a counter electrode of the capacitor 7.8. 22 and after forming the interlayer insulating film 34 on the entire surface, the interlayer insulating film 34 is formed.
A method for manufacturing a semiconductor device, comprising the step of patterning B234 to form a counter electrode layer 32 of the pad 30, or as illustrated in FIG. 3.4, formed on a semiconductor substrate l. forming the first conductive film 48 made of a high melting point metal silicide to be thicker than the electrodes 11 and 12 formed in the lower layer of the first conductive film 48; ! ! ! By patterning the storage electrode layer 4B, the storage electrode layer 18.19 for the capacitor 7.8 of the dynamic RAM 2.3 is formed.
, the wiring electrode 27 which is a layer lower than I9 or the expanded p11. a step of forming a pad 30 on the layer 28.29, a step of forming a conductive layer 49 on the surfaces of the storage electrode layer 18.19 and the pad 30, and placing the storage electrode scrap 18.19 on the surface thereof. A step of forming a dielectric layer 204 on the conductive capacitor 7.8 on the conductive layer 49, and a second layer 204 on the electroconductive layer 20.
Shape! A step of forming a pair I'I+1 electrode layer 22.23 for the capacitor 7.8, and forming the counter electrode layer 22.23.
23 and the interlayer insulating film 34 covering the pad 30, and patterning the interlayer insulating film 34 to form the pad 30. A method for manufacturing a semiconductor device characterized by comprising a step of forming a contact hole 32 for exposing the h-plane, or in this method for manufacturing a semiconductor device, as illustrated in FIG. A method for manufacturing a semiconductor device, characterized in that the conductive layer 49 is formed on the surfaces of the N stacked electrode layer 7.8 and the pad 30 by selectively growing the conductive layer 119, or FIG. As illustrated in FIG.
, a step of forming the first conductive layer 55 on the conductive film 48, and a step of forming the first conductive layer 55 on the conductive film 48.
8 and the first conductive layer 55, a capacitor 7.8 of the dynamic RAM 2.3 is formed.
A storage electrode layer 18.19 having a two-layer structure is formed, and a pad 30 having a two-layer structure is formed on the wiring electrode 27 or the diffusion layer 28.
forming a second conductive layer 57 on the surfaces of the storage electrode and the pad 30, and etching the second conductive layer 57 by a reactive ion etching method. 18.19 and the step of leaving the second conductive layer 57 on the upper surface and side portions of the pad 30;
a step of forming a dielectric layer 20.21 on the surfaces of the first and second conductive layers 55.57 covering the conductive layer 20;
A counter electrode layer 22 for the capacitor 7.8 is provided on the ゜21.
23 and after forming the interlayer insulating film 34 on the entire surface, the interlayer insulation II! This is achieved by a method of manufacturing a semiconductor device which specifically excludes the step of patterning J34 to form the counter electrode layer 32 of the pad 30.
本発明の半導体装置によれば、ＤＲＡＭ２．３のキャパ
シタ７．８を有する′Ｐ、導体装置において、例えば′
ｌｔ導体基板ｌに形成された拡散層１５．１６゜２８．
２９の上、又は、キャパシタ７．８よりも下層に形成さ
れた電極２６の上に？Ｘ電性のパッド３ｏを形成してい
る。According to the semiconductor device of the present invention, in the conductor device having the capacitor 7.8 of the DRAM 2.3, for example,
Diffusion layer 15.16°28. formed on lt conductor substrate l.
29 or on the electrode 26 formed below the capacitor 7.8? It forms an X-conductive pad 3o.
このため、キャパシタ７．８の容量を増加させるために
、例えば蓄積電極層１８．１９をビット線用Ｔ電極ＢＬ
ａやワード線用電極１１．１２よりも厚く形成しても、
キャパシタ７．８やパッド３ｏの上に形成される層間絶
縁膜３４がパッド３０によって持ち上げられるため、層
間絶縁Ｆ１３４をリフローする際に拡散層１５．１６．
２８．２９の上に形成される層間絶縁１１！２３４が涜
くなってその領域に形成されるコンタクトホール３２が
浅くなり、アスペクト比が小さくなる。Therefore, in order to increase the capacitance of the capacitor 7.8, for example, the storage electrode layer 18.19 is connected to the bit line T electrode BL.
Even if it is formed thicker than a and the word line electrodes 11 and 12,
Since the interlayer insulating film 34 formed on the capacitor 7.8 and the pad 3o is lifted by the pad 30, the diffusion layers 15, 16, .
The interlayer insulation 11!234 formed on 28 and 29 becomes rough, and the contact hole 32 formed in that region becomes shallow, resulting in a small aspect ratio.
この結果、コンタクトホール３２のカバレッジが改養さ
れ、この中とその周辺に形成される電極配線層ＢＬ、４
６に断線や薄層化が生しにくくなるとともに、導電性パ
ッド３０を介して電極配線層ＢＬ、４６が拡ｐ１１層１
５．１６．２８．２９に確実に４通することになる。As a result, the coverage of the contact hole 32 is improved, and the electrode wiring layers BL, 4 formed in and around the contact hole 32 are improved.
6 is less likely to be disconnected or thinned, and the electrode wiring layer BL, 46 is expanded via the conductive pad 30.
I will definitely send 4 copies on 5.16.28.29.
ところで、キャパシタ７．８の蓄積電極１８．１９や拡
散層１５．１６．２８．２９上のパッド３０を多結晶シ
リコン膜４０によって形成し、その膜ＩＩを厚くすると
、その抵抗分により電極配線層１１Ｌ、４６と拡散層１
５．１６．２８．２９との間の電圧降下が大きくなる。By the way, if the storage electrode 18.19 of the capacitor 7.8 and the pad 30 on the diffusion layer 15.16.28.29 are formed of the polycrystalline silicon film 40 and the film II is made thicker, the electrode wiring layer will become thinner due to its resistance. 11L, 46 and diffusion layer 1
5.16.28.29 voltage drop becomes large.
そこで、本発明では第３．４図に示すように、蓄積電極
１８やパッド３０を金属、高融点金属シリサイドにより
形成しているので、抵抗を凍らして電圧降下を低減する
ことが可能になる。Therefore, in the present invention, as shown in Fig. 3.4, the storage electrode 18 and pad 30 are formed of metal or high-melting point metal silicide, making it possible to freeze the resistance and reduce the voltage drop. .
この場合、金属や高融点金属シリサイドの上に誘電体層
２１．２２を積層すると、その膜質が安定しないが、本
発明によれば第３．４図に示すように、それらの表面に
多結晶シリコンよりなる導電層４９゜５５．５７を蓄積
しており、この上に誘電体層２ｏを形成すればその＋＋
２ ｉが安定することになる。In this case, if the dielectric layers 21 and 22 are laminated on metal or high-melting point metal silicide, the film quality will not be stable, but according to the present invention, as shown in Figure 3.4, their surfaces are polycrystalline. A conductive layer 49°55.57 made of silicon is accumulated, and if a dielectric layer 2o is formed on this, its ++
2 i becomes stable.
その導電層４９．５５．５７を形成する場合には、第４
図に示すように、多結晶シリコン等を気相成長法により
選択成長する方法や、第５図に示すように、反応性イオ
ンエンチング法を用いてサイドウオールを形成する工程
を含めた方法等がある。When forming the conductive layer 49.55.57, the fourth
As shown in the figure, there is a method in which polycrystalline silicon, etc. is selectively grown using a vapor phase growth method, and as shown in Figure 5, a method that includes a step of forming sidewalls using a reactive ion etching method. There is.
ところで、以上のようなキャパシタ７．８とパッド３０
を有する装置において、素子分離用絶縁膜３５を広く形
成すると、第６図に見られるように、キャパシタ７．８
やパッド３０の上に積層される層間絶縁膜３４が素子分
離領域において谷を形成してしまい、その上に形成され
る電極配線層ＢＬ、４６に断線等が生しることがある。By the way, the above capacitor 7.8 and pad 30
When the element isolation insulating film 35 is formed widely in a device having a capacitor 7.8 as shown in FIG.
The interlayer insulating film 34 stacked on the pad 30 may form a valley in the element isolation region, which may cause disconnection or the like in the electrode wiring layers BL and 46 formed thereon.
このため、本発明によれば第７図に示すように、素子分
離用絶縁膜３５に別のパッド６ｏを形成するので、その
Ｍ域において層間絶縁膜３４が持ち上げられて平坦化す
ることになり、その上に多層配線層３４を形成しても、
配線電極４６に断線等が生しなくなる。Therefore, according to the present invention, as shown in FIG. 7, another pad 6o is formed on the element isolation insulating film 35, so that the interlayer insulating film 34 is lifted and flattened in the M region. , even if the multilayer wiring layer 34 is formed thereon,
Disconnection or the like will not occur in the wiring electrode 46.
このパッド６０は、素子分離用絶縁膜３５に隣接する拡
散層２８．２９上のパッド３０と一体的に形成しても同
様な作用が得られる。The same effect can be obtained even if this pad 60 is formed integrally with the pad 30 on the diffusion layer 28, 29 adjacent to the element isolation insulating film 35.
そこで、以下に本発明の詳細を図面に基づいて説明する
。Therefore, the details of the present invention will be explained below based on the drawings.
（ａ）発明の第１実施例の説明第１図は、本発明の第１実施例装置を示す平面図、第２
図は、第１図のＸ−Ｘ線断面図であって、図中符号ｌは
、シリコン等からなるＰ型半導体基板で、この半導体基
１１ｉ１の上には、同しピント線ＢＬに接続される２つ
のＤＲＡＭ２．３や、ＭＯＳトランジスタ４等のような
半導体素子が形成されている。(a) Description of the first embodiment of the invention FIG. 1 is a plan view showing the device of the first embodiment of the invention;
The figure is a cross-sectional view taken along the line X-X of FIG. Semiconductor elements such as two DRAMs 2.3 and a MOS transistor 4 are formed.
上記した２つのＤＲＡＭ２．３は、転送トランジスタ５
．６とキャパシタ７．８から構成されるもので、そのう
ちの転送トランジスタ５．６は、ゲートａ化膜９．１０
を介して形成されるゲート電極１１．１２と、このゲー
ト電極１１．１２両脇に形成される第１のＮ導電型層１
３．１４及び第２のＮ導電型層１５．１６から構成され
ている。The two DRAMs 2.3 mentioned above have a transfer transistor 5.
．． 6 and a capacitor 7.8, of which the transfer transistor 5.6 has a gate a-oxide film 9.10.
A gate electrode 11.12 formed through the gate electrode 11.12 and a first N conductivity type layer 1 formed on both sides of this gate electrode 11.12.
3.14 and a second N conductivity type layer 15.16.
ここで、２つの第２ＯＮ導電型層１５．１６は、２！板
１の表層において一体的に形成され、また、ゲート電極
１１．１２はワード線ＷＬに接続されている。Here, the two second ON conductivity type layers 15 and 16 are 2! The gate electrodes 11 and 12 are integrally formed on the surface layer of the plate 1, and the gate electrodes 11 and 12 are connected to the word line WL.
一方、キャパシタ７．８は、転送トランジスタ５．６を
介して移動した電荷を蓄積するものであって、転送トラ
ンジスタ５．６やＭＯ３Ｉ−ランジスタ４を覆う第一の
層間絶縁［１７の上に形成されている。また、これらの
キャパシタ７．８は、その下層に設けられたゲート電極
１１，１２等の導電膜よりも厚く形成された蓄Ｍｉ電極
層１８、工９と、その上に積層された誘電体層２０．２
１と対向電極層２２．２３によって！Ｉ［されており、
そのうちの蓄積電極１８．１９は、第一の層間絶縁膜１
７のコンタクトホール２４．２５を通して転送トランジ
スタ５．６の第１のＮ導電型Ｎ１３゜１４に接続され、
しかも対向電極２２．２３にはｖｃｃ／２の大きさの電
圧が印加されている（■。On the other hand, the capacitor 7.8 stores the charge transferred via the transfer transistor 5.6, and is formed on the first interlayer insulation [17] that covers the transfer transistor 5.6 and the MO3I-transistor 4. has been done. Furthermore, these capacitors 7.8 include a Mi storage electrode layer 18 and a layer 9 formed thicker than the conductive films such as gate electrodes 11 and 12 provided below, and a dielectric layer laminated thereon. 20.2
1 and the counter electrode layer 22.23! I[has been,
Of these, storage electrodes 18 and 19 are connected to the first interlayer insulating film 1.
connected to the first N conductivity type N13°14 of the transfer transistor 5.6 through the contact hole 24.25 of 7;
Moreover, a voltage of vcc/2 is applied to the counter electrodes 22 and 23 (■).
１ｆｔｆｔ圧電圧さらに上記したＭＯＳトランジスタ４は、半導体基板１
の上にゲート酸化膜２６を介して設けられたゲート電極
２７と、その両脇に形成されたソース層２８とドレイン
層２９とを有している。1ftft piezoelectric voltage Furthermore, the above-mentioned MOS transistor 4 is connected to the semiconductor substrate 1.
A gate electrode 27 is provided on the gate electrode 27 via a gate oxide film 26, and a source layer 28 and a drain layer 29 are formed on both sides of the gate electrode 27.
３０は、転送トランジスタ５．６の第２のＮ導電型層１
５．１６と、ＭＯＳトランジスタ４のＮ゛型のソース層
２８及びドレイン層２９の上に形成された導電性のパッ
ドで、第一の層間絶縁膜１７に形成されたコンタクトホ
ール３１を通して第一の層間絶縁Ｍ１７から上に突出す
るように形成されている。30 is the second N conductivity type layer 1 of the transfer transistor 5.6
5.16 and conductive pads formed on the N-type source layer 28 and drain layer 29 of the MOS transistor 4 through the contact hole 31 formed in the first interlayer insulating film 17. It is formed to protrude upward from the interlayer insulation M17.
３４は、キャパシタ７．８やパッド３０等を覆うＰＳＧ
等よりなる第二の層間１！：Ｉｔｌｌｕ３４で、パッド
３０の上方位置には、コンタクトホール３２が形成され
ており、この上に形成されたピント線ＢＬや、その他の
電極配線層４６が、コンタクトホール３２を通してパッ
ド３０と接続するように構成されている。34 is a PSG that covers the capacitor 7.8, pad 30, etc.
The second interlayer consisting of 1! : In Itllu34, a contact hole 32 is formed above the pad 30, so that the focus line BL and other electrode wiring layers 46 formed above are connected to the pad 30 through the contact hole 32. It is composed of
なお、図中符号３５は、２つのＤＲＡＭ２．３及びＭＯ
Ｓトランジスタ４を囲む領域に形成された素子分離用絶
縁膜、３６は、素子分離用絶縁膜３４の上を通る電極配
線層を示している。Note that the reference numeral 35 in the figure indicates two DRAM2.3 and MO
An element isolation insulating film 36 formed in a region surrounding the S transistor 4 indicates an electrode wiring layer passing over the element isolation insulating film 34.
このような装置において、ＤＲＡＭ２．３を構成するキ
ャパシタ７．８の蓄積電極層８は、その下に形成された
ゲート電極１１．１２等よりも厚く、Ｄ ＲＡ Ｍ ２
．３やＭＯＳトランジスタ４等の七にＰＳＧよりなる第
二の層間絶縁Ｍ３４を形成すると、キャパシタ７．８の
近傍でその表面の段差が大きくなるために、これを熱に
よりリフローする必要がある。In such a device, the storage electrode layer 8 of the capacitor 7.8 constituting the DRAM 2.3 is thicker than the gate electrode 11.12 etc. formed below, and
．． When the second interlayer insulating layer M34 made of PSG is formed on the capacitors 7 and 7 of the MOS transistors 4, etc., the difference in surface level becomes large in the vicinity of the capacitors 7 and 8, so that it is necessary to reflow this with heat.
ところで、基板１表層の第１のＮ導電型層１３゜１４、
第２のＮ導電型層１５．１６、ソース層２８及びドレイ
ン層２９の上に形成されたパッド３０は、第二の層間絶
縁膜３４を持ち上げているために、この第二の層間絶縁
膜３４をリフローによって平坦化すると、ごの層間絶縁
膜３４はパッド３０上において薄くなる。By the way, the first N conductivity type layer 13°14 on the surface layer of the substrate 1,
Since the pad 30 formed on the second N conductivity type layer 15, 16, the source layer 28, and the drain layer 29 lifts the second interlayer insulating film 34, the second interlayer insulating film 34 When it is planarized by reflow, the interlayer insulating film 34 becomes thinner on the pad 30.
したがって、パッド３０の上の層間＊Ｕ膜３４に形成さ
れるコンタクトホール３２のアスペクト比は小さくなり
、第二の層間絶縁膜３４の上面とコンタクトホール３２
の内面に沿って形威されるビット線ＢＬ、その他の電極
配線４６は、コンタクトホール３２の上部角において薄
層化したり断線し難くなる。Therefore, the aspect ratio of the contact hole 32 formed in the interlayer *U film 34 above the pad 30 becomes small, and the upper surface of the second interlayer insulating film 34 and the contact hole 32
The bit line BL and other electrode wiring 46 formed along the inner surface of the contact hole 32 become thinner and less likely to be disconnected at the upper corner of the contact hole 32.
この状態で、ビット線ＢＬ、その他の電極配線層５３は
、導電性のパッド３０を介して第１のＮ導電型層１３、
Ｉ４、第２のＮ導電型層１５．１６や、ソース層２８、
ドレイン層２９に導通している。In this state, the bit line BL and other electrode wiring layers 53 are connected to the first N conductivity type layer 13 through the conductive pad 30.
I4, the second N conductivity type layer 15.16, the source layer 28,
It is electrically connected to the drain layer 29.
次に、上記した装置の動作について簡単に説明する。Next, the operation of the above device will be briefly explained.
上記した実施例において、ピント線ＢＬに書込み信号を
入力して各転送トランジスタ２．３の第２のＮ導電型層
１５．１６に電源電圧Ｖｃｃを印加するとともに、ワー
ド線ＷＬを通して例えば第一の転送トランジスタ５のゲ
ート電極１１に闇値以上の電圧を印加すると、第一の転
送トランジスタ５はＯＮ状態となり、その第１のＮ導電
型層１３を通してキャパシタ７に電流が疏れるため、こ
こに電荷が蓄梢され、第一のＩ） ＲＡ Ｍ ２にデー
タが書き込まれた状態となる。In the embodiment described above, a write signal is input to the focus line BL to apply the power supply voltage Vcc to the second N conductivity type layer 15.16 of each transfer transistor 2.3, and at the same time, for example, the first When a voltage higher than the dark value is applied to the gate electrode 11 of the transfer transistor 5, the first transfer transistor 5 is turned on, and a current is passed through the first N conductivity type layer 13 to the capacitor 7, so that a charge is generated here. is stored, and the data is written in the first I) RAM 2.
また、ワード線ＷＬから選択信月が伝達されない第二の
転送トランジスタ６はＯＦＦ状態のままでいるため、こ
れに接続された第二のキャパシタ８に電流が流れず、第
二のＤＲΔＭ３にはデータが書き込まれないことになる
。Further, since the second transfer transistor 6 to which the selection signal is not transmitted from the word line WL remains in the OFF state, no current flows to the second capacitor 8 connected to it, and the second DRΔM3 receives the data. will not be written.
次に、上記した第一のＤＲＡＭ２とＭＯＳトランジスタ
４を例にあげ、これらの装置の製造方法について説明す
る。Next, a method for manufacturing these devices will be described using the first DRAM 2 and MOS transistor 4 as examples.
まず、第３図（ａ）に示すように、シリコンよりなるＰ
型半導体基板１における第一及び第二のトランジスタ形
成領域Ａ、Ｂ周囲に、選択酸化法によって素子分離用絶
縁膜３５を形威するとともに、これらの領域Ａ、Ｂの基
板１表面にゲート酸化膜９．２６を成長させる。First, as shown in FIG. 3(a), P made of silicon
An insulating film 35 for element isolation is formed around the first and second transistor formation regions A and B in the semiconductor substrate 1 by selective oxidation, and a gate oxide film is formed on the surface of the substrate 1 in these regions A and B. 9. Grow 26.
そしてこの後に、不純物を含む多結晶シリコン等により
、トランジスタ形成領域Ａ、Ｂの中央を横切る膜厚２０
００Åのゲート電極１１，２７を形威し、さらに、素子
分離用絶縁膜３５の上に電極配線層３６を設ける。After this, a film with a thickness of 20 mm across the center of transistor formation regions A and B is formed using polycrystalline silicon containing impurities.
Gate electrodes 11 and 27 with a thickness of 0.00 Å are formed, and an electrode wiring layer 36 is further provided on an insulating film 35 for element isolation.
また、各ゲート電極１１．２７の両脇に燐等のＮ型不純
物を注入し、第１のＮ導電型層１３．２８及び第２のＮ
導電型層１５．２９を自己整合的に形成する。Further, N-type impurities such as phosphorus are implanted on both sides of each gate electrode 11.27, and the first N-conductivity type layer 13.28 and the second N-type impurity are implanted on both sides of each gate electrode 11.27.
Conductivity type layers 15 and 29 are formed in a self-aligned manner.
この状態で、ＳｉＯ□よりなる第一の層間絶縁膜１７を
ＣＶＤ法により全体に成長し、これをパターニングして
第１のＮ導電型層１３、第２のＮ導電型層１５、ソース
層２８及びドレイン２９の対向電極層２４．３１を形成
する。In this state, a first interlayer insulating film 17 made of SiO□ is grown on the entire surface by the CVD method, and this is patterned to form the first N conductivity type layer 13, the second N conductivity type layer 15, and the source layer 28. And counter electrode layers 24 and 31 of the drain 29 are formed.
次に、燐のようなＮ型不純物を含む第一の多結晶シリコ
ン膜４０を、ゲート電極１１．２７よりも厚く、例えば
０．５μｍ程度のｊＩさとなるように全体に形成する（
第３図（ｂ））。Next, a first polycrystalline silicon film 40 containing an N-type impurity such as phosphorus is formed over the entire surface so that it is thicker than the gate electrode 11.27 and has a jI of, for example, about 0.5 μm (
Figure 3(b)).
そして、この多結晶シリコン膜４０の上にフォトレジス
ト４１を塗布し、第一のトランジスタ形成領域Ａの第１
のＮ導電型層１３を囲むキャパシタ形成領域Ｃと、第２
のＮ導電型層１５と、第二のトランジスタ形成領域Ｂの
ソース層２８及びドレイン層１５．２９の上にフォトレ
ジスト４１を残存し、これをマスクにしてフォトリソグ
ラフィー法により第一の多結晶シリコン膜４０をパター
ニングし、残７Ｉシた多結晶シリコンＩＩ！：！４０は
第２図に示す蓄積電極層１８及びパッド３０として使用
される（第３図（Ｃ））。Then, a photoresist 41 is applied on this polycrystalline silicon film 40, and the first
a capacitor formation region C surrounding the N conductivity type layer 13;
A photoresist 41 remains on the N conductivity type layer 15 and the source layer 28 and drain layer 15, 29 of the second transistor formation region B, and using this as a mask, the first polycrystalline silicon is formed by photolithography. After patterning the film 40, the remaining 7I was made of polycrystalline silicon II! :! 40 is used as the storage electrode layer 18 and pad 30 shown in FIG. 2 (FIG. 3(C)).
この後に、全体に６０人の厚さの窒化＋ＦＪ４２を形成
するとともに、その表層を僅かに熱酸化してｌＯ入程度
の厚さの５ｉ０２１１＜Ｊ ４３を形成する（第３図（
ｄ））。After this, a nitrided +FJ42 film with a thickness of 60 mm is formed on the entire surface, and its surface layer is slightly thermally oxidized to form a 5i0211<J43 film with a thickness of about 100 ml (see Fig. 3).
d)).
次に、ＣＶＤ法により第二の多結晶シリコン膜４．１を
２０００人の厚さに成長し、レジストマスク４１ａを用
いてプラズマエツチングにより第二の多結晶シリコンＩ
Ｉ！２４４をパターニングしく第３図（ｅ））、これを
キャパシタ形成領域Ｃに残存させる（第３図（ｆ〉）。Next, a second polycrystalline silicon film 4.1 is grown to a thickness of 2000 nm by CVD, and a second polycrystalline silicon film 4.1 is grown by plasma etching using a resist mask 41a.
I! 244 is patterned (FIG. 3(e)), and this is left in the capacitor forming region C (FIG. 3(f)).
この場合、四塩化炭素と酸素の混合ガス（ＣＣＩ４＋Ｏ
□）をエツチングガスに用いれば、多結晶シリコンは選
択的にエツチングされ、窒化Ｆ１４２及びＳｉＯ□膜４
３膜り３まま残存する。In this case, a mixed gas of carbon tetrachloride and oxygen (CCI4+O
□) is used as the etching gas, polycrystalline silicon is selectively etched, and the nitride F142 and SiO□ film 4
3 layers remain.
そして、キャパシタ形Ｊ＆ ｊｆｆ域Ｃに成長したＳｉ
Ｏ□膜４３膜り３膜４２を、第２図に示す誘電対層２０
として適用し、また、第１のＮ導電型層１３に接続した
第一の多結晶シリコンＷｉ４０を蓄積電極層１８となし
、第二の多結晶シリコン４４を対向型８ｉｉ層２２とし
て使用し、これらによって第２図に示すキャパシタ７が
構成される。Then, the Si grown in the capacitor type J & jff region C
The O□ film 43 and the third film 42 are used as the dielectric pair layer 20 shown in FIG.
In addition, the first polycrystalline silicon Wi 40 connected to the first N conductivity type layer 13 is used as the storage electrode layer 18, and the second polycrystalline silicon 44 is used as the opposed type 8II layer 22. Thus, the capacitor 7 shown in FIG. 2 is constructed.
しかも、第一のトランジスタ形成領域Ａの第２のＮ導電
型層Ｉ５と、第二のトランジスタ形成領ＭＢのソースＮ
２８、ドレイン層２９の上に形成された第一の多結晶シ
リコン膜４０をパッド３０として適用し、これによりキ
ャパシタ７とほぼ同一の高さとなす。Moreover, the second N conductivity type layer I5 in the first transistor formation region A and the source N in the second transistor formation region MB
28. The first polycrystalline silicon film 40 formed on the drain layer 29 is applied as a pad 30, so that it has approximately the same height as the capacitor 7.
・次に、全体にＰＳＧよりなる第二の層間絶縁膜３４を
積層し、これを９００℃の温度で加熱して層間絶縁Ｗｉ
３４を平坦化すると（第３図（ｇ））、第２のＮ導電型
Ｎ１５、ソース層２８、ドレイン層２９の上に形成され
たパッド３０の高さがキャパシタ７とほぼ同一になり、
その上の第二の層間絶ｊｉｌＰＪ３４が薄くなる。・Next, a second interlayer insulating film 34 made of PSG is laminated on the whole, and this is heated at a temperature of 900°C to form an interlayer insulating film Wi.
34 (FIG. 3(g)), the height of the pad 30 formed on the second N conductivity type N15, the source layer 28, and the drain layer 29 becomes almost the same as that of the capacitor 7,
The second interlayer insulation layer PJ34 above it is thinned.
この後に、コンタクトホール３２を形成すべく、第二の
層間絶縁ＩＰＪ３４上にフォトレジスト４５を塗布し、
これを露光、現像してパット”３０上の部分を開口する
（第３図（ｇ））。この場合、フォトレジスト４５のｊ
ソーさはほぼ均一になり、露光、現像のムラは生しない
。After this, a photoresist 45 is applied on the second interlayer insulation IPJ 34 to form a contact hole 32,
This is exposed and developed to open the area above the pad "30" (FIG. 3(g)). In this case, the photoresist 45 is
The graininess is almost uniform, and there are no unevenness in exposure and development.
また、フォトレジスト４５から露出した層間絶縁膜３４
を反応性イオンエツチング法によりエンチングし、各パ
ッド３０対向電極層３２を設ける（第３図（ｈ））。In addition, the interlayer insulating film 34 exposed from the photoresist 45
is etched by a reactive ion etching method to form a counter electrode layer 32 for each pad 30 (FIG. 3(h)).
このコンタクトホール３２は第二の層間絶＆！膜３４の
薄い領域に形成されるためにカバレンジが良くなる一方
、層間絶縁膜３４上に形成される電極配線層４６は、パ
ッド３０を通して基板ｌのソース層２８、第２のＮ導電
型層１５．２９に電気的に導通ずることになる（第３図
０）ン。また、電極配線層４６をバターニングすること
により、ビット＆ｉＢＬ、その他の配線層５３を形成す
ることになる。This contact hole 32 is a second interlayer gap &! The electrode wiring layer 46 formed on the interlayer insulating film 34 is formed in a thin region of the film 34, so that the coverage is improved. .29 (Fig. 30). Further, by patterning the electrode wiring layer 46, bit & iBL and other wiring layers 53 are formed.
この結果、第二の層間絶縁膜３４上の電極配線層４６が
断線したり、薄層化することは回避される。As a result, disconnection or thinning of the electrode wiring layer 46 on the second interlayer insulating film 34 can be avoided.
なお、キャパシタの容量は、蓄積電極１８．１９の平面
積を２．５μｍとした場合に３０ｆＦの容量を得ること
ができた。Note that the capacitance of the capacitor was 30 fF when the planar area of the storage electrodes 18 and 19 was 2.5 μm.
なお、上記した実施例では、第２のＮ導電型層１５、ソ
ース層２８．１ルイン層２９のような拡散層の上にパッ
ド３０を形成する場合について説明したが、キャパシタ
７．８よりも下層に設けた配置電極、例えばＭＯＳトラ
ンジスタ４のゲートＴＳｆｆ、 ２７の上面にパッドを
形成し、その上に積層される層間に＠縁膜を薄くするこ
ともできる。In the above embodiment, the pad 30 is formed on the second N conductivity type layer 15, the source layer 28.1, and the diffusion layer 29, such as the Ruin layer 29. It is also possible to form a pad on the upper surface of the arrangement electrode provided in the lower layer, for example, the gate TSff of the MOS transistor 4, 27, and to thin the edge film between the layers laminated thereon.
（ｂ）発明の第２実施例の説明上記した実施例では、第一の多結晶シリコン；模４０を
バターニングしてパッド３０を形成しているが、これを
厚くすると電気的抵抗が高くなって第２のＮ導電型層１
５、ソース層２８、ドレイン１１１２９と電極配線層４
６との間の電圧降下が大きくなる。(b) Description of the second embodiment of the invention In the embodiment described above, the pad 30 is formed by patterning the first polycrystalline silicon pattern 40, but the thicker the pad 30, the higher the electrical resistance. second N conductivity type layer 1
5. Source layer 28, drain 11129 and electrode wiring layer 4
6 becomes large.
このため、タングステン等の金属や、高融点金属シリサ
イドによりパッド３０を形成して抵抗値を小さくするこ
ともできるが、これらの材料によってキャパシタ７．８
の蓄積電極層１８．１９を形成すると、その上に形成す
る誘電体Ｎ２０．２１を安定に形成することができない
。Therefore, the resistance value can be reduced by forming the pad 30 with a metal such as tungsten or high melting point metal silicide, but these materials can reduce the resistance of the capacitor 7.8.
If the storage electrode layer 18.19 is formed, the dielectric material N20.21 formed thereon cannot be stably formed.
そこで、蓄積電極層１８．１９及びパッド３０をタング
ステンにより形成する場合を例にあげ、読電体層を安定
に形成できる装置の製造方法を第４図に基づいて説明す
る。Therefore, a method for manufacturing a device that can stably form a current reading layer will be described with reference to FIG. 4, taking as an example the case where the storage electrode layers 18 and 19 and the pad 30 are formed of tungsten.
まず、第１実施例と同様に、半導体！Ｓ板ｌにゲト酸化
１１Ｗ９．２６、ゲート電極９．２６、第１のＮ導電型
層１３、ｍ＝導電型層１５、ソース層２８、ドレイン層
２９及び第一の層間絶縁膜１７を設け、第一の層間絶縁
膜１７にコンタクトホル３１を形成した後に、第４図（
ａ）に示すように、ゲート電極９．２６よりも厚い、ｌ
（ｉ！Ｐｆ０．５ ｉｔ ｍ ＸＪＭ度のタングステン
膜４８をＣＶＤ法により全体に形成する（第４図（ａ）
）。First, as in the first embodiment, semiconductors! A gate oxide 11W9.26, a gate electrode 9.26, a first N conductivity type layer 13, an m conductivity type layer 15, a source layer 28, a drain layer 29, and a first interlayer insulating film 17 are provided on the S plate l, After forming the contact hole 31 in the first interlayer insulating film 17, as shown in FIG.
As shown in a), the l is thicker than the gate electrode 9.26.
(A tungsten film 48 of i!Pf0.5 it m
).
そして、このタングステンｖ４４８をフォトリソグラフ
ィー法によりバターニングし、キャパシタ形底領域Ｃと
、第一のトランジスタ形成領域Ａの第２のＮ導電型層１
５と、第二のトランジスタ形成領域Ｂのソース層２８及
びドレイン層２９の上に、そのタングステン膜４８を残
存させる（第４図（ｂ））。Then, this tungsten v448 is patterned by photolithography to form a capacitor type bottom region C and a second N conductivity type layer 1 in the first transistor formation region A.
5, and the tungsten film 48 is left on the source layer 28 and drain layer 29 in the second transistor formation region B (FIG. 4(b)).
この後に、５００人程形成ＪＩさの第一の多結晶シリコ
ン膜４９をＣＶＤ法により戒長させるが、シラン（Ｓｉ
ＨＪ、水素（Ｉｌｚ）及び塩酸（ＨＣＩ）を含有するガ
スを成長ガスとして使用すれば、タングステン膜４８の
表面に第一の多結晶シリコンＩＦＪ、１９が選択的に成
長する（第４図（Ｃ））。ついで、燐等のＮ型不純物を
第一の多結晶シリコン１１Ｗ４９中に拡散する。After this, the first polycrystalline silicon film 49, which has been formed for about 500 times, is cured by the CVD method.
If a gas containing HJ, hydrogen (Ilz), and hydrochloric acid (HCI) is used as a growth gas, the first polycrystalline silicon IFJ 19 is selectively grown on the surface of the tungsten film 48 (see FIG. 4(C)). )). Next, an N-type impurity such as phosphorus is diffused into the first polycrystalline silicon 11W49.
次に、全体に６０λ程度の窒化膜５０を積層し、これを
熱酸化してその表面に１０人程度のＳｉｎｇ膜５１を成
長する（第４図（ｄ））。Next, a nitride film 50 with a thickness of about 60λ is laminated on the whole, and this is thermally oxidized to grow a Sing film 51 with a thickness of about 10 on its surface (FIG. 4(d)).
この後に、燐等のＮ型不純物を含む第二の多結晶シリコ
ン膜５２を、ＣＶＤ法によって０．２μｍ程度の厚さに
成長した後に、第１実施例の形成方法と同様に、図示し
ないレジストマスクを使用してプラズマエツチング法に
よりキャパシタ形成領域Ｃだけに第二の多結晶シリコン
Ｈ５２を残存させる（第４図（ｅ））。Thereafter, a second polycrystalline silicon film 52 containing N-type impurities such as phosphorus is grown to a thickness of about 0.2 μm by CVD, and then a resist (not shown) is formed in the same manner as in the first embodiment. The second polycrystalline silicon H52 is left only in the capacitor forming region C by plasma etching using a mask (FIG. 4(e)).
これにより、キャパシタ形成領域Ｃにおいては、タング
ステン膜４８及び第一の多結晶シリコン膜４９によって
第１．２図に示す蓄積電Ｉｆｉ層１８を構成し、また、
第二の多結晶シリコン１２５２により対向電極層２２を
形成し、これらの間に挟まれる窒化！１Ｑ５０及び５ｉ
Ｏｚ膜５１により講電対層２０が構成されることになる
。As a result, in the capacitor formation region C, the tungsten film 48 and the first polycrystalline silicon film 49 constitute the storage charge Ifi layer 18 shown in FIG. 1.2, and
A counter electrode layer 22 is formed from the second polycrystalline silicon 1252, and nitrided sandwiched between them! 1Q50 and 5i
The Oz film 51 constitutes the telegraph pair layer 20.
さらに、第一及び第二のトランジスタ形成領域Ａ、Ｂに
おいて、第２のＮ導電型層１５、ソース層２８及びドレ
イン層２９の上にあるタングステンＷＩｊ４４Ｂ及び第
一の多結晶シリコン膜４９を第１２図に示すパッド３０
として使用することになる。Furthermore, in the first and second transistor formation regions A and B, the tungsten WIj 44B and the first polycrystalline silicon film 49 on the second N conductivity type layer 15, the source layer 28, and the drain layer 29 are Pad 30 shown in the figure
It will be used as.
従って、この後にＢＰＳＧよりなる第二の層間絶縁膜３
４を成長させて、これを９００°Ｃの温度でアニールし
て平坦化すると、バッド３０の上の領域において層間絶
縁膜３４が薄くなる。Therefore, after this, the second interlayer insulating film 3 made of BPSG is
When the interlayer insulating film 34 is grown and planarized by annealing at a temperature of 900° C., the interlayer insulating film 34 becomes thinner in the region above the pad 30.
次に、層間絶縁膜３４にコンタクトホール３２を形成し
た後に、層間絶縁膜３４上に電極配線５３を形成すると
（第４図（ｆ））、電極配線層５３はコンタクトホール
３２を通して第一の多結晶シリコン膜４９に接合し、第
２のＮｌｌ電位層１５ような拡散層に導通することにな
る。Next, after forming the contact hole 32 in the interlayer insulating film 34, the electrode wiring layer 53 is formed on the interlayer insulating film 34 (FIG. 4(f)). It is bonded to the crystalline silicon film 49 and conducts to a diffusion layer such as the second Nll potential layer 15.
この実施例によれば、タングステン膜４８は不純物を含
む多結晶シリコン酸よりも電気的抵抗が小さいために、
第１．２図の蓄積電極層１８を厚くしても抵抗値が高く
ならず、しかもタングステン膜４８の上に多結晶シリコ
ン４９を積層し、その上に誘電体層２０を形成している
ために、誘電体層２０を構成する窒化膜５０．５ｉＯｚ
膜５１の膜質を良好にすることができる。According to this embodiment, since the tungsten film 48 has a lower electrical resistance than polycrystalline silicon acid containing impurities,
Even if the storage electrode layer 18 shown in FIG. 1.2 is made thicker, the resistance value does not increase.Moreover, the polycrystalline silicon 49 is laminated on the tungsten film 48, and the dielectric layer 20 is formed on top of the polycrystalline silicon 49. 50.5 iOz of the nitride film constituting the dielectric layer 20
The film quality of the film 51 can be improved.
なお、この実施例においては、タングステン膜４８を蓄
積電極層１８やパッド３０の一部として用いたが、タン
グステンの代わりにチタン、その他の金属を用いること
もできるし、また、タングステンシリサイドやチタンシ
リサイド等のような高融点金属シリサイドを用いること
も可能である。In this embodiment, the tungsten film 48 was used as part of the storage electrode layer 18 and the pad 30, but titanium or other metals may be used instead of tungsten, or tungsten silicide or titanium silicide may be used instead of tungsten. It is also possible to use high melting point metal silicides such as.
（Ｃ）本発明の第３実施例の説明第２の実施例においては、パターニングされたタングス
テン膜４８の表面に、多結晶シリコン膜４９を形成する
場合に、Ｓ ｉ Ｉｆ ４．１１□及びＨＣＩ等の成敗
ガスを用いて選択的に多結晶シリコンを成長させたが、
第５図に示す方法によることも可能である。(C) Description of third embodiment of the present invention In the second embodiment, when forming a polycrystalline silicon film 49 on the surface of a patterned tungsten film 48, S i If 4.11□ and HCI Polycrystalline silicon was selectively grown using success/failure gases such as
It is also possible to use the method shown in FIG.
即ち、第４図（ａ）に示すようにタングステ膜４８を一
様に堆積してから、この上に第１７１目の多結晶シリコ
ン膜５５を成長しく第５図（ａ））、その後に、トラン
ジスタ形成領域Ａ、Ｂとキャパシタ形成領域Ｃの半導体
基板ｌに設けられた第２のＮ導電型Ｎ１５、ソース層２
８及びドレイン層２９をレジストマスク５６で覆い、反
応性イオンエツチング法によりタングステン膜４８と１
層目の多結晶シリコン膜５５をパターニングする（第５
図（ｂ））。That is, after uniformly depositing the tungsten film 48 as shown in FIG. 4(a), the 171st polycrystalline silicon film 55 is grown thereon (FIG. 5(a)), and then, A second N conductivity type N15 provided on the semiconductor substrate l in the transistor formation regions A and B and the capacitor formation region C, and the source layer 2
The tungsten film 48 and the drain layer 29 are covered with a resist mask 56, and the tungsten film 48 and the drain layer 29 are etched using a reactive ion etching method.
Patterning the polycrystalline silicon film 55 of the fifth layer
Figure (b)).
そして、レジストマスク５６を除去した後に、全体に第
２５１５目の多結晶シリコンＦ１５７を戒長しく第５図
（Ｃ））、ついで、反応性イオンエソチング法により、
第一の層間絶縁膜１７表面の多結晶シリコン＃５６がな
くなるまで第２層目の多結晶シリコンＰ！、５７をエツ
チングすると、タングステン膜４８の上面の第２層目の
多結晶シリコン膜５５がなくなるとともに、タングステ
ン膜４８の側部には第２層目の多結晶シリコン膜５５が
残存してサイドウオール５８が形成されることになる（
第５図（ｄ））。After removing the resist mask 56, the 2515th polycrystalline silicon F157 was applied to the entire surface (FIG. 5(C)), and then reactive ion etching was performed.
The second layer of polycrystalline silicon P! until the polycrystalline silicon #56 on the surface of the first interlayer insulating film 17 disappears! , 57, the second layer polycrystalline silicon film 55 on the upper surface of the tungsten film 48 disappears, and the second layer polycrystalline silicon film 55 remains on the sides of the tungsten film 48, forming a side wall. 58 will be formed (
Figure 5(d)).
これにより、キャパシタ形成領域Ｃやトランジスタ形成
領域ＡＳＢに存在するタングステンＩ＋！：！４８の表
面が多結晶シリコンにより覆われることになる。この後
に、第４図（ｄ）に示すように、誘電対層２０となる窒
化膜を積層するが、多結晶シリコン膜５５．５７の表面
に形成するために、膜質が低下することはない。As a result, the tungsten I+ present in the capacitor formation region C and the transistor formation region ASB! :! The surface of 48 will be covered with polycrystalline silicon. After this, as shown in FIG. 4(d), a nitride film which becomes the dielectric pair layer 20 is laminated, but since it is formed on the surface of the polycrystalline silicon film 55, 57, the film quality does not deteriorate.
なお、蓄積電極１８やパッド３０を、タングステン以外
の金属あるいは高融点シリサイドによって形成する場合
にも、同様な工程により、それらの周りに多結晶シリコ
ンを形成することもできる。Note that even when the storage electrode 18 and the pad 30 are formed of a metal other than tungsten or a high melting point silicide, polycrystalline silicon can be formed around them by the same process.
（ｄ）本発明の第４実施例の説明上記した実施例は、ＤＲＡＭ２．３とＭＯＳ）ランジス
タ４が密集する領域において、第二の層間絶縁１１２３
４を平坦化する場合についての説明であるが、第６図（
ａ）に示すように、素子分離用絶縁膜３５が広く形成さ
れるような装置においては、層間絶縁膜３４をリフロー
しても素子分離用絶縁Ｆｉ！３５の領域上で層間絶縁Ｉ
Ｐ２３４が大きな谷を形成することになる。(d) Description of the fourth embodiment of the present invention In the embodiment described above, the second interlayer insulation 1123 is
This is an explanation of the case where 4 is flattened.
As shown in a), in a device in which the element isolation insulating film 35 is widely formed, even if the interlayer insulating film 34 is reflowed, the element isolation insulating film 35 does not reach Fi! Interlayer insulation I on the area of 35
P234 will form a large valley.
このような構造によれば、多層配線層構造を作用する場
合に、層間絶縁［３４を介して広い素子分離用絶縁膜３
５の上に形成される電極配線層が１１ｉ＆？ｔしたり、
ＦｉｊＥｉ化することになる。According to such a structure, when a multilayer wiring layer structure is used, a wide element isolation insulating film 3 is connected via the interlayer insulation [34].
The electrode wiring layer formed on 5 is 11i&? t or
It will become FijEi.
そこで、第７図（ａ）に例示するように、キャパシタ７
の蓄積電極層１８や、拡散層、電極配線上のパッド３０
を形成する工程において、蓄積電極層１８、パッド３０
となる多結晶シリコン膜や、タングステン膜、高融点金
属シリサイド膜を素子分離用絶縁Ｐ２３５の上にも残存
させ、これをパッド６０として使用し、この上に積層さ
れる第二の層間絶縁１１９３４を持ち上げることもでき
る。Therefore, as illustrated in FIG. 7(a), the capacitor 7
The storage electrode layer 18, the diffusion layer, and the pad 30 on the electrode wiring
In the step of forming the storage electrode layer 18, the pad 30
A polycrystalline silicon film, a tungsten film, and a high-melting point metal silicide film are left on the element isolation insulator P235, and this is used as a pad 60, and the second interlayer insulator 11934 laminated thereon is used as a pad 60. It can also be lifted.
また、ソース層やドレイン層等の拡散層６１を素子分離
用絶縁１１！３ｓに隣接させる場合には、第７図（ｂ）
に示すように、拡散層６１の上に形成するパッド３０と
、素子分離用絶縁膜３５上のパッド６０とを一体に形成
し、層間絶Ｕ膜３４を持ち上げることも可能である。In addition, when the diffusion layer 61 such as the source layer or the drain layer is placed adjacent to the element isolation insulator 11!3s, as shown in FIG. 7(b).
As shown in FIG. 3, it is also possible to integrally form the pad 30 formed on the diffusion layer 61 and the pad 60 on the element isolation insulating film 35 to lift the interlayer isolation U film 34.
（ｅ）本発明の第５実施例の説明第１．２図に示す実施例では、ビット線ＢＬを層間絶！
！膜３４の上に形成する装置について述べたが、第８．
９図に示すように、ＤＲＡＭ２ａ、３ａに接続されるピ
ント線ＢＬ、を第２のＮ導電型５１５．１６の上に直接
形成した装置においても、導電性のパッド６３をＭＯＳ
）ランジスタ４ａのゲート電極２７、ソース層２８、ド
レイン層２９の上面に形成することもできる。(e) Description of the fifth embodiment of the present invention In the embodiment shown in FIG. 1.2, the bit line BL is interlayered!
! Although the apparatus for forming on the film 34 has been described, Section 8.
As shown in FIG. 9, even in a device in which the focus line BL connected to the DRAMs 2a and 3a is formed directly on the second N conductivity type 515.16, the conductive pad 63 is
) It can also be formed on the upper surfaces of the gate electrode 27, source layer 28, and drain layer 29 of the transistor 4a.
第８図は、この実施例を示す平面図、第９図は、第８図
のＹ−Ｙ線断面図で、Ｐ型半導体基板１には、２つの転
送トランジスタ５ａ、６ａと、ＭＯＳトランジスタ４ａ
が形成されており、しかも、第一及び第二の転送トラン
ジスタ５ａ、６ａのゲト電極１１１２の側方に形成され
たＮ型拡散層１１＝１４のうち、第２のＮ導電型層１５
．１６は−・体内に形成されている。FIG. 8 is a plan view showing this embodiment, and FIG. 9 is a sectional view taken along the line Y-Y in FIG.
Moreover, among the N-type diffusion layers 11=14 formed on the sides of the gate electrodes 1112 of the first and second transfer transistors 5a and 6a, the second N-conductivity type layer 15
．． 16 is formed inside the body.
そして、この第二のＮ導電型層１５．１６の上面には、
Ｈさ０．２μｍのビット線ＢＬａが形成され、このビッ
ト線ＢＬａは、転送トランジスタ５ａ、６ａやＭＯＳ）
ランジスタ４ａとともに第一の層間絶縁膜１７ａにより
覆われている。Then, on the upper surface of this second N conductivity type layer 15.16,
A bit line BLa with a height of 0.2 μm is formed, and this bit line BLa is connected to transfer transistors 5a, 6a and MOS).
It is covered with a first interlayer insulating film 17a together with the transistor 4a.
また、ビット綿Ｂ ｌ−ａは、第２のＮ導電型層１５．
１６からズした領域において、素子分離用絶！３ｊ１Δ
３５の上に沿って配設されており、図示しない他のＤＲ
ＡＭに接続されている。Further, the bit cotton B l-a is used as the second N conductivity type layer 15.
Element isolation is impossible in the region beyond 16! 3j1Δ
Other DRs (not shown) are arranged along the top of 35.
Connected to AM.
そして、第１のＮ導電型層１３．１４及びその周辺の第
一の層間絶縁膜１７ａの上には、第１実施例と同様に、
多結晶シリコン等よりなる蓄積電極６４．６５がコンタ
クトホール２４．２５を通して形成され、このＨ１ｉ電
極６４．６５は、その下のビット線Ｂ Ｌ ａよりも厚
く形成されている。Then, on the first N conductivity type layer 13.14 and the first interlayer insulating film 17a around it, as in the first embodiment,
A storage electrode 64.65 made of polycrystalline silicon or the like is formed through the contact hole 24.25, and this H1i electrode 64.65 is formed thicker than the underlying bit line BLa.
さらに、Ｍ積電極６４．６５の上には、誘電体層６６が
連続して一体に形成され、また、誘電体１（ｉ６の上に
は、多結晶シリコンよりなる対向電極６７が一体的に形
成されている。Further, a dielectric layer 66 is continuously and integrally formed on the M product electrodes 64 and 65, and a counter electrode 67 made of polycrystalline silicon is integrally formed on the dielectric 1 (i6). It is formed.
そして、こらの上にＢＰＳＧ等よりなる第二の層間絶縁
膜６８が積層され、この層間絶縁膜６８はリフローされ
ている。Then, a second interlayer insulating film 68 made of BPSG or the like is laminated thereon, and this interlayer insulating film 68 is reflowed.
この装置によれば、厚い蓄積電極６４．６５を形成後、
ビット線ＢＬａのコンタクトホールを開口する必要がな
く、また対向電極６７のパターニングがセル内で不必要
となる。According to this device, after forming the thick storage electrodes 64 and 65,
There is no need to open a contact hole for the bit line BLa, and patterning of the counter electrode 67 within the cell becomes unnecessary.
従って、本発明に示す厚い蓄積電極６４．６５の適用が
より容易になる。Therefore, it becomes easier to apply the thick storage electrodes 64, 65 shown in the present invention.
一方、キャパシタ形成領域以外の領域、例えばＭＯＳト
ランジスタ４ａを形成する領域においては、その上の第
二の層間絶縁膜６８を薄くする必要があり、そのソース
層２８及びドレイン［２９の上には、第１実施例の装置
と同様に、蓄積電極と同一材料によりパッド６３が形成
されている。On the other hand, in regions other than the capacitor formation region, for example, in the region where the MOS transistor 4a is formed, the second interlayer insulating film 68 thereon needs to be thinned, and the source layer 28 and drain [29] are Similar to the device of the first embodiment, the pad 63 is formed of the same material as the storage electrode.
このパッド６３は、第３図に示すように、多結晶シリコ
ンにより形成したり、あるいは、第４゜５図に見られる
よな方法により、高融点金属、高融点金属シリサイドの
上に多結晶シリコンを覆った構造にしたり、あるいは、
第７図（ｂ）に示すように素子分離用絶縁膜３５の上に
形成されるパッドと一体化することもできる。This pad 63 may be formed of polycrystalline silicon as shown in FIG. or,
As shown in FIG. 7(b), it can also be integrated with a pad formed on the element isolation insulating film 35.
なお、図中符号９．１０は、′＋導体基板１の上に形成
された転送トランジスタ５ａ、６ａのゲート酸化膜、２
６は、ＭＯＳトランジスタ４ａのゲート酸化膜、３６は
、素子分離用ｔ＠縁膜３５の上に配設された電極配線層
、６９ａ、６９ｂは、パッド６３の上にある第二の層間
絶縁膜６８のコンタクトホール３２を通して形成された
電極を示している。Note that reference numerals 9 and 10 in the figure refer to the gate oxide films and 2 of the transfer transistors 5a and 6a formed on the conductive substrate 1.
Reference numeral 6 denotes a gate oxide film of the MOS transistor 4a, 36 an electrode wiring layer disposed on the element isolation t@edge film 35, and 69a and 69b a second interlayer insulating film disposed on the pad 63. 68 electrodes formed through 68 contact holes 32 are shown.
（発明の効果）以上述べたように本発明の第１〜第１０の手段によれば
、ＤＲＡＭのキャパシタを有する半導体装置において、
トランジスタのソース層やドレイン層のような導電層の
上に導電性のパッドを形成しているので、キャパシタの
Ｎ積電極層をＩ’７ ＜ しても、その上に形成させる
層間比Ａｍ １１ｆｆがその周辺においてパッドにより
持ち上げられ、導ＴＳ、層の上に形成される層間絶縁膜
が薄くなってその領域に形成されるコンタクトホールが
浅くなり、アスペクト比が小さくなる。(Effects of the Invention) As described above, according to the first to tenth means of the present invention, in a semiconductor device having a DRAM capacitor,
Since a conductive pad is formed on a conductive layer such as a source layer or a drain layer of a transistor, even if the N stack electrode layer of a capacitor is I'7 <, the interlayer ratio Am 11ff to be formed on it is is lifted up by the pad in its periphery, and the interlayer insulating film formed on the conductive layer becomes thinner, and the contact hole formed in that region becomes shallower, resulting in a smaller aspect ratio.
この結果、コンタクトホールにおけるカバレッジを良く
することができるとともに、パッドを介して電極配線層
を導電層に確実に導通させることができる。As a result, coverage in the contact hole can be improved, and the electrode wiring layer can be reliably electrically connected to the conductive layer through the pad.
ところで、キャパシタの蓄積電極や導電層上のパッドを
多結晶シリコンによって形成し、その膜厚を厚くすると
、その抵抗骨により電極配線層と拡散層との間の電圧降
下が大きくなる。By the way, when a storage electrode of a capacitor or a pad on a conductive layer is formed of polycrystalline silicon and its film thickness is increased, the voltage drop between the electrode wiring layer and the diffusion layer increases due to the resistance bone.
そこで、本発明の第２．７〜１０の手段によれば、蓄積
電極やパッドを金属、高融点金属シリ４ノ゛イドにより
形成しているので、抵抗を減らして電圧降下を低減する
ことが可能になる。Therefore, according to means 2.7 to 10 of the present invention, since the storage electrodes and pads are formed of metal or high melting point metal silicide, it is possible to reduce the resistance and voltage drop. It becomes possible.
この場合、金属や高融点金属シリサイドの上に誘電体層
を積層すると、そのｌＩ６質が安定しないが、第２．５
．７〜１０の手段によれば、Ｍ積電極の表面に半導体膜
を蓄積しており、半導体膜の上に誘電体層を形成すれば
そのｌＩ２質を安定にすることができる。In this case, if a dielectric layer is laminated on metal or high melting point metal silicide, the lI6 quality will not be stable, but as shown in 2.5
．． According to means 7 to 10, a semiconductor film is accumulated on the surface of the M-product electrode, and by forming a dielectric layer on the semiconductor film, the lI2 quality can be stabilized.
また、キャパシタ及びパッドを有する本発明の装置にお
いて、素子分離用絶縁膜を広く形成すると、キャパシタ
やパッドの七に積層される層間絶縁膜が素子分離領域に
おいて谷を形成してしまい、その上に設けられる電極配
線層に断線等が生しることがある。Furthermore, in the device of the present invention having capacitors and pads, if the element isolation insulating film is formed widely, the interlayer insulating film laminated over the capacitors and pads will form valleys in the element isolation region, and Disconnection or the like may occur in the electrode wiring layer provided.
このため、第３．４．５の手段によって、素子分離用絶
縁膜に別のパッドを形成すると、層間絶縁膜が平坦化す
ることになり、その上に多層配線層を形成しても、配線
電極に生しる断線等を防止することができる。Therefore, if another pad is formed on the element isolation insulating film by the method described in Section 3.4.5, the interlayer insulating film will be flattened, and even if a multilayer wiring layer is formed on it, the wiring It is possible to prevent wire breakage, etc. occurring in the electrodes.
このパッドは、素子分熱用１＠縁膜に隣接する拡散層上
のパッドと一体的に形成しても同様な効果が得られる。A similar effect can be obtained even if this pad is formed integrally with a pad on the diffusion layer adjacent to the element heat distribution layer 1@edge film.
第１図は、本発明装置の第１実施例を示す平面図、第２図は、本発明装置の第１実施例を示す断面図、第３図は、本発明装置の形成工程の第１実施例を示す断
面図、第４図は、本発明装置の形成工程の第２実施例を示す断
面図、第５図は、本発明装置の形成工程の第３実施例を示す断
面図、第６図は、本発明装置の素子分離用絶縁膜の近傍領域の
一例を示す断面図、第７図は、本発明装置の形成工程の第４実施例を示す断
面図、第８図は、本発明の他の実施例装置を示す平面図、第９図は、本発明の他の実施例装置を示す断面図、第１０図は、従来装置及びその製造方法の第１の例を示
す断面図、第１１図は、従来装置の第２の例を示す断面図である。（符号の説明）ｌ・・基板、２．２ａ１３．３ａ、−１ＤＲＡＭ。４．４ａ・・・ＭＯＳ トランジスタ、５．５ａ、６．
６ａ・・・転送トランジスタ、７．７ａ１８．８ａ・・
・キャパシタ、１１．１２．２７・・・ゲート電極、１３．１４・・・第１のＮ導電型層、１５．１６・・・第２のＮ導電型層、２８・・・ソース層、２９・・・ドレイン層、１７・・・第一の層間絶縁膜、１８．１９．６４．６５・・・蓄積電極層、２０．２１
６６・・・誘電体層、２２．２３．６７・・・対向電極層、３０．６０．６３・・・パッド、３１．３２・・・コンタクトホール、３４．６日・・・第二の層間絶縁膜、３５・・・素子分離用絶縁ｊ漠、Ｏ・・・第一の多結晶シリコン膜、４・・・第二の多結晶シリコン膜、６・・・電極配線層、８・・・タングステン１模、９・・・第一の多結晶シリコン膜、２・・・第二の多結晶シリコン膜、５．５７・・・多結晶シリコン欣、Ｌ、Ｆ３Ｌａ−−−ピント、ｖｌ。出 願 人 富士通株式会社FIG. 1 is a plan view showing a first embodiment of the device of the present invention, FIG. 2 is a sectional view showing the first embodiment of the device of the present invention, and FIG. 3 is a first step of the forming process of the device of the present invention. 4 is a cross-sectional view showing a second embodiment of the forming process of the device of the present invention; FIG. 5 is a cross-sectional view showing a third embodiment of the forming process of the device of the present invention; 6 is a sectional view showing an example of a region near the insulating film for element isolation of the device of the present invention, FIG. 7 is a sectional view showing a fourth embodiment of the formation process of the device of the present invention, and FIG. 8 is a sectional view of the present invention. FIG. 9 is a sectional view showing another embodiment of the invention; FIG. 10 is a sectional view showing a first example of a conventional device and its manufacturing method. , FIG. 11 is a sectional view showing a second example of the conventional device. (Explanation of symbols) l...Substrate, 2.2a13.3a, -1DRAM. 4.4a...MOS transistor, 5.5a, 6.
6a...Transfer transistor, 7.7a18.8a...
・Capacitor, 11.12.27... Gate electrode, 13.14... First N conductivity type layer, 15.16... Second N conductivity type layer, 28... Source layer, 29 ...Drain layer, 17...First interlayer insulating film, 18.19.64.65...Storage electrode layer, 20.21
66...Dielectric layer, 22.23.67...Counter electrode layer, 30.60.63...Pad, 31.32...Contact hole, 34.6...Second interlayer Insulating film, 35... Insulating layer for element isolation, O... First polycrystalline silicon film, 4... Second polycrystalline silicon film, 6... Electrode wiring layer, 8... Tungsten 1 model, 9... First polycrystalline silicon film, 2... Second polycrystalline silicon film, 5.57... Polycrystalline silicon layer, L, F3La --- Pinto, vl. Applicant Fujitsu Limited
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070709AJP2859363B2 (en) | 1990-03-20 | 1990-03-20 | Semiconductor device and manufacturing method thereof |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070709AJP2859363B2 (en) | 1990-03-20 | 1990-03-20 | Semiconductor device and manufacturing method thereof |
| Publication Number | Publication Date |
|---|---|
| JPH03270168Atrue JPH03270168A (en) | 1991-12-02 |
| JP2859363B2 JP2859363B2 (en) | 1999-02-17 |
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| Country | Link |
|---|---|
| JP (1) | JP2859363B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280455A (en)* | 1991-03-08 | 1992-10-06 | Nkk Corp | Manufacture of semiconductor device |
| JPH0778946A (en)* | 1993-06-28 | 1995-03-20 | Nec Corp | Semiconductor device and its manufacture |
| JPH08321592A (en)* | 1995-04-04 | 1996-12-03 | Hyundai Electron Ind Co Ltd | Method for forming charge storage electrode of semiconductor device |
| US5604365A (en)* | 1993-08-30 | 1997-02-18 | Hitachi, Ltd. | Semiconductor integrated circuit device and a manufacturing method thereof |
| US5828097A (en)* | 1996-01-23 | 1998-10-27 | Nec Corporation | Semiconductor memory device with a stacked capacitance structure |
| WO2003036728A1 (en)* | 2001-10-22 | 2003-05-01 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device and method for manufacturing the same, and thin film transistor array panel for display device including the contact portion and method for manufacturing the same |
| KR100420122B1 (en)* | 2001-07-21 | 2004-03-02 | 삼성전자주식회사 | Ferroelectric memory device and method of fabricating the same |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110666A (en)* | 1986-10-16 | 1988-05-16 | シーメンス、アクチエンゲゼルシヤフト | Memory cell device for dynamic semiconductor memory and manufacture of the same |
| JPH01243574A (en)* | 1988-03-25 | 1989-09-28 | Toshiba Corp | semiconductor equipment |
| JPH0276257A (en)* | 1988-09-12 | 1990-03-15 | Sharp Corp | Semiconductor memory element |
| JPH02234464A (en)* | 1989-03-07 | 1990-09-17 | Sharp Corp | Semiconductor memory element |
| JPH02304970A (en)* | 1989-05-19 | 1990-12-18 | Nec Corp | Manufacture of semiconductor device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110666A (en)* | 1986-10-16 | 1988-05-16 | シーメンス、アクチエンゲゼルシヤフト | Memory cell device for dynamic semiconductor memory and manufacture of the same |
| JPH01243574A (en)* | 1988-03-25 | 1989-09-28 | Toshiba Corp | semiconductor equipment |
| JPH0276257A (en)* | 1988-09-12 | 1990-03-15 | Sharp Corp | Semiconductor memory element |
| JPH02234464A (en)* | 1989-03-07 | 1990-09-17 | Sharp Corp | Semiconductor memory element |
| JPH02304970A (en)* | 1989-05-19 | 1990-12-18 | Nec Corp | Manufacture of semiconductor device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280455A (en)* | 1991-03-08 | 1992-10-06 | Nkk Corp | Manufacture of semiconductor device |
| JPH0778946A (en)* | 1993-06-28 | 1995-03-20 | Nec Corp | Semiconductor device and its manufacture |
| US5604365A (en)* | 1993-08-30 | 1997-02-18 | Hitachi, Ltd. | Semiconductor integrated circuit device and a manufacturing method thereof |
| JPH08321592A (en)* | 1995-04-04 | 1996-12-03 | Hyundai Electron Ind Co Ltd | Method for forming charge storage electrode of semiconductor device |
| US5828097A (en)* | 1996-01-23 | 1998-10-27 | Nec Corporation | Semiconductor memory device with a stacked capacitance structure |
| US5879981A (en)* | 1996-01-23 | 1999-03-09 | Nec Corporation | Method of fabricating a semiconductor memory device |
| US6249054B1 (en) | 1996-01-23 | 2001-06-19 | Nec Corporation | Semiconductor memory device with a stacked capacitance structure |
| KR100420122B1 (en)* | 2001-07-21 | 2004-03-02 | 삼성전자주식회사 | Ferroelectric memory device and method of fabricating the same |
| WO2003036728A1 (en)* | 2001-10-22 | 2003-05-01 | Samsung Electronics Co., Ltd. | Contact portion of semiconductor device and method for manufacturing the same, and thin film transistor array panel for display device including the contact portion and method for manufacturing the same |
| KR100796795B1 (en)* | 2001-10-22 | 2008-01-22 | 삼성전자주식회사 | A contact portion of a semiconductor device, a method of manufacturing the same, and a thin film transistor array substrate for a display device including the same, and a method of manufacturing the same |
| US7580088B2 (en) | 2001-10-22 | 2009-08-25 | Samsung Electronics Co., Ltd. | Contact for semiconductor and display devices |
| Publication number | Publication date |
|---|---|
| JP2859363B2 (en) | 1999-02-17 |
| Publication | Publication Date | Title |
|---|---|---|
| JP4167727B2 (en) | Semiconductor memory device | |
| JP3810863B2 (en) | Highly integrated DRAM device and manufacturing method thereof | |
| US20020024093A1 (en) | Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same | |
| JPH1154724A (en) | Method for manufacturing semiconductor device | |
| JP2000058482A (en) | Self-aligned contact and method of manufacturing the same | |
| JP2982855B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2865155B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH11214660A (en) | Manufacturing method of DRAM device | |
| JPH03270168A (en) | Semiconductor device and its manufacture | |
| JPH10163452A (en) | Semiconductor memory device and method of manufacturing the same | |
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| JPH0279462A (en) | semiconductor storage device | |
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| JPH0321062A (en) | semiconductor storage device | |
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| JPH08236721A (en) | Semiconductor device and manufacturing method thereof | |
| JP3779386B2 (en) | Manufacturing method of semiconductor integrated circuit | |
| JP3489090B2 (en) | Semiconductor device and manufacturing method thereof |
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